JPS61175580A - アルゴリズミツクパタ−ン発生装置 - Google Patents
アルゴリズミツクパタ−ン発生装置Info
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- JPS61175580A JPS61175580A JP60015339A JP1533985A JPS61175580A JP S61175580 A JPS61175580 A JP S61175580A JP 60015339 A JP60015339 A JP 60015339A JP 1533985 A JP1533985 A JP 1533985A JP S61175580 A JPS61175580 A JP S61175580A
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- pattern
- algorithmic
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＬＳＩ試験パターン発生装置、特に。
高速メモリ試験パターンを発生するに好適なアルゴリズ
ミックパターン発生装置に関する。
ミックパターン発生装置に関する。
この従来例によれば、マイクロプログラミング制御によ
ってアルゴリズミックパターン発生の基本的な考え方が
開示されている。
ってアルゴリズミックパターン発生の基本的な考え方が
開示されている。
アルゴリズミックパターン発生装置にとって、高速化が
重要である。
重要である。
本発明は、半導体メモリ試験に使用するアルゴリズミッ
クパターン発生を高速に、且つダミーサイクルなしに発
生させることを可能としたアルゴリズミックパターン発
生装置を提供するものである。
クパターン発生を高速に、且つダミーサイクルなしに発
生させることを可能としたアルゴリズミックパターン発
生装置を提供するものである。
半導体メモリの試験パターンとしては、マーチングやギ
ヤロッピングといったものが良く知られており、これら
は一般的なメモリ試験装置においてマイクロプログラム
制御によるアルゴリズミックパターン発生器（Ａ Ｌ
Ｐ Ｇと略す）を用いて発生する。上記発生パターン量
、即ちマイクロプログラムとしてのステップ数は被試験
メモリ容量をＮとしたとき、各々ＮおよびＮ２となる。
ヤロッピングといったものが良く知られており、これら
は一般的なメモリ試験装置においてマイクロプログラム
制御によるアルゴリズミックパターン発生器（Ａ Ｌ
Ｐ Ｇと略す）を用いて発生する。上記発生パターン量
、即ちマイクロプログラムとしてのステップ数は被試験
メモリ容量をＮとしたとき、各々ＮおよびＮ２となる。
従って、極めて大量のパターンデータの発生が要求され
ていることがわかる。
ていることがわかる。
そのため、現在では、被試験メモリへのアドレスアクセ
ス手順の規則性を利用し、制御メモリの書替えだけで種
々のパターン発生を可能とするマイクロプログラム制御
方式が採用されている。
ス手順の規則性を利用し、制御メモリの書替えだけで種
々のパターン発生を可能とするマイクロプログラム制御
方式が採用されている。
ストパターン中に無効なパターン（ダミーサイクル）を
発生することは好ましくない。従ってジャンプなどのシ
ーケンス動作のためフィードバックループを有するＡＬ
ＰＧにとっては、高速化の達成を可能とするパイプライ
ン構成を採用することが困難となり、高速化が進んでい
ない。
発生することは好ましくない。従ってジャンプなどのシ
ーケンス動作のためフィードバックループを有するＡＬ
ＰＧにとっては、高速化の達成を可能とするパイプライ
ン構成を採用することが困難となり、高速化が進んでい
ない。
そこで、本発明では、ＡＬＰ’Ｇの出カバターンを一度
バッファメモリに展開して蓄え、且つこの組合せを複数
台用いてインターリーブ動作させることにより、ダミー
サイクルの発生なしに高速パターン発生を可能ならしめ
た。すなわち、メモリに蓄えられたデータを単純に、順
次読出す場合には従来から知られているメモリインター
リーブ方式がある。これはロジックＬＳＩを試験するた
めのロジックテスタにおいてランダムパターンデータの
格納・発生部として使われているものである。
バッファメモリに展開して蓄え、且つこの組合せを複数
台用いてインターリーブ動作させることにより、ダミー
サイクルの発生なしに高速パターン発生を可能ならしめ
た。すなわち、メモリに蓄えられたデータを単純に、順
次読出す場合には従来から知られているメモリインター
リーブ方式がある。これはロジックＬＳＩを試験するた
めのロジックテスタにおいてランダムパターンデータの
格納・発生部として使われているものである。
本発明では１両者を組合せて高速化の達成をはかった。
第１図は本発明のアルゴリズミックパターン発生装置の
実施例図を示す。この実施例は、３個のアルゴリズミッ
クパターン発生ユニットＰＧＩ。
実施例図を示す。この実施例は、３個のアルゴリズミッ
クパターン発生ユニットＰＧＩ。
ＰＯ２，ＰＯ２を持つ。この３個のＰＧＩ〜ＰＧ３はイ
ンターリーブ制御方式によって動作する。
ンターリーブ制御方式によって動作する。
ＰＧＩ〜ＰＧ３は、コントロール回路（ＣＴＬ）７〜９
、ＡＬＰＧＩ〜３、カウンタ１０〜１２、メモリ （Ｐ
ＤＢ）４〜６より成る。
、ＡＬＰＧＩ〜３、カウンタ１０〜１２、メモリ （Ｐ
ＤＢ）４〜６より成る。
アルゴリズミックパターン発生装置は、ＰＧＩ〜ＰＧ３
以外に、ＣＰＵ１５、メモリ１６．共通バス４９、イン
ターフェース（Ｉ／Ｆ）１４．マルチプレクサ（ＭＵｘ
）１３を持つ。ＰＧＩ 〜ＰＧ３とｃｐＵ１５．メモリ
１６とは共通バス４９及びＩ／Ｆ１４を介して、データ
及び制御信号の相互の交信を行う。
以外に、ＣＰＵ１５、メモリ１６．共通バス４９、イン
ターフェース（Ｉ／Ｆ）１４．マルチプレクサ（ＭＵｘ
）１３を持つ。ＰＧＩ 〜ＰＧ３とｃｐＵ１５．メモリ
１６とは共通バス４９及びＩ／Ｆ１４を介して、データ
及び制御信号の相互の交信を行う。
第２図はＰＧＩ〜ＰＧ３内データ展開月データ展開用メ
モリ〜６への書込み、読出しにおけるインターリーブ動
作のタイムチャートを示す。
モリ〜６への書込み、読出しにおけるインターリーブ動
作のタイムチャートを示す。
ＰＧＩ〜ＰＧ３は同一構成より成るため、ＰＧｌを代表
して詳細に説明する。ＡＬＰＧＩは、マイクロプログラ
ム制御方式によってアルゴリズミックパターンを出力す
る。ＰＤＢ４は、ＡＬＰＧｌから発生したアルゴリズミ
ックパターンを格納する。カウンタ１０は、ＰＤＢ４の
アドレス指定用カウンタである。ＣＴＬ７はカウンタ１
０．ＡＬＰＧｌ、ＭＵＸを制御する。
して詳細に説明する。ＡＬＰＧＩは、マイクロプログラ
ム制御方式によってアルゴリズミックパターンを出力す
る。ＰＤＢ４は、ＡＬＰＧｌから発生したアルゴリズミ
ックパターンを格納する。カウンタ１０は、ＰＤＢ４の
アドレス指定用カウンタである。ＣＴＬ７はカウンタ１
０．ＡＬＰＧｌ、ＭＵＸを制御する。
更に、低速クロック（ＣＫ−Ｌ）４４．高速クロック（
ＣＫ−Ｈ）４５を外部から選択的に入力せしめるように
した。低速クロックは書込みクロックとして使用し、高
速クロックは読出しクロックとして使用する。
ＣＫ−Ｈ）４５を外部から選択的に入力せしめるように
した。低速クロックは書込みクロックとして使用し、高
速クロックは読出しクロックとして使用する。
前記したように、フィードバックループを有するＡＬＰ
Ｇではダミーサイクル防止の点からパイプライン構成に
よる高速化は困難とされている。
Ｇではダミーサイクル防止の点からパイプライン構成に
よる高速化は困難とされている。
そのため、先ず最初に低速クロック４４を用いてＡＬＰ
ＧＩを動作させ、その出カバターン１７をＰＤＢ４に格
納する。このときのＰＤＢ４の格納アドレス３８は予じ
めクリア入力（ＣＬＲ）２９によりクリアされているカ
ウンタ１０の出力３８を先頭アドレスとし、低速クロッ
ク４４によって順次加算されるカウンタ出力をアドレス
としてＡＬＰＧの出力が入力されることとなる。このと
きの最終アドレスはＣＰＵ１５からＩ／Ｆ１４を通じて
カウンタ１０のＬＤ大入力ら与えられており、カウンタ
値がこの値に一致したとき、カウントアツプ信号（Ｃ／
Ｕ）３５が出力される。このカウントアツプ信号３５は
ＣＴＬ７を通じてＡＬＰＧＩの制御信号２６を出力し、
ＡＬＰＧＩのデータ出力を停止させる。この動作と同時
にＣＴＬ７はクリア信号２９を発し、カウンタ１０をク
リアすると同時に、カウンタ１０へのクロック入力を低
速クロック４４から高速クロック４５に切替え、ＰＤＢ
４を切替信号５２により読出しモードに切替える。これ
以後、ＰＤＢ４は高速クロックで動作するカウンタ１０
の出力アドレス３８に従ってＡＬＰＧ出カバターンデー
タをＰＤＢ４から出力することとなる。一般的に複雑な
構成を持つＡＬＰＧＩに比べ、単純にデータを読出すだ
けのＰＤＢ４は数倍の速度で動作が可能である。
ＧＩを動作させ、その出カバターン１７をＰＤＢ４に格
納する。このときのＰＤＢ４の格納アドレス３８は予じ
めクリア入力（ＣＬＲ）２９によりクリアされているカ
ウンタ１０の出力３８を先頭アドレスとし、低速クロッ
ク４４によって順次加算されるカウンタ出力をアドレス
としてＡＬＰＧの出力が入力されることとなる。このと
きの最終アドレスはＣＰＵ１５からＩ／Ｆ１４を通じて
カウンタ１０のＬＤ大入力ら与えられており、カウンタ
値がこの値に一致したとき、カウントアツプ信号（Ｃ／
Ｕ）３５が出力される。このカウントアツプ信号３５は
ＣＴＬ７を通じてＡＬＰＧＩの制御信号２６を出力し、
ＡＬＰＧＩのデータ出力を停止させる。この動作と同時
にＣＴＬ７はクリア信号２９を発し、カウンタ１０をク
リアすると同時に、カウンタ１０へのクロック入力を低
速クロック４４から高速クロック４５に切替え、ＰＤＢ
４を切替信号５２により読出しモードに切替える。これ
以後、ＰＤＢ４は高速クロックで動作するカウンタ１０
の出力アドレス３８に従ってＡＬＰＧ出カバターンデー
タをＰＤＢ４から出力することとなる。一般的に複雑な
構成を持つＡＬＰＧＩに比べ、単純にデータを読出すだ
けのＰＤＢ４は数倍の速度で動作が可能である。
ＰＧ２．ＰＧ３についても全く同一動作を実行するが、
ＰＧＩ、ＰＧ２．ＰＧ３は各々、インタリーブ動作する
ために、ＡＬＰＧ動作時間を２等分した位相で実行開始
するものである。第２図はその動作タイミングを示すも
のであり、本実施例はＡＬＰＧ動作速度に対し、ＰＤＢ
動作速度が２倍の場合を示したものである。すなわち、
ＰＤＢへの書込み時間ｔ ｗ 、 Ｐ Ｄ Ｂからの読
出し時間１．とし、ｔｗ＝’２ｔｒとする。
ＰＧＩ、ＰＧ２．ＰＧ３は各々、インタリーブ動作する
ために、ＡＬＰＧ動作時間を２等分した位相で実行開始
するものである。第２図はその動作タイミングを示すも
のであり、本実施例はＡＬＰＧ動作速度に対し、ＰＤＢ
動作速度が２倍の場合を示したものである。すなわち、
ＰＤＢへの書込み時間ｔ ｗ 、 Ｐ Ｄ Ｂからの読
出し時間１．とし、ｔｗ＝’２ｔｒとする。
ＰＧ２はＰＧＩよりｔｗ／２遅れた点からスタートし、
ＰＧ３は更にｔｗ／２遅れた点からスタートする。
ＰＧ３は更にｔｗ／２遅れた点からスタートする。
以上のようにして、ＰＤ８４〜６からの出力をマルチプ
レクサＭＵＸ１３を順次切替えることにより、連続的に
ＰＤＢの読出し速度でアルゴリズミックパターン出力５
０を得ることができる。
レクサＭＵＸ１３を順次切替えることにより、連続的に
ＰＤＢの読出し速度でアルゴリズミックパターン出力５
０を得ることができる。
このとき、ＰＧＩに着目すると、最初のＰＤＢ４の出力
後、次に発生するＡＬＰＧＩの出カバターンは、ＰＤ８
４〜６で発生させたステップ数の次からのパターンを発
生させることが必要となるため、ＰＧＩのｔｒの時間に
ＡＬＰＧＩ内のレジスタ等に必要なデータをＣＰＵ１５
から書込んでいる。
後、次に発生するＡＬＰＧＩの出カバターンは、ＰＤ８
４〜６で発生させたステップ数の次からのパターンを発
生させることが必要となるため、ＰＧＩのｔｒの時間に
ＡＬＰＧＩ内のレジスタ等に必要なデータをＣＰＵ１５
から書込んでいる。
アルゴリズミックなパターンは決められた手順に従って
演算時の処理を行って発生させるものであり、第２図の
ような動作の実行前に、各ＡＬＰＧ１〜３に対し、各々
の１．の期間、どのようなデータを与えればＰＤＢ４〜
６の容量で与えられるステップ数を飛越えた途中からの
ＰＤＢ分だけのパターン発生を行わせることは可能であ
る。
演算時の処理を行って発生させるものであり、第２図の
ような動作の実行前に、各ＡＬＰＧ１〜３に対し、各々
の１．の期間、どのようなデータを与えればＰＤＢ４〜
６の容量で与えられるステップ数を飛越えた途中からの
ＰＤＢ分だけのパターン発生を行わせることは可能であ
る。
結局、（ｎｘｔ、）≧ｔｗとなる最小のｎ （ｎ＝２．
３．・・・）に対し、ＰＧの必要個数はｎ＋１となるこ
とがわかる。
３．・・・）に対し、ＰＧの必要個数はｎ＋１となるこ
とがわかる。
尚、以上の説明では１．期間でのＡＬＰＧ内レジ入レジ
スタデータ書込みをＣＰＵから行っているが、ＡＬＰＧ
自身で内部的にこれを行うことも可能である。一方、本
実施例には示していないが、パターン発生速度の遅い場
合には、本実施例のような（ＡＬＰＧ＋ＰＤＢ）といっ
た、いわばハイブリット形ではなく、直接ＡＬＰＧ出力
をＰＧ比出力できるようなデータ出力経路を持たせるこ
とが考えられ、更に、カウンタ１０〜１２もアップカウ
ントではなく、ダウンカウントであっても、同様な動作
が可能となる。
スタデータ書込みをＣＰＵから行っているが、ＡＬＰＧ
自身で内部的にこれを行うことも可能である。一方、本
実施例には示していないが、パターン発生速度の遅い場
合には、本実施例のような（ＡＬＰＧ＋ＰＤＢ）といっ
た、いわばハイブリット形ではなく、直接ＡＬＰＧ出力
をＰＧ比出力できるようなデータ出力経路を持たせるこ
とが考えられ、更に、カウンタ１０〜１２もアップカウ
ントではなく、ダウンカウントであっても、同様な動作
が可能となる。
本発明で使用したＰＤＢは、一般的なロジンＬＳＩ試験
用のランダムパターンデータを格納・発生するメモリと
しても用いることが可能であり。
用のランダムパターンデータを格納・発生するメモリと
しても用いることが可能であり。
メモリＳＩ、ロジックＬＳＩ兼用のパターン発生システ
ムとして先便用できるものであり、応用範囲の広いもの
である。
ムとして先便用できるものであり、応用範囲の広いもの
である。
本発明によれば、ダミーサイクル発生のない高速のアル
ゴリズミックパターンが発生でき、高速メモリの試験が
可能となる。このとき、ＰＧの数は任意に増減可能であ
り、最適なパターン発生システムを構成できた。
ゴリズミックパターンが発生でき、高速メモリの試験が
可能となる。このとき、ＰＧの数は任意に増減可能であ
り、最適なパターン発生システムを構成できた。
第１回は本発明の実施例図、第２図は動作タイムチャー
トである。 ＰＧ１〜ＰＧ３・・・アルゴリズミックパターン発生ユ
ニット、ＡＬＰＧＩ〜ＡＬＰＧ３・・・アルゴリズミッ
クパターン発生器、ＰＤＢ４〜ＰＤＢ６・・・メモリ、
ＣＴＬ７〜ＣＴＬ９・・・コントロール回路、１０〜１
２・・・カウンタ、ＭＵＸ１３・・・マルチプレクサ、
ＣＰＵ１５・・・プロセッサ、１６・・・メモリ、Ｉ
／ Ｆ １４・・・インターフェース。 代理人弁理士 秋 本 正 実 手続ネ市ｊ−Ｅ書（方式） 昭和６０年６月１９日
トである。 ＰＧ１〜ＰＧ３・・・アルゴリズミックパターン発生ユ
ニット、ＡＬＰＧＩ〜ＡＬＰＧ３・・・アルゴリズミッ
クパターン発生器、ＰＤＢ４〜ＰＤＢ６・・・メモリ、
ＣＴＬ７〜ＣＴＬ９・・・コントロール回路、１０〜１
２・・・カウンタ、ＭＵＸ１３・・・マルチプレクサ、
ＣＰＵ１５・・・プロセッサ、１６・・・メモリ、Ｉ
／ Ｆ １４・・・インターフェース。 代理人弁理士 秋 本 正 実 手続ネ市ｊ−Ｅ書（方式） 昭和６０年６月１９日
Claims (1)
- 【特許請求の範囲】 １、複数個のアルゴリズミックパターン発生ユニットと
、該ユニットから発生するアルゴリズミックパターンを
取込み選択的に出力するマルチプレクサとを備えると共
に、 上記各アルゴリズミックパターン発生ユニットは、アル
ゴリズミックパターン発生器と、この発生パターンを格
納するメモリと、該メモリの格納アドレスを指示するア
ドレス指示手段と、該メモリへのデータ入力及びデータ
出力を制御するコントロール回路と、上記メモリから読
出したアルゴリズミックパターンを上記マルチプレクサ
に送出する手段とより成るアルゴリズミックパターン発
生装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015339A JPH0750155B2 (ja) | 1985-01-31 | 1985-01-31 | アルゴリズミツクパタ−ン発生装置 |
| US06/920,986 US4759021A (en) | 1985-01-31 | 1986-01-31 | Test pattern generator |
| KR1019860700667A KR900002577B1 (ko) | 1985-01-31 | 1986-01-31 | 테스트 패턴 제너레이터(발생장치) |
| PCT/JP1986/000039 WO1986004686A1 (fr) | 1985-01-31 | 1986-01-31 | Generateur de configurations de controle |
| EP86901126A EP0211087B1 (en) | 1985-01-31 | 1986-01-31 | Test pattern generator |
| DE8686901126T DE3676377D1 (de) | 1985-01-31 | 1986-01-31 | Generator fuer testmuster. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015339A JPH0750155B2 (ja) | 1985-01-31 | 1985-01-31 | アルゴリズミツクパタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61175580A true JPS61175580A (ja) | 1986-08-07 |
| JPH0750155B2 JPH0750155B2 (ja) | 1995-05-31 |
Family
ID=11886027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015339A Expired - Lifetime JPH0750155B2 (ja) | 1985-01-31 | 1985-01-31 | アルゴリズミツクパタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750155B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216152A (ja) * | 2000-01-28 | 2001-08-10 | Rooran:Kk | 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 |
| JP2007093318A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
| JP2008039779A (ja) * | 2006-08-01 | 2008-02-21 | Unitest Inc | 半導体素子のテスト装置 |
-
1985
- 1985-01-31 JP JP60015339A patent/JPH0750155B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216152A (ja) * | 2000-01-28 | 2001-08-10 | Rooran:Kk | 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 |
| JP2007093318A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
| JP2008039779A (ja) * | 2006-08-01 | 2008-02-21 | Unitest Inc | 半導体素子のテスト装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750155B2 (ja) | 1995-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |