JPH0720967Y2 - グランドアイソレーション回路 - Google Patents
グランドアイソレーション回路Info
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- JPH0720967Y2 JPH0720967Y2 JP2559391U JP2559391U JPH0720967Y2 JP H0720967 Y2 JPH0720967 Y2 JP H0720967Y2 JP 2559391 U JP2559391 U JP 2559391U JP 2559391 U JP2559391 U JP 2559391U JP H0720967 Y2 JPH0720967 Y2 JP H0720967Y2
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- voltage
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Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】考案は入力信号に対して電源の接
地レベルの低周波成分の変動を出力側へ出力することを
防止するグランドアイソレーション回路に関する。本発
明では特に、高ダイナミックレンジの確保、歪率特性を
良好に維持しつつ電源立上げ時の出力信号の安定時間を
短縮することを目的とする。
地レベルの低周波成分の変動を出力側へ出力することを
防止するグランドアイソレーション回路に関する。本発
明では特に、高ダイナミックレンジの確保、歪率特性を
良好に維持しつつ電源立上げ時の出力信号の安定時間を
短縮することを目的とする。
【０００２】
【従来の技術】図６は従来のグランドアイソレーション
回路を示す図である。本図（Ａ）はＰＮＰ形トランジス
タを利用したグランドアイソレーション回路を示す。本
図の構成を説明する。本図は電源と入力接地(GND) 端子
間に接続されるコンデンサ100と、その一方が入力信号
を受けるコンデンサ101 と、その一方が該コンデンサ10
1 の他方と、その他方が電源に接続される抵抗102 と、
その一方が抵抗102 の他方にかつその他方が入力接地端
子に接続される抵抗103 と、そのベースが、抵抗102 お
よび103 の間に接続されるＰＮＰ形トランジスタ105
と、その一方が電源に接続されかつ、ＰＮＰ形トランジ
スタ105 のエミッタに接続される抵抗106 と、その一方
がＰＮＰ形トランジスタ105 のコレクタに接続される抵
抗107 と、そのベースがＰＮＰ形トランジスタ105 のコ
レクタに接続されかつそのコレクタが電源に接続される
ＮＰＮ形トランジスタ108 と、その一方がＮＰＮ形トラ
ンジスタ108 のエミッタに接続され、その他方が抵抗10
7 の他方に接続されかつ出力接地(GND) 端子に接続され
る抵抗109 と、その一方がＮＰＮ形トランジスタ108 の
エミッタに接続されかつその他方が出力端子に接続され
るコンデンサ110 を含む。
回路を示す図である。本図（Ａ）はＰＮＰ形トランジス
タを利用したグランドアイソレーション回路を示す。本
図の構成を説明する。本図は電源と入力接地(GND) 端子
間に接続されるコンデンサ100と、その一方が入力信号
を受けるコンデンサ101 と、その一方が該コンデンサ10
1 の他方と、その他方が電源に接続される抵抗102 と、
その一方が抵抗102 の他方にかつその他方が入力接地端
子に接続される抵抗103 と、そのベースが、抵抗102 お
よび103 の間に接続されるＰＮＰ形トランジスタ105
と、その一方が電源に接続されかつ、ＰＮＰ形トランジ
スタ105 のエミッタに接続される抵抗106 と、その一方
がＰＮＰ形トランジスタ105 のコレクタに接続される抵
抗107 と、そのベースがＰＮＰ形トランジスタ105 のコ
レクタに接続されかつそのコレクタが電源に接続される
ＮＰＮ形トランジスタ108 と、その一方がＮＰＮ形トラ
ンジスタ108 のエミッタに接続され、その他方が抵抗10
7 の他方に接続されかつ出力接地(GND) 端子に接続され
る抵抗109 と、その一方がＮＰＮ形トランジスタ108 の
エミッタに接続されかつその他方が出力端子に接続され
るコンデンサ110 を含む。
【０００３】このＰＮＰ形トランジスタのグランドアイ
ソレーション回路の動作では、電源立上げ後出力信号が
安定するまでの時間が短い利点を有するが、２段目のＮ
ＰＮ形トランジスタ108 のバイアス電圧を自由に設定で
きずダイナミックレンジが低くなり信号レベルを大きく
とれないという欠点を有しさらに帰還がとれず、トラン
ジスタの特性に依存せざるをえず歪率特性を改善できな
いという欠点を有していた。
ソレーション回路の動作では、電源立上げ後出力信号が
安定するまでの時間が短い利点を有するが、２段目のＮ
ＰＮ形トランジスタ108 のバイアス電圧を自由に設定で
きずダイナミックレンジが低くなり信号レベルを大きく
とれないという欠点を有しさらに帰還がとれず、トラン
ジスタの特性に依存せざるをえず歪率特性を改善できな
いという欠点を有していた。
【０００４】本図（Ｂ）は差動増幅器を利用したグラン
ドアイソレーション回路を示す図であり、本図（Ａ）の
欠点を改良したものである。本図（Ｂ）の構成には、電
源および入力接地間にそれぞれ接続され、電源が供給さ
れて、出力が反転入力端子に帰還接続されるバッファア
ンプ120 と、差動アンプ121 と、その一方が入力に接続
され、その他方がバッファアンプ120 の非反転入力端子
に接続されるコンデンサ122 と、その一方がバッファア
ンプ１の出力に接続されかつその他方が差動アンプ121
の反転入力端子に接続される抵抗123と、その一方が差
動アンプ121 の反転入力端子に接続されかつその他方が
差動アンプ121 の出力に接続される抵抗124 と、その一
方が差動アンプ121 の非反転入力端子に接続される抵抗
125 と、その一方が電源に接続され、その他方が抵抗12
5 の他方に接続される抵抗126 と、そのアノードが入力
接地に接続されかつそのカソードが抵抗126 の他方に接
続される定電圧ダイオード127 と、その一方がバッファ
アンプ120 の非反転入力端子に接続されかつその他方が
抵抗126 および定電圧ダイオードとの間に接続される抵
抗128 と、その一方が抵抗128 の他方に接続されかつそ
の他方が入力接地に接続されるコンデンサ129 と、その
一方が電源に接続され、かつその他方が入力接地に接続
されるコンデンサ130 と、その一方が差動アンプ121 の
非反転入力端子に接続される抵抗131 と、その一方が差
動アンプ121 の出力に接続されかつその他方が出力とな
るコンデンサ132 と、その一方が抵抗131 の他方に接続
されかつその他方が出力接地(GND) になるコンデンサ13
3 とが含まれる。ここで抵抗123 ，124 ，125 および13
1 の抵抗をそれぞれＲ1 ，Ｒ2 ，Ｒ3 およびＲ4 とすれ
ば、Ｒ1 ＝Ｒ2 ＝Ｒ3 ＝Ｒ4 とする。このように抵抗12
6 および定電圧ダイオード127 によって、バッファアン
プ120 および差動アンプ121 に対してバイアス回路を構
成し、さらに抵抗124 によって差動アンプ121 に帰還さ
せているので本図（Ａ）の構成と比較し歪率が改善され
る。
ドアイソレーション回路を示す図であり、本図（Ａ）の
欠点を改良したものである。本図（Ｂ）の構成には、電
源および入力接地間にそれぞれ接続され、電源が供給さ
れて、出力が反転入力端子に帰還接続されるバッファア
ンプ120 と、差動アンプ121 と、その一方が入力に接続
され、その他方がバッファアンプ120 の非反転入力端子
に接続されるコンデンサ122 と、その一方がバッファア
ンプ１の出力に接続されかつその他方が差動アンプ121
の反転入力端子に接続される抵抗123と、その一方が差
動アンプ121 の反転入力端子に接続されかつその他方が
差動アンプ121 の出力に接続される抵抗124 と、その一
方が差動アンプ121 の非反転入力端子に接続される抵抗
125 と、その一方が電源に接続され、その他方が抵抗12
5 の他方に接続される抵抗126 と、そのアノードが入力
接地に接続されかつそのカソードが抵抗126 の他方に接
続される定電圧ダイオード127 と、その一方がバッファ
アンプ120 の非反転入力端子に接続されかつその他方が
抵抗126 および定電圧ダイオードとの間に接続される抵
抗128 と、その一方が抵抗128 の他方に接続されかつそ
の他方が入力接地に接続されるコンデンサ129 と、その
一方が電源に接続され、かつその他方が入力接地に接続
されるコンデンサ130 と、その一方が差動アンプ121 の
非反転入力端子に接続される抵抗131 と、その一方が差
動アンプ121 の出力に接続されかつその他方が出力とな
るコンデンサ132 と、その一方が抵抗131 の他方に接続
されかつその他方が出力接地(GND) になるコンデンサ13
3 とが含まれる。ここで抵抗123 ，124 ，125 および13
1 の抵抗をそれぞれＲ1 ，Ｒ2 ，Ｒ3 およびＲ4 とすれ
ば、Ｒ1 ＝Ｒ2 ＝Ｒ3 ＝Ｒ4 とする。このように抵抗12
6 および定電圧ダイオード127 によって、バッファアン
プ120 および差動アンプ121 に対してバイアス回路を構
成し、さらに抵抗124 によって差動アンプ121 に帰還さ
せているので本図（Ａ）の構成と比較し歪率が改善され
る。
【０００５】
【考案が解決しようとする課題】しかしながら従来の差
動増幅器を用いたグランドアイソレーション回路では上
記に説明したようにダイナミックレンジが高くとれ、さ
らに歪改善を図ることができるが電源立上げ後出力信号
が安定するまでの時間が非常に長くかかるという問題が
あった。特にＣＤ(Compact Disk)、ＤＡＴ(Digital Aud
io Tape)等のディジタルソースに対応するためには、高
ダイナミックレンジ、歪率特性良好のみならず電源立上
後信号出力が安定する時間が短い（２〜３秒に収まる）
ことが要請される。
動増幅器を用いたグランドアイソレーション回路では上
記に説明したようにダイナミックレンジが高くとれ、さ
らに歪改善を図ることができるが電源立上げ後出力信号
が安定するまでの時間が非常に長くかかるという問題が
あった。特にＣＤ(Compact Disk)、ＤＡＴ(Digital Aud
io Tape)等のディジタルソースに対応するためには、高
ダイナミックレンジ、歪率特性良好のみならず電源立上
後信号出力が安定する時間が短い（２〜３秒に収まる）
ことが要請される。
【０００６】次に電源立上後出力信号が安定するまでの
動作を説明する図６（Ｂ）ではＲ1 ＝Ｒ2 ＝Ｒ3 ＝Ｒ4
であるから可聴周波数帯域内において１／jwＣ3 ??
Ｒ4 ，ＺD1／（１＋jwC4 ZD1）??Ｒ3(ＺD1：定電圧ダイ
オード127の内部インピーダンス）、バッファアンプ120
の出力インピーダンス??Ｒ1 としてグランドアイソレ
ーションの必要条件が形成される。
動作を説明する図６（Ｂ）ではＲ1 ＝Ｒ2 ＝Ｒ3 ＝Ｒ4
であるから可聴周波数帯域内において１／jwＣ3 ??
Ｒ4 ，ＺD1／（１＋jwC4 ZD1）??Ｒ3(ＺD1：定電圧ダイ
オード127の内部インピーダンス）、バッファアンプ120
の出力インピーダンス??Ｒ1 としてグランドアイソレ
ーションの必要条件が形成される。
【０００７】次に電源がＯＦＦからＯＮに変化したとき
の出力変化を図７を用いて説明する。図７は図６（Ｂ）
の差動増幅器を利用したグランドアイソレーション回路
の動作を説明するためのタイムチャートである。本図
（ａ）はコンデンサ129 の両端電圧波形ＶB1を示し、抵
抗126 および定電圧ダイオード127 で形成され、バッフ
ァアンプ120 および差動アンプ121 の非反転端子におい
てそれぞれのバイアス電圧になる。なお、電圧Ｖccは電
源および入力接地間の供給電圧を示す。
の出力変化を図７を用いて説明する。図７は図６（Ｂ）
の差動増幅器を利用したグランドアイソレーション回路
の動作を説明するためのタイムチャートである。本図
（ａ）はコンデンサ129 の両端電圧波形ＶB1を示し、抵
抗126 および定電圧ダイオード127 で形成され、バッフ
ァアンプ120 および差動アンプ121 の非反転端子におい
てそれぞれのバイアス電圧になる。なお、電圧Ｖccは電
源および入力接地間の供給電圧を示す。
【０００８】本図（ｂ）は差動アンプ121 の非反転端子
および入力接地間の電圧波形Ｖf を示す。本図（ｃ）は
差動アンプ121 の反転端子に入力する電圧波形であって
抵抗123の一方と入力接地間の電圧を示す。本図（ｄ）
は差動アンプ121 つき入力接地に対する出力電波形Ｖ0
を示す。
および入力接地間の電圧波形Ｖf を示す。本図（ｃ）は
差動アンプ121 の反転端子に入力する電圧波形であって
抵抗123の一方と入力接地間の電圧を示す。本図（ｄ）
は差動アンプ121 つき入力接地に対する出力電波形Ｖ0
を示す。
【０００９】本図（ｅ）はコンデンサ132 および133 の
出力側間の電圧波形ｅ0 を示す。一般にコンデンサ133
の容量Ｃ3 は大きいことが必要である。これに対しＺD1
の値は小さく、コンデンサ129 の容量Ｃ4 は比較的小容
量のものでよい。そのため、電源が即立上がると図７
（ａ）に示すようにバイアス電源ＶB1は比較的早く立上
がる。しかし、コンデンサ133 の容量Ｃ3 が大きいた
め、コンデンサ133 の充電に要するが長いことから（時
定数Ｃ3(Ｒ3 ＋Ｒ4 ＋Ｒ5 ))差動アンプ121 の非反転端
子の電圧が一定になるまで本図（ｂ）に示すように長時
間td1 を要す。
出力側間の電圧波形ｅ0 を示す。一般にコンデンサ133
の容量Ｃ3 は大きいことが必要である。これに対しＺD1
の値は小さく、コンデンサ129 の容量Ｃ4 は比較的小容
量のものでよい。そのため、電源が即立上がると図７
（ａ）に示すようにバイアス電源ＶB1は比較的早く立上
がる。しかし、コンデンサ133 の容量Ｃ3 が大きいた
め、コンデンサ133 の充電に要するが長いことから（時
定数Ｃ3(Ｒ3 ＋Ｒ4 ＋Ｒ5 ))差動アンプ121 の非反転端
子の電圧が一定になるまで本図（ｂ）に示すように長時
間td1 を要す。
【００１０】これに対し、差動アンプ121 の出力が本図
（ｄ），（ｅ）に示すように変動し、出力ｅ0 が安定す
るまで（ｅ0 が０に落ちつくまで）に要する時間が長く
なるしたがって本考案は、上記問題点に鑑みて、高ダイ
ナミック、歪特性良好を維持しつつ電源立上げ時の不安
定時間を短縮するためのグランドアイソレーション回路
を提供することを目的とする。
（ｄ），（ｅ）に示すように変動し、出力ｅ0 が安定す
るまで（ｅ0 が０に落ちつくまで）に要する時間が長く
なるしたがって本考案は、上記問題点に鑑みて、高ダイ
ナミック、歪特性良好を維持しつつ電源立上げ時の不安
定時間を短縮するためのグランドアイソレーション回路
を提供することを目的とする。
【００１１】
【課題を解決するための手段】第１図は本考案の原理構
成を示す図である。本考案は前記問題点を解決するため
に、グランドアイソレーション回路に第２のバイアス回
路４を有する。第２のバイアス回路４は電源と高インピ
ーダンスで接続され、第１のバイアス回路２との間にコ
ンデンサ３を挟んで接続して、該第１のバイアス回路２
の入力バイアス電圧とほぼ同一のバイアス電圧を前記コ
ンデンサ３へ供給する。
成を示す図である。本考案は前記問題点を解決するため
に、グランドアイソレーション回路に第２のバイアス回
路４を有する。第２のバイアス回路４は電源と高インピ
ーダンスで接続され、第１のバイアス回路２との間にコ
ンデンサ３を挟んで接続して、該第１のバイアス回路２
の入力バイアス電圧とほぼ同一のバイアス電圧を前記コ
ンデンサ３へ供給する。
【００１２】
【作用】第１図において、本考案のグランドアイソレー
ション回路によれば電源と入力接地間に接続される第１
のバイアス回路２によって該差動増幅回路１の入力バイ
アス電圧が形成され、コンデンサ３によって該第１のバ
イアス回路２の直流電圧が遮断され、電源と高インピー
ダンスで接続され、第１のバイアス回路２との間に前記
コンデンサ３を挟んで接続される第２のバイアス回路４
によって、該第１のバイアス回路２の入力バイアス電圧
とほぼ同一のバイアス電圧をコンデンサ３へ供給するよ
うにしたので電源立上げ時にコンデンサ３の充電を減少
させることができ、差動増幅回路１の出力および出力接
地間の電圧変動、出力接地の電圧変動の期間が短縮され
うる。
ション回路によれば電源と入力接地間に接続される第１
のバイアス回路２によって該差動増幅回路１の入力バイ
アス電圧が形成され、コンデンサ３によって該第１のバ
イアス回路２の直流電圧が遮断され、電源と高インピー
ダンスで接続され、第１のバイアス回路２との間に前記
コンデンサ３を挟んで接続される第２のバイアス回路４
によって、該第１のバイアス回路２の入力バイアス電圧
とほぼ同一のバイアス電圧をコンデンサ３へ供給するよ
うにしたので電源立上げ時にコンデンサ３の充電を減少
させることができ、差動増幅回路１の出力および出力接
地間の電圧変動、出力接地の電圧変動の期間が短縮され
うる。
【００１３】
【実施例】以下、本考案の実施例について図面を参照し
て説明する。図２は本考案の第１の実施例に係るグラン
ドアイソレーション回路を示す図である。第１の実施例
に係るグランドアイソレーションの構成を説明する。本
図（Ａ）の構成は電源および入力接地(GND) 間に接続端
ＥおよびＦで接続されるように設けられ、接続端Ａで入
力に接続される差動増幅回路１と、電源および入力接地
(GND) 間に設けられて差動増幅回路１の接続端Ｂに出力
される第１のバイアス回路２と、その一方が差動増幅回
路１の接続端Ｄに接続されるコンデンサ３と、コンデン
サ３の他方に接続され、電源および出力接地(GND) 間に
接続される第２のバイアス回路４とを含む。
て説明する。図２は本考案の第１の実施例に係るグラン
ドアイソレーション回路を示す図である。第１の実施例
に係るグランドアイソレーションの構成を説明する。本
図（Ａ）の構成は電源および入力接地(GND) 間に接続端
ＥおよびＦで接続されるように設けられ、接続端Ａで入
力に接続される差動増幅回路１と、電源および入力接地
(GND) 間に設けられて差動増幅回路１の接続端Ｂに出力
される第１のバイアス回路２と、その一方が差動増幅回
路１の接続端Ｄに接続されるコンデンサ３と、コンデン
サ３の他方に接続され、電源および出力接地(GND) 間に
接続される第２のバイアス回路４とを含む。
【００１４】前記差動増幅回路１は接続端ＥおよびＦか
ら電力を供給され、接続端Ｃを介して出力する差動アン
プ10と、その一方が接続端Ａに接続されかつその他方が
差動アンプ10の反転入力端子に接続される抵抗11と、差
動アンプ10の出力および反転入力端子間に接続される抵
抗12と、接続端子Ｂと差動アンプ10の非反転端子間に接
続される抵抗13と、接続端Ｄおよび差動アンプ10の非反
転端子間に接続される抵抗14とを含む。
ら電力を供給され、接続端Ｃを介して出力する差動アン
プ10と、その一方が接続端Ａに接続されかつその他方が
差動アンプ10の反転入力端子に接続される抵抗11と、差
動アンプ10の出力および反転入力端子間に接続される抵
抗12と、接続端子Ｂと差動アンプ10の非反転端子間に接
続される抵抗13と、接続端Ｄおよび差動アンプ10の非反
転端子間に接続される抵抗14とを含む。
【００１５】第１のバイアス回路２は電源および入力接
地間に直列接続される抵抗21および22と、その一方が抵
抗21および22間に接続されかつその他方が接続端Ｂに接
続される抵抗23とを含む。第２のバイアス４は電源およ
び出力接地間に直列接続される抵抗41および42と、その
一方が抵抗41および42間に接続されかつその他方がコン
デンサＣ13の他方に接続される抵抗43とを含む。
地間に直列接続される抵抗21および22と、その一方が抵
抗21および22間に接続されかつその他方が接続端Ｂに接
続される抵抗23とを含む。第２のバイアス４は電源およ
び出力接地間に直列接続される抵抗41および42と、その
一方が抵抗41および42間に接続されかつその他方がコン
デンサＣ13の他方に接続される抵抗43とを含む。
【００１６】本図（Ｂ）は本図（Ａ）に対しての変形で
ある差動増幅回路１−１を示す。この回路１−１では差
動アンプ10−１は上記差動アンプ10の反転および非反転
入力端子を入れ換え、抵抗12の他方の接続を接続端Ｃか
らＤへ入れ換え、さらに抵抗14の他方の接続を接続端Ｄ
からＣへ入れ換えたものであり、差動増幅回路10とは実
質的に同一の構成である。
ある差動増幅回路１−１を示す。この回路１−１では差
動アンプ10−１は上記差動アンプ10の反転および非反転
入力端子を入れ換え、抵抗12の他方の接続を接続端Ｃか
らＤへ入れ換え、さらに抵抗14の他方の接続を接続端Ｄ
からＣへ入れ換えたものであり、差動増幅回路10とは実
質的に同一の構成である。
【００１７】ここで抵抗11，12，13および14の抵抗値を
それぞれＲ11，Ｒ12，Ｒ13およびＲ14とするとＲ11／Ｒ
12＝Ｒ13／Ｒ14であることを要する。また、抵抗21，2
2，23，41，42および43の抵抗をRB21，RB21，RB23，RB4
1，RB42およびRB43とすると、RB21＋RB23??Ｒ13，RB41
＋RB43??Ｒ14，RB41??RB42，RB42??ZPであることを要
す。ＺＰは電源インピーダンスである。また差動増幅回
路１の端子Ｅは正電源用、端子Ｆは負電源用端子であ
る。なお、コンデンサ３の容量Ｃ3 は通常 100〜220μ
Ｆである。
それぞれＲ11，Ｒ12，Ｒ13およびＲ14とするとＲ11／Ｒ
12＝Ｒ13／Ｒ14であることを要する。また、抵抗21，2
2，23，41，42および43の抵抗をRB21，RB21，RB23，RB4
1，RB42およびRB43とすると、RB21＋RB23??Ｒ13，RB41
＋RB43??Ｒ14，RB41??RB42，RB42??ZPであることを要
す。ＺＰは電源インピーダンスである。また差動増幅回
路１の端子Ｅは正電源用、端子Ｆは負電源用端子であ
る。なお、コンデンサ３の容量Ｃ3 は通常 100〜220μ
Ｆである。
【００１８】次に本実施例の動作を説明する。図３は図
２の動作を説明するためのタイムチャートである。本図
（ａ）は電源電圧波形Ｖccおよび第１のバイアス電圧波
形ＶB1を示し、本図（ｂ）は第２のバイアス電圧波形Ｖ
B2を示し、本図（ｃ）は差動アンプ10の非反転端子の電
圧波形Ｖf を示し、本図（ｄ）は差動アンプ10の反転端
子への入力電圧Ｖinを示し、本図（ｅ）は差動アンプ10
の出力端子の電圧波形Ｖ0 を示し、本図（ｆ）は差動ア
ンプ10の出力および出力接地間の交流成分のみの電圧波
形ｅ0 を示す。
２の動作を説明するためのタイムチャートである。本図
（ａ）は電源電圧波形Ｖccおよび第１のバイアス電圧波
形ＶB1を示し、本図（ｂ）は第２のバイアス電圧波形Ｖ
B2を示し、本図（ｃ）は差動アンプ10の非反転端子の電
圧波形Ｖf を示し、本図（ｄ）は差動アンプ10の反転端
子への入力電圧Ｖinを示し、本図（ｅ）は差動アンプ10
の出力端子の電圧波形Ｖ0 を示し、本図（ｆ）は差動ア
ンプ10の出力および出力接地間の交流成分のみの電圧波
形ｅ0 を示す。
【００１９】本実施例の特徴は図６（Ｂ）に示す従来回
路と比較してコンデンサ３の出力接地側端子に第２のバ
イアス回路４を設けたことである。図３（ａ）の第１の
バイアス電圧ＶB1に対して図３（ｂ）の第２のバイアス
電圧ＶB2が生じるのでコンデンサ３への充電が従来程必
要なくなるので差動アンプ10の非反転端子の電圧波形Ｖ
f が図３（Ｃ）に示すように立上りが早くなる。よって
本図（ｄ）の差動アンプの入力電圧波形Ｖinに対して本
図（ｅ）、差動アンプ10の出力端子電圧波形Ｖ0 、本図
（ｆ）の出力端子間の交流成分のみの電圧波形ｅ0 はそ
の変動時間が著しく短くなる。
路と比較してコンデンサ３の出力接地側端子に第２のバ
イアス回路４を設けたことである。図３（ａ）の第１の
バイアス電圧ＶB1に対して図３（ｂ）の第２のバイアス
電圧ＶB2が生じるのでコンデンサ３への充電が従来程必
要なくなるので差動アンプ10の非反転端子の電圧波形Ｖ
f が図３（Ｃ）に示すように立上りが早くなる。よって
本図（ｄ）の差動アンプの入力電圧波形Ｖinに対して本
図（ｅ）、差動アンプ10の出力端子電圧波形Ｖ0 、本図
（ｆ）の出力端子間の交流成分のみの電圧波形ｅ0 はそ
の変動時間が著しく短くなる。
【００２０】第２のバイアス回路４の内部インピーダン
スではRB41＋RB43??Ｒ14の関係があるので、これによる
入力接地端子と出力接地端子間に流れる車両雑音信号の
電圧降下が無視できる。さらにRB42??ZPであるので該信
号が電源側へ流出するのを防止している。また、第１お
よび第２のバイアス回路のバイアス電圧ＶB1およびＶB2
をほぼ等しくし、コンデンサ13の充電を少なくし、差動
アンプ10の非反転端子の電圧波形Ｖf の立上りを急峻に
する。
スではRB41＋RB43??Ｒ14の関係があるので、これによる
入力接地端子と出力接地端子間に流れる車両雑音信号の
電圧降下が無視できる。さらにRB42??ZPであるので該信
号が電源側へ流出するのを防止している。また、第１お
よび第２のバイアス回路のバイアス電圧ＶB1およびＶB2
をほぼ等しくし、コンデンサ13の充電を少なくし、差動
アンプ10の非反転端子の電圧波形Ｖf の立上りを急峻に
する。
【００２１】差動増幅回路１を構成する抵抗の関係はＲ
11／Ｒ12＝Ｒ13／Ｒ14であるが第１のバイアス回路２の
内部インピーダンスにつきRB21＋RB23??Ｒ13として前記
関係を維持する。差動増幅回路１の端子Ｄから出る直流
電圧と、第２のバイアス回路４のバイアス電圧の直流電
圧がコンデンサ13によってカットされる。なお、第１の
バイアス回路２、第２のバイアス回路４、差動増幅回路
構成は前記のものに限定されない。更に抵抗11，12，1
3、および14については必ずも抵抗器である必要はな
い。また単体の素子で構成しなくてもよい。さらに第１
のバイアス回路２および第２のバイアス回路４のバイア
ス電圧値も特に規定せず、オフセット等が問題にならな
ければコンデンサ13を省略してもよい。
11／Ｒ12＝Ｒ13／Ｒ14であるが第１のバイアス回路２の
内部インピーダンスにつきRB21＋RB23??Ｒ13として前記
関係を維持する。差動増幅回路１の端子Ｄから出る直流
電圧と、第２のバイアス回路４のバイアス電圧の直流電
圧がコンデンサ13によってカットされる。なお、第１の
バイアス回路２、第２のバイアス回路４、差動増幅回路
構成は前記のものに限定されない。更に抵抗11，12，1
3、および14については必ずも抵抗器である必要はな
い。また単体の素子で構成しなくてもよい。さらに第１
のバイアス回路２および第２のバイアス回路４のバイア
ス電圧値も特に規定せず、オフセット等が問題にならな
ければコンデンサ13を省略してもよい。
【００２２】図４は本考案の第２の実施例に係るグラン
ドアイソレーション回路を示す図である。本図の構成が
図６（Ｂ）のものと異なるのは第２のバイアス回路４−
１である。第２のバイアス回路４−２はその一方がコン
デンサ13の出力側に接続されかつその他方が出力接地端
子に接続されるコンデンサ44と、その一方が電源に接続
されその他方がコンデンサ13の出力側に接続される抵抗
47と、コンデンサ44に並列に接続される定電圧ダイオー
ド46とを含む。
ドアイソレーション回路を示す図である。本図の構成が
図６（Ｂ）のものと異なるのは第２のバイアス回路４−
１である。第２のバイアス回路４−２はその一方がコン
デンサ13の出力側に接続されかつその他方が出力接地端
子に接続されるコンデンサ44と、その一方が電源に接続
されその他方がコンデンサ13の出力側に接続される抵抗
47と、コンデンサ44に並列に接続される定電圧ダイオー
ド46とを含む。
【００２３】本図の抵抗11，12，13および14の抵抗値を
それぞれＲ11，Ｒ12，Ｒ13およびＲ14とするとＲ11＝Ｒ
12＝Ｒ13＝Ｒ14とし、可聴周波数帯域内においてＺD1／
（１＋jwC4 ZD1)?? Ｒ13，１／jwＣ13＋ＺD2／（１＋jw
C6 ZD2）??Ｒ14（ＺD1；定電圧ダイオード127 の内部イ
ンピーダンス、ＺD2：定電圧ダイオード46の内部インピ
ーダンス、Ｃ6 ；コンデンサ44の容量）、バッファアン
プ１の出力インピーダンス??Ｒ11とすれば図４の構成は
グランドアイソレーションとして働く必要条件をもつ。
それぞれＲ11，Ｒ12，Ｒ13およびＲ14とするとＲ11＝Ｒ
12＝Ｒ13＝Ｒ14とし、可聴周波数帯域内においてＺD1／
（１＋jwC4 ZD1)?? Ｒ13，１／jwＣ13＋ＺD2／（１＋jw
C6 ZD2）??Ｒ14（ＺD1；定電圧ダイオード127 の内部イ
ンピーダンス、ＺD2：定電圧ダイオード46の内部インピ
ーダンス、Ｃ6 ；コンデンサ44の容量）、バッファアン
プ１の出力インピーダンス??Ｒ11とすれば図４の構成は
グランドアイソレーションとして働く必要条件をもつ。
【００２４】本回路の動作も図３に示する特性を有す
る。本回路の特徴を説明すると、一般にＺD1の値は小さ
く、コンデンサ129 の容量Ｃ4 は比較的小容量でよい。
ＺD2の値は小さいが、容量Ｃ6 のコンデンサ44はＣ13の
コンデンサ３とは直列に接続されているため、Ｃ6 およ
びＣ3 の容量が比較的大きいものが必要である。通常Ｖ
B1とＶB2の値を等しくすることは困難なため、図４のよ
うにコンデンサ13を入れて差動アンプ10の出力にオフセ
ットが出るのを防いでいる。
る。本回路の特徴を説明すると、一般にＺD1の値は小さ
く、コンデンサ129 の容量Ｃ4 は比較的小容量でよい。
ＺD2の値は小さいが、容量Ｃ6 のコンデンサ44はＣ13の
コンデンサ３とは直列に接続されているため、Ｃ6 およ
びＣ3 の容量が比較的大きいものが必要である。通常Ｖ
B1とＶB2の値を等しくすることは困難なため、図４のよ
うにコンデンサ13を入れて差動アンプ10の出力にオフセ
ットが出るのを防いでいる。
【００２５】この状態で電源が立上ると、バイアス電圧
ＶB1は比較的早くほぼC4R5の時定数で立上る。一方、バ
イアス電圧ＶB2は容量Ｃ6 が大きいためＶB1より遅くほ
ぼC6R7の時定数で立上がる（図３（ａ)(ｂ))参照）。た
だしＶB2の立上がりの速さは抵抗47の抵抗値Ｒ7 を小さ
くすることにより改善（早く）することができる。さら
にコンデンサＣ13の両端にはＶB1およびＶB2の電圧の差
がかかり、また両者の電位差は小さいため、コンデンサ
13に電荷を充電する度合は少なくてよいのでコンデンサ
13の充電に要する時間は短い。結果として、差動アンプ
10の非反転端子には図３（ｃ）のように、その変動が図
３（ｅ），（ｆ）のように差動アンプ10の出力に現われ
るがその変動分ｅ0 は従来の回路より短い時間td2(??td
1)で安定する。
ＶB1は比較的早くほぼC4R5の時定数で立上る。一方、バ
イアス電圧ＶB2は容量Ｃ6 が大きいためＶB1より遅くほ
ぼC6R7の時定数で立上がる（図３（ａ)(ｂ))参照）。た
だしＶB2の立上がりの速さは抵抗47の抵抗値Ｒ7 を小さ
くすることにより改善（早く）することができる。さら
にコンデンサＣ13の両端にはＶB1およびＶB2の電圧の差
がかかり、また両者の電位差は小さいため、コンデンサ
13に電荷を充電する度合は少なくてよいのでコンデンサ
13の充電に要する時間は短い。結果として、差動アンプ
10の非反転端子には図３（ｃ）のように、その変動が図
３（ｅ），（ｆ）のように差動アンプ10の出力に現われ
るがその変動分ｅ0 は従来の回路より短い時間td2(??td
1)で安定する。
【００２６】図５は本考案の第３の実施例に係るグラン
ドアイソレーション回路を示す図である。本図の構成で
図４のもの異なるものは第２のバイアス回路４−２であ
る。第２のバイアス回路４−２はその一方がコンデンサ
３の出力側に接続されかつその他方が出力接地端子に接
続されるコンデンサ44と、そのエミッタがコンデンサ３
の出力側に接続されかつそのコレクタが電源に接続され
るＮＰＮ形トランジスタ45と、そのカソードがＮＰＮ形
トランジスタ45のベースに接続されかつそのアノードが
出力接地端子に接続される定電圧ダイオード46と、ＮＰ
Ｎ形トランジスタ45のコレクタおよびベース間に接続さ
れる抵抗47と、ＮＰＮ形トランジスタ45のベースと出力
接地端子間に接続されるコンデンサ48とを含む。
ドアイソレーション回路を示す図である。本図の構成で
図４のもの異なるものは第２のバイアス回路４−２であ
る。第２のバイアス回路４−２はその一方がコンデンサ
３の出力側に接続されかつその他方が出力接地端子に接
続されるコンデンサ44と、そのエミッタがコンデンサ３
の出力側に接続されかつそのコレクタが電源に接続され
るＮＰＮ形トランジスタ45と、そのカソードがＮＰＮ形
トランジスタ45のベースに接続されかつそのアノードが
出力接地端子に接続される定電圧ダイオード46と、ＮＰ
Ｎ形トランジスタ45のコレクタおよびベース間に接続さ
れる抵抗47と、ＮＰＮ形トランジスタ45のベースと出力
接地端子間に接続されるコンデンサ48とを含む。
【００２７】本実施例のように第２のバイアス回路４−
２を構成すると、このＮＰＮ形トランジスタ45がベース
接地であるため、差動アンプ10の反端入力端子および出
力接地間のインピーダンスは低いが、電源および出力接
地間インピーダンスは大きい（ほぼ抵抗47の抵抗値Ｒ7
に等しい）。更に、第２の実施例の第２のバイアス回路
４−１と同等もしくはそれ以上の特性が期待できる。例
えば第２の実施例の場合、低周波域でのアイソレーショ
ンの効果は容量Ｃ3 およびＣ6 が大きい程よい。このた
め、容量Ｃ6 にはある程度の妥協が必要で、特性もある
程度犠牲にしなければならない（設計の自由度が低
い）。一方第３の実施例の場合、低周波域のアイソレー
ション効果は容量Ｃ3 およびＣ6 でほぼ決まり、
（Ｃ3 ，Ｃ6 も大きい程よい）、電源立上げから出力が
安定するまでの時間は容量Ｃ7 、抵抗値Ｒ7で決まる
（Ｃ7 およびＲ7 も小さい程よい）。このため両特性を
独立して決めることができ、特性の優れたグランドアイ
ソレーション回路を作ることができる（設計の自由度が
高い）。
２を構成すると、このＮＰＮ形トランジスタ45がベース
接地であるため、差動アンプ10の反端入力端子および出
力接地間のインピーダンスは低いが、電源および出力接
地間インピーダンスは大きい（ほぼ抵抗47の抵抗値Ｒ7
に等しい）。更に、第２の実施例の第２のバイアス回路
４−１と同等もしくはそれ以上の特性が期待できる。例
えば第２の実施例の場合、低周波域でのアイソレーショ
ンの効果は容量Ｃ3 およびＣ6 が大きい程よい。このた
め、容量Ｃ6 にはある程度の妥協が必要で、特性もある
程度犠牲にしなければならない（設計の自由度が低
い）。一方第３の実施例の場合、低周波域のアイソレー
ション効果は容量Ｃ3 およびＣ6 でほぼ決まり、
（Ｃ3 ，Ｃ6 も大きい程よい）、電源立上げから出力が
安定するまでの時間は容量Ｃ7 、抵抗値Ｒ7で決まる
（Ｃ7 およびＲ7 も小さい程よい）。このため両特性を
独立して決めることができ、特性の優れたグランドアイ
ソレーション回路を作ることができる（設計の自由度が
高い）。
【００２８】
【考案の効果】以上説明したように本考案によれば電源
と高インピーダンスで接続され、第１のバイアス回路と
の間にコンデンサを挟んで接続して第１のバイアス回路
の入力バイアス電圧とほぼ同一のバイアス電圧を前記コ
ンデンサへ供給する第２のバイアス回路を設けたので、
コンデンサへの充電を減少できるため電源投入時の電圧
変動による不安定期間を短縮できる。
と高インピーダンスで接続され、第１のバイアス回路と
の間にコンデンサを挟んで接続して第１のバイアス回路
の入力バイアス電圧とほぼ同一のバイアス電圧を前記コ
ンデンサへ供給する第２のバイアス回路を設けたので、
コンデンサへの充電を減少できるため電源投入時の電圧
変動による不安定期間を短縮できる。
【図１】本考案の原理構成を示す図である。
【図２】本考案の第１の実施例に係るグランドアイソレ
ーション回路を示す図である。
ーション回路を示す図である。
【図３】図２の実施例の動作を説明するためのタイムチ
ャートである。
ャートである。
【図４】本考案の第２の実施例に係るグランドアイソレ
ーション回路を示す図である。
ーション回路を示す図である。
【図５】本考案の第３の実施例に係るグランドアイソレ
ーション回路を示す図である。
ーション回路を示す図である。
【図６】従来のグランドアイソレーション回路を示す図
である。
である。
【図７】図６（Ｂ）の差動増幅器を利用したグランドア
イソレーション回路の動作を説明するためのタイムチャ
ートである。
イソレーション回路の動作を説明するためのタイムチャ
ートである。
１…差動増幅回路 ２…第１のバイアス回路 ３…コンデンサ ４…第２のバイアス回路
Claims (1)
- 【請求項１】 差動増幅回路（１）の入力信号に対し
て、電源と入力接地間に分圧抵抗を接続して分圧電圧を
バイアス電圧として供給する第１のバイアス回路（２）
と、該第１のバイアス回路より供給されるバイアス電圧
の直流電圧を遮断して前記差動増幅器（１）の出力信号
に対する出力接地を形成するためのコンデンサ（３）と
を有するグランドアイソレーション回路において、前記
電源と前記コンデンサ（３）を分圧抵抗で接続し電源側
の分圧抵抗を高インピーダンスにしコンデンサ（３）に
蓄積される直流電圧を打ち消すようにし、この分圧点を
差動増幅器（１）の出力信号に対する出力設定とする第
２の分圧回路（４）を備えることを特徴とするグランド
アイソレーション回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2559391U JPH0720967Y2 (ja) | 1991-04-16 | 1991-04-16 | グランドアイソレーション回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2559391U JPH0720967Y2 (ja) | 1991-04-16 | 1991-04-16 | グランドアイソレーション回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04121116U JPH04121116U (ja) | 1992-10-29 |
| JPH0720967Y2 true JPH0720967Y2 (ja) | 1995-05-15 |
Family
ID=31910288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2559391U Expired - Lifetime JPH0720967Y2 (ja) | 1991-04-16 | 1991-04-16 | グランドアイソレーション回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720967Y2 (ja) |
-
1991
- 1991-04-16 JP JP2559391U patent/JPH0720967Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04121116U (ja) | 1992-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951107 |
|
| EXPY | Cancellation because of completion of term |