JPH01106148A - 多ポートメモリ装置 - Google Patents
多ポートメモリ装置Info
- Publication number
- JPH01106148A JPH01106148A JP26309187A JP26309187A JPH01106148A JP H01106148 A JPH01106148 A JP H01106148A JP 26309187 A JP26309187 A JP 26309187A JP 26309187 A JP26309187 A JP 26309187A JP H01106148 A JPH01106148 A JP H01106148A
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- JP
- Japan
- Prior art keywords
- port
- memory
- address
- access
- input
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多ポートメモリ装置にｍするものであり、詳
しくは、同期式入出力ポートと非同期式入出力ポートを
有するメモリのアクセスに関するものである。
しくは、同期式入出力ポートと非同期式入出力ポートを
有するメモリのアクセスに関するものである。
（従来の技術）
デジタル信号処理にあたっては、同期式入出力ポートと
非同期式入出力ポートを有する多ポートメモリが用いら
れることがある。
非同期式入出力ポートを有する多ポートメモリが用いら
れることがある。
第５図は、従来のこのような多ポートメモリを用いた！
Ａ置の一例を示すブロック図である。第５図において、
１は多ポートメモリであり、同期式の第１の入出力ポー
ト２と非同期式の第２の入出力ポート３が設けられてい
る。４はアービタであり、メモリ１に対する複数の要求
、すなわちポート２のアクセス要求、ポート３のアクセ
ス要求およびリフレッシュ請求を調停してメモリ１に選
択された要求信号を与える機能を有している。５はメモ
リ１をアクセスするためのアドレスを選択するマルチプ
レクサであり、アービタ４の調停結果に従って駆動され
る。このマルチプレクサ５の一方の入力端子にはアドレ
スカウンタ６の出力がポート２からアクセスするための
アドレスとして加えられ、他方の入力端子にはポート３
がらアクセスするためのアドレスが加えられる。なお、
各ポート２．３にはデータレジスタが設けられていて、
メモリ１からみた場合の各ポート２．３のアクセスナイ
クルタイムとリフレッシュに要する時間は同一とする。
Ａ置の一例を示すブロック図である。第５図において、
１は多ポートメモリであり、同期式の第１の入出力ポー
ト２と非同期式の第２の入出力ポート３が設けられてい
る。４はアービタであり、メモリ１に対する複数の要求
、すなわちポート２のアクセス要求、ポート３のアクセ
ス要求およびリフレッシュ請求を調停してメモリ１に選
択された要求信号を与える機能を有している。５はメモ
リ１をアクセスするためのアドレスを選択するマルチプ
レクサであり、アービタ４の調停結果に従って駆動され
る。このマルチプレクサ５の一方の入力端子にはアドレ
スカウンタ６の出力がポート２からアクセスするための
アドレスとして加えられ、他方の入力端子にはポート３
がらアクセスするためのアドレスが加えられる。なお、
各ポート２．３にはデータレジスタが設けられていて、
メモリ１からみた場合の各ポート２．３のアクセスナイ
クルタイムとリフレッシュに要する時間は同一とする。
また、ポート２にはＡ／Ｄ変換器７が接続されていて、
ポート２からアクセスがあった場合にＡ／Ｄ変換器７の
出力を取り込むように構成されている。
ポート２からアクセスがあった場合にＡ／Ｄ変換器７の
出力を取り込むように構成されている。
このような構成において、ポート２からアクセスに従っ
てＡ／Ｄ変換器７の出力を取り込むのにあたっては、ア
ービタ４によりポート２のアクセス要求が選択されると
ともにマルチプレクサ５はアドレスカウンタ６のカウン
ト値をポート２のアドレスとして出力するように駆動さ
れる。
てＡ／Ｄ変換器７の出力を取り込むのにあたっては、ア
ービタ４によりポート２のアクセス要求が選択されると
ともにマルチプレクサ５はアドレスカウンタ６のカウン
ト値をポート２のアドレスとして出力するように駆動さ
れる。
（発明が解決しようとする問題点）
ところが、従来の装置では、アドレスカウンタ６はメモ
リ１の全アドレスに対するカララントを行うように構成
されていた。
リ１の全アドレスに対するカララントを行うように構成
されていた。
このために、ポート２のアクセス要求とポート３からの
アクセス要求が競合すると、ポート２のアクセス要求処
理実行中の間隙をぬってポート３のアクセス要求処理が
実行されることになり、メモリ１に各ポート２．３から
データを書き込む場合にはメモリ１上で各ポート２，３
からのデータが混在して正しいアクイジションデータが
得られなくなってしまう。
アクセス要求が競合すると、ポート２のアクセス要求処
理実行中の間隙をぬってポート３のアクセス要求処理が
実行されることになり、メモリ１に各ポート２．３から
データを書き込む場合にはメモリ１上で各ポート２，３
からのデータが混在して正しいアクイジションデータが
得られなくなってしまう。
ま１＝、ポート２からメモリ１に格納されているデータ
を読み出す要求とポート３からメモリ１にデータを書き
込む要求が競合する場合にも同様な問題が生じる。
を読み出す要求とポート３からメモリ１にデータを書き
込む要求が競合する場合にも同様な問題が生じる。
これらの欠点を解決するためには、ポート２のアクセス
要求処理実行中の間隙をぬってポート３のアクセス要求
処理が実行されることを禁止しなければならず、金体の
アクセス処理時間が長くなってしまうという欠点があっ
た。
要求処理実行中の間隙をぬってポート３のアクセス要求
処理が実行されることを禁止しなければならず、金体の
アクセス処理時間が長くなってしまうという欠点があっ
た。
本発明は、このような点に着目したちのであって、その
目的は、同期式入出力ポートのアクセス要求に対する処
理と非同期式入出力ポートのアクセス要求に対する処理
をメモリ上のデータに悪影響を及ぼすことなく見Ｉ）け
上向時に実行でき、全体のアクセス処理時間を実質的に
短縮できる多ポートメモリ装置を提供することにある。
目的は、同期式入出力ポートのアクセス要求に対する処
理と非同期式入出力ポートのアクセス要求に対する処理
をメモリ上のデータに悪影響を及ぼすことなく見Ｉ）け
上向時に実行でき、全体のアクセス処理時間を実質的に
短縮できる多ポートメモリ装置を提供することにある。
（問題点を解決するための手段）
本発明の多ポートメモリ装ｕは、
同期式入出力ポートと非同期式入出力ポートを有するメ
モリと、 スタートアドレスとストップアドレスにより同期式入出
力ポートからアクセスされるメモリのエリアを限定する
ための区分アドレスを出力する区分アドレス発生回路と
、 メモリに対する複数の要求を調停してメモリに選択され
た要求信号を与えるアービタと、このアービタの調停結
果に従って駆動され、非同期式入出力ポートからアクセ
スするためのアドレスと同期式入出力ポートからアクセ
スするための区分アドレスを選択的にメモリに加えるマ
ルチプレクサ、 とで構成されたことを特徴とする。
モリと、 スタートアドレスとストップアドレスにより同期式入出
力ポートからアクセスされるメモリのエリアを限定する
ための区分アドレスを出力する区分アドレス発生回路と
、 メモリに対する複数の要求を調停してメモリに選択され
た要求信号を与えるアービタと、このアービタの調停結
果に従って駆動され、非同期式入出力ポートからアクセ
スするためのアドレスと同期式入出力ポートからアクセ
スするための区分アドレスを選択的にメモリに加えるマ
ルチプレクサ、 とで構成されたことを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり、第
５図と同一部分には同−符すを付けている。第１図にお
いて、８は区分アドレス発生回路であり、スタートアド
レスとストップアドレスにより同期式入出力ポート２か
らアクセスされるメモリ１のエリアを限定するための区
分アドレスを出力する。この区分アドレス発生回路８は
、同期ロード可能なカウンタ９とコンパレータ１０とで
構成されている。カウンタ９には、初めにスタートアド
レスがロードされる。そして、ポート２からメモリ１へ
のアクセスが行われる毎にカウントアツプまたはカウン
トダウンする。カウント出力はマルチプレクサ５にポー
ト２のアドレスとして加えられるとともにコンパレータ
１０に加えられている。コンパレータ１０にはエンドア
ドレスが加えられていて、カウンタ９のカウント値がエ
ンドアドレスと一致した時にコンパレータの出力はアク
ティブになり、次のクロックでカウンタ９には再びスタ
ートアドレスがロードされる。この結果、ポート２のメ
モリアクセスアドレスは、スタートアドレスからエンド
アドレスまでの間に限定されることになる。
５図と同一部分には同−符すを付けている。第１図にお
いて、８は区分アドレス発生回路であり、スタートアド
レスとストップアドレスにより同期式入出力ポート２か
らアクセスされるメモリ１のエリアを限定するための区
分アドレスを出力する。この区分アドレス発生回路８は
、同期ロード可能なカウンタ９とコンパレータ１０とで
構成されている。カウンタ９には、初めにスタートアド
レスがロードされる。そして、ポート２からメモリ１へ
のアクセスが行われる毎にカウントアツプまたはカウン
トダウンする。カウント出力はマルチプレクサ５にポー
ト２のアドレスとして加えられるとともにコンパレータ
１０に加えられている。コンパレータ１０にはエンドア
ドレスが加えられていて、カウンタ９のカウント値がエ
ンドアドレスと一致した時にコンパレータの出力はアク
ティブになり、次のクロックでカウンタ９には再びスタ
ートアドレスがロードされる。この結果、ポート２のメ
モリアクセスアドレスは、スタートアドレスからエンド
アドレスまでの間に限定されることになる。
第２図は、第１図におけるメモリマツプの説明図である
。第２図に示すように、ポート２によるメモリアクセス
エリアはへのエリアに限定されるので、ポート２からの
エリア八へのアクセス要求に対する処理実行中の間隙を
ぬってポート３からのエリアＢへのアクセス要求に対す
る処理を実行してもそれぞれのエリアＡ、Ｂのデータが
異なるポート３．２からのアクセスによって損われるこ
とはない。
。第２図に示すように、ポート２によるメモリアクセス
エリアはへのエリアに限定されるので、ポート２からの
エリア八へのアクセス要求に対する処理実行中の間隙を
ぬってポート３からのエリアＢへのアクセス要求に対す
る処理を実行してもそれぞれのエリアＡ、Ｂのデータが
異なるポート３．２からのアクセスによって損われるこ
とはない。
このように構成することにより、同期式入出力ポート２
からのアクセスと非同期式入出力ポート３からのアクセ
スを競合させながら実行することができることから見掛
は上は２ポートメモリとして使用することができ、メモ
リ全体のアクセス処理時間を短縮できる。第３図はこの
ようなアクセス処理時間の比較例図であり、（ａ）は従
来の装置でのアクセス処理時間を示し、（ｂ）は本発明
でのアクセス処理時間を示している。第３図から明らか
なように、同期式アクセス処理に必要な時間をＴ１とし
非同期式アクセス処理に必要な時間をＴ２とすると、全
体の処理時間は、従来の装置ではＴｌ ＋Ｔ２になるが
、本発明装置では長い方の時間で決まることになる。
からのアクセスと非同期式入出力ポート３からのアクセ
スを競合させながら実行することができることから見掛
は上は２ポートメモリとして使用することができ、メモ
リ全体のアクセス処理時間を短縮できる。第３図はこの
ようなアクセス処理時間の比較例図であり、（ａ）は従
来の装置でのアクセス処理時間を示し、（ｂ）は本発明
でのアクセス処理時間を示している。第３図から明らか
なように、同期式アクセス処理に必要な時間をＴ１とし
非同期式アクセス処理に必要な時間をＴ２とすると、全
体の処理時間は、従来の装置ではＴｌ ＋Ｔ２になるが
、本発明装置では長い方の時間で決まることになる。
なお、上記実ｍ例では非同期式入出力ポートが１ｍの例
を示したが、２個以上であってもよく、第４図では３個
の非同期式入出力ポート３．１１゜１２を設けた例を示
している。この場合、アービタ４には同期式入出力ポー
ト２に対応したアクセス要求信号およびリフレッシュ要
求信号とともに非同期式入出力ポート３．１１．１２に
対応したアクセス要求信号が加えられ、マルチプレクサ
５には同期式入出力ポート２に対応したアドレスととも
に３個の非同期式入出力ポート３．１１．１２に対応し
たアドレスが加えられることになる。
を示したが、２個以上であってもよく、第４図では３個
の非同期式入出力ポート３．１１゜１２を設けた例を示
している。この場合、アービタ４には同期式入出力ポー
ト２に対応したアクセス要求信号およびリフレッシュ要
求信号とともに非同期式入出力ポート３．１１．１２に
対応したアクセス要求信号が加えられ、マルチプレクサ
５には同期式入出力ポート２に対応したアドレスととも
に３個の非同期式入出力ポート３．１１．１２に対応し
たアドレスが加えられることになる。
（発明の効果）
以上説明したように、本発明によれば、同期式入出力ポ
ートのアクセス要求に対する処理と非同期式入出力ポー
トのアクセス要求に対する処理をメモリ上のデータに悪
影響を及ぼすことなく見掛は上回時に実行でき、全体の
アクセス処理時間を実質的に短縮できる多ポートメモリ
装置が実現でき、実用上の効果は大きい。
ートのアクセス要求に対する処理と非同期式入出力ポー
トのアクセス要求に対する処理をメモリ上のデータに悪
影響を及ぼすことなく見掛は上回時に実行でき、全体の
アクセス処理時間を実質的に短縮できる多ポートメモリ
装置が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明におけるメモリマツプ例図、第３図はアクセス処
理時間の比較例図、第４図は本発明の他の実施例図、第
５図は従来の装置の一例を示すブロック図である。 １・・・メモリ、２・・−同期式入出力ポート、３，１
１．１２・・・非同期式入出力ポート、４・・・アービ
タ、５・・・マルチプレクサ、８・・・区分アドレス発
生回路、９・・・カウンタ、１０・・・コンパレータ。 第 １ ｌ 第２ 図 第３図 第４図
本発明におけるメモリマツプ例図、第３図はアクセス処
理時間の比較例図、第４図は本発明の他の実施例図、第
５図は従来の装置の一例を示すブロック図である。 １・・・メモリ、２・・−同期式入出力ポート、３，１
１．１２・・・非同期式入出力ポート、４・・・アービ
タ、５・・・マルチプレクサ、８・・・区分アドレス発
生回路、９・・・カウンタ、１０・・・コンパレータ。 第 １ ｌ 第２ 図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 同期式入出力ポートと非同期式入出力ポートを有するメ
モリと、 スタートアドレスとストップアドレスにより同期式入出
力ポートからアクセスされるメモリのエリアを限定する
ための区分アドレスを出力する区分アドレス発生回路と
、 メモリに対する複数の要求を調停してメモリに選択され
た要求信号を与えるアービタと、 このアービタの調停結果に従つて駆動され、非同期式入
出力ポートからアクセスするためのアドレスと同期式入
出力ポートからアクセスするための区分アドレスを選択
的にメモリに加えるマルチプレクサ、 とで構成されたことを特徴とする多ポートメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26309187A JPH01106148A (ja) | 1987-10-19 | 1987-10-19 | 多ポートメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26309187A JPH01106148A (ja) | 1987-10-19 | 1987-10-19 | 多ポートメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106148A true JPH01106148A (ja) | 1989-04-24 |
Family
ID=17384704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26309187A Pending JPH01106148A (ja) | 1987-10-19 | 1987-10-19 | 多ポートメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7870326B2 (en) | 2006-07-28 | 2011-01-11 | Samsung Electronics Co., Ltd. | Multiprocessor system and method thereof |
-
1987
- 1987-10-19 JP JP26309187A patent/JPH01106148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7870326B2 (en) | 2006-07-28 | 2011-01-11 | Samsung Electronics Co., Ltd. | Multiprocessor system and method thereof |
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