JPH07210520A

JPH07210520A - メモリアクセス機構

Info

Publication number: JPH07210520A
Application number: JP6023738A
Authority: JP
Inventors: Keimei Fujii; 啓明藤井; Toshiaki Tarui; 俊明垂井; Naonobu Sukegawa; 直伸助川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-01-25
Filing date: 1994-01-25
Publication date: 1995-08-11
Anticipated expiration: 2020-08-24
Also published as: JP3687990B2; US5898883A

Abstract

(57)【要約】【目的】並列計算機全体としての使用可能メモリ容量
を必要に応じて大きくし、かつ、アドレス空間を無駄な
く活用することにある。【構成】各プロセッサ（ＰＵ）が指定する固定長アド
レスに可変長のグローバル（Ｇ）／ローカル（Ｌ）配分
フィールドを設け、該フィールド（Ｆ）がＬのとき、該
アドレスを、各ＰＵが参照する自メモリの固有のＬ領域
のアドレスとし、前記配分ＦがＧのとき、残りのアドレ
スを、ＰＵのいくつかが所持しかつ相互に参照できるメ
モリのＧ領域の内のどのＰＵに属するＧ領域かを指定す
る論理ＰＵ番号（これは物理ＰＵ番号に変換される）Ｆ
と、該Ｆで指示されるＰＵの所持するメモリ上のアドレ
スを指定するオフセットＦとし、このアドレスにより自
ＰＵのメモリのＬあるいはＧ領域へのアクセス、または
他ＰＵのメモリのＧ領域へのアクセスを実行するメモリ
アクセスインタフェースを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列計算機のメモリア
クセス機構およびアドレッシング方式に係り、特に並列
計算機を構成する要素プロセッサ間で互いのメモリを参
照可能とする分散共有メモリ方式を実現するメモリアク
セス機構に関する。

【０００２】

【従来の技術】計算機に対する高速処理性能への要求
は、演算プロセッサを複数台連携して使用する並列計算
機の登場を促した。ある並列計算機は、数台の演算プロ
セッサを有し、その数台の演算プロセッサで１つのメモ
リを共有して用いる形で構成された。この並列計算機を
ＴＣＭＰ（ＴｉｇｈｔｌｙＣｏｕｐｌｅｄＭｕｌｔ
ｉ−Ｐｒｏｃｅｓｓｏｒ）型の並列計算機と呼ぶ。一方
でＴＣＭＰ型よりもより多くの演算プロセッサ、具体的
には数百台から数千台の演算プロセッサを有する並列計
算機も登場した。この並列計算機は、ハードウェア上の
実現の難易度の観点から、全演算プロセッサで１つのメ
モリを共有するような方式を取らずに、それぞれの演算
プロセッサが独立してメモリを有する方式をとったた
め、分散メモリ型の並列計算機と呼ばれている。

【０００３】分散メモリ型の並列計算機はＴＣＭＰ型の
並列計算機に比べて高性能を達成できる。しかし、（単
一演算プロセッサ、単一メモリを想定した）従来プログ
ラミングスタイルに基づくプログラムの移植性やプログ
ラミングの容易性などの観点から分散メモリ型の並列計
算機に問題点があるとの指摘も存在した。そこで、近年
では、分散メモリ型の並列計算機に対して、各演算プロ
セッサが互いに他の演算プロセッサが有するメモリを参
照できるようにする分散共有メモリ方式を導入する傾向
が高くなっている。分散共有メモリを実現するために
は、様々な課題が存在する。他の演算プロセッサが有す
るメモリをいかにして参照させるかというのも１つの課
題であるが、これはアドレッシングによって解決する。
具体的には、自らのアドレス空間に他の演算プロセッサ
が有するメモリをマッピングする。例えば、ＩＢＭが実
験的に試作した並列計算機であるＲＰ３では、１９８５
年のＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃ
ｅｏｎＰａｒａｌｌｅｌＰｒｏｃｅｓｓｉｎｇの
予稿集７８２ページから７８９ページの予稿である“Ｒ
Ｐ３Ｐｒｏｃｅｓｓｏｒ−ＭｅｍｏｒｙＥｌｅｍｅ
ｎｔ”および特公平５−２０７７６に開示されていると
おり、図４に示す形態のアドレスを用いて他の演算プロ
セッサが有するメモリを参照する。また、特開昭５６−
１５５４６５でも同様に図１１の形式のアドレスを用い
る方法が開示されている。図４のアドレスは、参照すべ
きメモリを有する演算プロセッサをプロセッサ番号フィ
ールド４０１で指定し、そのメモリ内のアドレスをオフ
セットフィールド４０２で指定する。また、図１１のア
ドレスは参照すべきメモリを有する演算プロセッサの自
／他を１ビットのフィールド１１０１で指定し、他のプ
ロセッサにアクセスする際に参照すべきメモリを有する
演算プロセッサをプロセッサ番号フィールド１１０２で
指定し、そのメモリ内のアドレスをオフセットフィール
ド１１０３で指定し、自分が所有するメモリにアクセス
する際には、フィールド１１０２および１１０３を連結
したフィールド内容をアドレスとして使用する。

【０００４】

【発明が解決しようとする課題】最大千台の演算プロセ
ッサを有する並列計算機の場合、分散共有メモリ方式を
実現するために３２ビットのアドレスが図４に示す形態
をとれば、プロセッサ番号フィールド４０１には１０ビ
ットを要する。すると、オフセットフィールド４０２は
２２ビットしか残されないため、１つの演算プロセッサ
が有することのできるメモリ容量は最大で４メガバイト
と比較的少なくなってしまう。この時、並列計算機全体
としても最大で４ギガバイトのメモリ容量しか確保でき
ない。一方で、同数の演算プロセッサを有しながら分散
共有メモリ方式を採用しない分散メモリ型並列計算機
は、最大４テラバイトのメモリを持てる。さらに、図４
のようなアドレスを採用するというアーキテクチャの並
列計算機で十数台から数十台程度の演算プロセッサしか
搭載しないエントリモデルを用意した場合、プロセッサ
番号フィールド４０１としては４から６ビット程度しか
必要でないのに１０ビットもの幅を与えられるため、多
くのアドレス空間を浪費してしまう。これは、図１１の
ようなアドレスを採用するアーキテクチャにおいても問
題となる。以上のような問題点をふまえて、本発明の目
的は、並列計算機において分散共有メモリ方式を実現す
る際に、例えば３２ビットという限られたアドレス空間
を使用しつつも、（１）並列計算機全体としての使用可
能メモリ容量を必要に応じて大きくし、かつ、（２）ア
ドレス空間を無駄なく活用することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、並列計算機システムにおけるメモリアク
セス機構であり、固定長のアドレスに可変長のグローバ
ル／ローカル配分フィールドを設け、該フィールドがロ
ーカルに設定されたとき、該アドレスを、前記並列計算
機システムを構成する個々のプロセッサが参照する自メ
モリの固有のローカル領域のアドレスとし、前記グロー
バル／ローカル配分フィールドがグローバルに設定され
たとき、残りのアドレスを、前記並列計算機システムを
構成するプロセッサのいくつかが所持しかつ相互に参照
できるメモリのグローバル領域の内のどのプロセッサに
属するグローバル領域かを指定する可変長のプロセッサ
番号フィールドと、該フィールドで指示されるプロセッ
サの所持するメモリ上のアドレスを指定する可変長のオ
フセットフィールドとし、各プロセッサはメモリアクセ
スインタフェースを備え、該メモリアクセスインタフェ
ースは、前記グローバル／ローカル配分フィールドの内
容を判定する手段と、前記プロセッサ番号フィールドの
内容を抽出する手段と、前記オフセットフィールドの内
容を抽出する手段と、前記判定の結果がローカルのとき
前記ローカル領域のアドレスにより、また前記判定の結
果がグローバルで前記抽出した前記プロセッサ番号フィ
ールドの内容が自プロセッサを示すとき前記抽出したオ
フセットフィールドのアドレスにより自プロセッサのメ
モリに対するアクセスを開始する手段と、前記判定の結
果がグローバルで前記抽出した前記プロセッサ番号フィ
ールドの内容が他プロセッサを示すとき前記抽出したオ
フセットフィールドのアドレスにより他プロセッサのメ
モリに対するアクセスを開始する手段を備えるようにし
ている。また、前記グローバル／ローカル配分フィール
ドの内容を判定する手段は該フィールドに相当する部分
をマスクによって取り出すためのマスクレジスタを備
え、前記プロセッサ番号フィールドの内容を抽出する手
段は該フィールドの内容を抽出するための前記オフセッ
トフィールドのビット幅を示すレジスタを備え、前記オ
フセットフィールドの内容を抽出する手段は該オフセッ
トフィールドに相当する部分をマスクによって取り出す
ためのマスクレジスタを備え、前記各マスクレジスタの
内容および前記オフセットフィールドのビット幅を示す
レジスタの内容をプロセッサの指示により書き換え可能
に構成するようにしている。また、前記プロセッサ番号
フィールドの内容を論理的なプロセッサ番号とし、該プ
ロセッサ番号フィールドの内容である論理的なプロセッ
サ番号を物理的なプロセッサ番号に変換する手段を備
え、前記各アクセスを開始する手段は前記プロセッサ番
号フィールドの内容として前記変換で得られた物理的な
プロセッサ番号を用いるようにしている。また、前記グ
ローバル／ローカル配分フィールドの内容を判定する手
段は該フィールドに相当する部分をマスクによって取り
出すためのマスクレジスタを備え、前記プロセッサ番号
フィールドの内容を抽出する手段は該フィールドの内容
を抽出するための前記オフセットフィールドのビット幅
を示すレジスタを備え、前記オフセットフィールドの内
容を抽出する手段は該オフセットフィールドに相当する
部分をマスクによって取り出すためのマスクレジスタを
備え、前記プロセッサ番号フィールドの内容である論理
的なプロセッサ番号を物理的なプロセッサ番号に変換す
る手段はプロセッサ番号変換表を備え、前記各マスクレ
ジスタの内容および前記オフセットフィールドのビット
幅を示すレジスタの内容およびプロセッサ番号変換表を
プロセッサの指示により書き換え可能に構成するように
している。また、前記自プロセッサのメモリに対するア
クセスを開始する手段は、ローカル領域の先頭アドレス
を、前記ローカル領域が前記メモリ内に配置されたとき
の該メモリ内における該ローカルメモリ領域割当て部の
先頭アドレスに変換するためのアドレス加算情報を保持
するベースアドレスレジスタを備え、該ベースアドレス
レジスタを用いてローカルアドレスの実メモリ上アドレ
スへの変換を実現し、前記ベースアドレスレジスタの内
容をプロセッサの指示により書き換え可能に構成するよ
うにしている。

【０００６】

【作用】上記手段により、並列計算機全体としての使用
可能メモリ容量を必要に応じて大きくし、かつ、アドレ
ス空間を無駄なく活用でき、また、プロセッサ番号フィ
ールドを可変長にすることにより分散共有メモリを実現
するプロセッサ数を可変にでき、各プロセッサに割り当
てられるグローバルメモリ領域の大きさも可変にでき
る。さらに、プロセッサ番号フィールドに論理プロセッ
サ番号を設定することにより小さなフィールド長でプロ
セッサの指定が実現でき、これによってプロセッサ当り
により大きなグローバルメモリ領域の用意ができる。ま
た、メモリアクセスインタフェース内のレジスタ等の内
容をプロセッサにより変更可能にしているため、アドレ
スの各フィールドに対する変更等をソフトウェアにより
行なうことができる。

【０００７】

【実施例】先ず、本発明について、概略説明を行なう。
本発明では、各演算プロセッサが、自らが所有し自らの
みで参照可能なメモリ領域（以降このメモリ領域をロー
カル（Ｌｏｃａｌ）領域と呼ぶ。このＬｏｃａｌ領域は
それぞれのプロセッサ固有のＬｏｃａｌ領域からな
る。）と、各演算プロセッサの所有物として分散して存
在しながらも各演算プロセッサで相互に参照可能なメモ
リ領域（以降このメモリ領域をグローバル（Ｇｌｏｂａ
ｌ）領域と呼ぶ）を同時に参照でき、かつ、そのＧｌｏ
ｂａｌ領域とＬｏｃａｌ領域のアドレス空間における配
分を任意に設定できるようにするために、図３に示すよ
うに、固定長のアドレス中に可変長のＧｌｏｂａｌ／Ｌ
ｏｃａｌ配分フィールド３０１を設ける。このＧｌｏｂ
ａｌ／Ｌｏｃａｌ配分フィールド３０１のビット幅はソ
フトウェアで設定可能である。Ｇｌｏｂａｌ／Ｌｏｃａ
ｌ配分フィールドがＬｏｃａｌに設定されたとき、その
アドレスはプロセッサ固有のＬｏｃａｌ領域のアドレス
指定のためのＬｏｃａｌアドレスとなる。また、Ｇｌｏ
ｂａｌ／Ｌｏｃａｌ配分フィールドがＧｌｏｂａｌに設
定されたとき、残りのアドレスは論理プロセッサ番号フ
ィールドとオフセットフィールドとなる。なお、論理プ
ロセッサ番号フィールドをプロセッサ番号フィールドと
してもよく、この場合、プロセッサ番号は物理プロセッ
サ番号でもよい。さらに、Ｇｌｏｂａｌ領域を任意台数
の演算プロセッサで相互に共有できるようにしてアドレ
ス空間の無駄を無くすために、図３に示すように、固定
長アドレス中に設ける論理プロセッサ番号フィールド３
０２（意味的には図４のプロセッサ番号フィールド４０
１に相当する）を可変長とする。この論理プロセッサ番
号フィールド３０２のビット幅もソフトウェアで設定可
能である。また、論理プロセッサ番号フィールド３０２
の内容である論理的なプロセッサ番号から物理的なプロ
セッサ番号への変換は、ハードウェアによって自動的に
行うが、番号変換時に参照する変換表はソフトウェアに
よって設定可能とする。

【０００８】並列計算機全体としてのメモリ容量は、上
記のＬｏｃａｌ領域が大きいほど大きくなる。これは、
Ｇｌｏｂａｌ領域の容量がそのままの大きさで並列計算
機全体としてのメモリ容量に反映されるのに対して、Ｌ
ｏｃａｌ領域の容量がその大きさ×演算プロセッサ台数
で並列計算機全体としてのメモリ容量に反映されるため
である。したがって、図３に示す可変長のＧｌｏｂａｌ
／Ｌｏｃａｌ配分フィールド３０１を用意すれば、先述
の（１）の課題を解決できる。例えば、３２ビットアド
レスで、Ｇｌｏｂａｌ／Ｌｏｃａｌ配分フィールド３０
１として１ビット用意すれば、Ｇｌｏｂａｌ領域として
２ギガバイト、Ｌｏｃａｌ領域として２ギガバイト×演
算プロセッサ台数のメモリが並列計算機全体として提供
可能になる。この時、千台の演算プロセッサを有する並
列計算機を想定すると、先述したとおり、図４のアドレ
スでは全体として４ギガバイトのメモリしか提供可能で
ないのに対して、図３のアドレスであれば２テラバイト
強のメモリを提供できる。

【０００９】さらに、図３に示すように論理プロセッサ
番号フィールド３０２を可変長としたため、先述の
（２）の課題が解決できる。例えば、最大構成で千台の
演算プロセッサを有する並列計算機では、図４の方式の
３２ビットアドレスでは、１６台構成の（演算プロセッ
サ数を１６台に制限）システムでも、プロセッサ番号フ
ィールド４０１は１０ビットで固定されるため、演算プ
ロセッサあたり最大で４メガバイトのメモリしか有せな
いままであり、並列計算機全体として最大６４メガバイ
トのメモリしか利用できない。一方、図３の方式で、仮
にＧｌｏｂａｌ／Ｌｏｃａｌ配分フィールド３０１の幅
を０ビットとして、全アドレス空間をＧｌｏｂａｌ領域
として利用したとしても、論理プロセッサ番号フィール
ド３０２を４ビットに制限できるため、演算プロセッサ
あたり２５６メガバイトのメモリを有することができ、
並列計算機全体として４ギガバイトのメモリを利用でき
る。

【００１０】また、本発明は、図３の３０２のフィール
ド内容を物理的なプロセッサ番号でなく、論理的なプロ
セッサ番号としたことで、以降に述べるような利点も持
ち合わせている。

【００１１】並列計算機では、システムとして用意され
ている演算プロセッサのうちのいくつかを選びだして利
用する分割運用という利用形態が許されている。例え
ば、図９では１６台の要素プロセッサ（演算プロセッ
サ）のうち４台を選びだして利用している。この４台の
要素プロセッサ９００、９０１、９０４、９０５の間で
メモリを相互参照しようとする場合、図９に示す形でそ
れぞれの要素プロセッサ９００、９０１、９０４、９０
５に論理プロセッサ番号０、１、２、３が割り振られる
ため、図３の論理プロセッサ番号フィールド３０２は２
ビットに制限できる。このとき、３０２のフィールド内
容が物理的なプロセッサ番号であったなら、物理プロセ
ッサ番号８以上を指定する必要がある場合も考えられ、
そのフィールド幅は４ビットにならざるをえない。上記
の分割運用と似た利用形態として、互いのメモリを参照
しあう要素プロセッサのグループをソフトウェア的に設
定してプログラムを処理する利用形態も考えられる。こ
の場合も分割運転時と同様の設定を行って互いのメモリ
を参照できるようになる。

【００１２】次に、本発明の実施例を図によって説明す
る。まず、分散共有メモリ方式を採用する並列計算機を
構成する要素プロセッサの一例を図２に示す。要素プロ
セッサ２０１は、プログラム処理を行う命令プロセッサ
２０２、命令プロセッサ２０２に接続され、命令プロセ
ッサ２０２から出されるコマンド／アドレス／データの
組に従って、主記憶２０７、Ｉ／Ｏデバイス２０５、他
の要素プロセッサ２０１内の主記憶２０７などへのアク
セスを発行するメモリアクセスインタフェース２０３、
Ｉ／Ｏインタフェース２０４、メモリ制御ユニット２０
６、他の要素プロセッサ２０１と要素プロセッサ間結合
網を介してデータの受渡しを行うネットワークインタフ
ェース２０８、Ｉ／Ｏインタフェース２０４に接続され
るＩ／Ｏデバイス２０５、メモリ制御ユニット２０６に
接続される主記憶２０７、および、メモリアクセスイン
タフェース２０３、Ｉ／Ｏインタフェース２０４、メモ
リ制御ユニット２０６、ネットワークインタフェース２
０８を接続するバス２０９などから構成される。本発明
は、メモリアクセス機構を形成する一要素としてのメモ
リアクセスインタフェース２０３の構成に係る。

【００１３】図１を用いて本発明に基づくメモリアクセ
スインタフェースの構成を説明する。図１における命令
プロセッサ２０２、メモリアクセスインタフェース２０
３およびバス２０９の接続関係は先に図２の説明で述べ
たとおりである。命令プロセッサ２０２は、メモリアク
セス部１０１を介してアクセス要求をメモリアクセスイ
ンタフェース２０３に伝える。メモリアクセスインタフ
ェース２０３は、そのアクセス要求を、アクセス先を示
す値（アドレス）を格納するアドレスレジスタ１０２、
およびアクセスの種類を示す値（コマンド）を格納する
コマンドレジスタ１０４で受け、アクセスの種類によっ
てはアクセス要求と同時に伝えられるデータをデータレ
ジスタ１０３で受ける。メモリアクセスインタフェース
２０３は、アクセス要求に応じた処理を完了したのち、
必要に応じてアクセス結果としての結果データおよび完
了信号を、それぞれデータレジスタ１０５および完了信
号レジスタ１０６から命令プロセッサ２０２のメモリア
クセス部１０１に伝え、一連のメモリアクセス処理を完
了する。一方、メモリアクセスインタフェース２０３
は、該インタフェース２０３内のバスインタフェース１
１０によって、バス２０９と接続され、該バス２０９の
プロトコルにしたがってメモリ制御ユニット２０６やＩ
／Ｏインタフェース２０４およびネットワークインタフ
ェース２０８などとデータやメモリアクセスコマンドな
ど必要な情報を受け渡しする。

【００１４】メモリアクセスインタフェース２０３の内
部には、上記のアドレスレジスタ１０２、データレジス
タ１０３、コマンドレジスタ１０４、データレジスタ１
０５、完了信号レジスタ１０６、バスインタフェース１
１０の他に、図３に示すアドレス形式を実現するため
の、オフセット長表示レジスタ１０７、アドレスマスク
レジスタＡ１０８、アドレスマスクレジスタＢ１０
９が存在する。また、メモリアクセスインタフェース２
０３は、図３のアドレス形式における論理プロセッサ番
号フィールド３０２の値（論理プロセッサ番号）を実際
のアクセス先の要素プロセッサ２０１を示す物理プロセ
ッサ番号に変換するプロセッサ番号変換部１１６およ
び、そのプロセッサ番号変換部１１６の中にプロセッサ
番号変換表１１７を持ち、さらに、アクセス先アドレス
によってそれぞれ動作する他プロセッサ記憶アクセス部
１２０、自プロセッサ記憶アクセス部１２１、Ｉ／Ｏア
クセス部１２３を持つ。

【００１５】他プロセッサ記憶アクセス部１２０は、ア
クセス先アドレスがＧｌｏｂａｌ領域でかつ、他要素プ
ロセッサ２０１が所有する主記憶２０７へのアクセスで
あるときに動作する。また、自プロセッサ記憶アクセス
部１２１は、アクセス先アドレスがＬｏｃａｌ領域であ
るとき、または、Ｇｌｏｂａｌ領域でかつ、自要素プロ
セッサ２０１が所有する主記憶２０７へのアクセスであ
るときに動作する。この場合、さらに、そのアクセス先
アドレスがＩ／Ｏ領域であれば、自プロセッサ記憶アク
セス部１２１がＩ／Ｏアクセス部１２３を起動する。自
プロセッサ記憶アクセス部１２１は、内部にベースアド
レスレジスタ１２２を持つ。ベースアドレスレジスタ１
２２は、Ｌｏｃａｌ領域のメモリへのアクセス時に、そ
のアクセス先アドレスを自プロセッサ内の主記憶アドレ
スに変換するための値を保持している。

【００１６】メモリアクセスインタフェース２０３中の
オフセット長表示レジスタ１０７、アドレスマスクレジ
スタＡ１０８、アドレスマスクレジスタＢ１０９、
プロセッサ番号変換表１１７、および、ベースアドレス
レジスタ１２２は、メモリアクセスインタフェース２０
３の内部バス１２４を介してバスインタフェース１１０
と接続しており、Ｉ／Ｏの形で命令プロセッサ２０２か
ら読み書きできるようになっている。したがって、これ
らの内容値は命令プロセッサ２０２からソフトウェアに
よって設定できる。

【００１７】先にも述べたとおり、オフセット長表示レ
ジスタ１０７、アドレスマスクレジスタＡ１０８、ア
ドレスマスクレジスタＢ１０９は、図３に示すアドレ
ス形式を実現するための構成要素である。それぞれ、オ
フセット長表示レジスタ１０７は、アクセス先論理プロ
セッサ番号の割り出しに用いられ、アドレスマスクレジ
スタＡ１０８は、Ｇｌｏｂａｌ／Ｌｏｃａｌ領域の判
定に用いられ、アドレスマスクレジスタＢ１０９は、
Ｇｌｏｂａｌ領域アクセス時のアドレスオフセットの割
り出しに用いられる。次に、これらの機構を説明する。
アドレスマスクレジスタＡ１０８は、アドレスレジス
タ１０２と同じビット幅を持つレジスタで、図３のアド
レス形式のＧｌｏｂａｌ／Ｌｏｃａｌ配分フィールド３
０１に相当する位置のビットのみ１で、他のビットは総
て０であるような値を保持する。このレジスタ値とＬ１
０１をとおして伝えられるアドレスレジスタ１０２のア
ドレス値で、ＡＮＤ器１１２において論理積がとられ、
その結果が比較器１１４において、０を示すレジスタ１
１３と比較される。Ｇｌｏｂａｌ領域へのアクセスの場
合には、Ｇｌｏｂａｌ／Ｌｏｃａｌ配分フィールド３０
１に相当する位置のビットは全て０とする。この比較結
果である一致信号Ｌ１０７に真値が出力された場合、そ
のアクセスがＧｌｏｂａｌ領域へのアクセスであると判
定する。

【００１８】オフセット長表示レジスタ１０７は、図３
のアドレス形式におけるオフセットフィールド３０３の
ビット幅を示す。シフト器１１１は、このオフセット長
表示レジスタ１０７の値を１つの入力としてとる。シフ
ト器１１１のもう一方の入力は、ＡＮＤ器１２５で生成
される、Ｌ１０１をとおして伝えられるアドレスレジス
タ１０２のアドレス値とアドレスマスクレジスタＡ１
０８の各ビットの論理が反転した値との論理積である。
シフト器１１１は、ＡＮＤ器１２５からの入力値を、オ
フセット長表示レジスタ１０７が保持する値分のビット
だけ右シフトする。これによって、シフト器１１１の結
果値を伝える信号線Ｌ１０６は、アクセス先論理プロセ
ッサ番号値となる。アドレスマスクレジスタＢ１０９
は、アドレスレジスタ１０２と同じビット幅を持つレジ
スタで、図３のアドレス形式のＧｌｏｂａｌ／Ｌｏｃａ
ｌ配分フィールド３０１および論理プロセッサ番号フィ
ールド３０２に相当する位置のビットのみ０で、他のビ
ットは総て１であるような値を保持する。このレジスタ
値とＬ１０１をとおして伝えられるアドレスレジスタ１
０２のアドレス値で、ＡＮＤ器１１５において論理積が
とられる。その結果が信号線Ｌ１１０の値となるが、こ
れがＧｌｏｂａｌ領域アクセス時のアドレスオフセット
となる。信号線Ｌ１０６の値、すなわち、アクセス先論
理プロセッサ番号は、さらにプロセッサ番号変換部１１
６に伝えられ、プロセッサ番号変換部１１６中でプロセ
ッサ番号変換表１１７を参照しながら、アクセス先物理
プロセッサ番号に変換される。このアクセス先物理プロ
セッサ番号値は信号線Ｌ１０９に伝えられる。なお、プ
ロセッサ番号変換表１１７は、図５に示すような、論理
プロセッサ番号フィールド５０１および物理プロセッサ
番号フィールド５０２からなるエントリで構成される。
この信号線Ｌ１０９の値、すなわち、アクセス先物理プ
ロセッサ番号値は比較器１１９で物理プロセッサ番号レ
ジスタ１１８の値と比較される。物理プロセッサ番号レ
ジスタ１１８の値は、このメモリアクセスインタフェー
ス２０３が存在する要素プロセッサ２０１の物理プロセ
ッサ番号である。比較器１１９の結果は、信号線Ｌ１０
８に伝えられる。

【００１９】メモリアクセスインタフェース２０３で
は、一致信号Ｌ１０７が真でかつ、一致信号Ｌ１０８が
偽であれば、この状態はアクセス先アドレスがＧｌｏｂ
ａｌ領域でかつ、他要素プロセッサ２０１が所有する主
記憶２０７へのアクセスである状態であるため、この状
態を伝える信号線Ｌ１１１によって他プロセッサ記憶ア
クセス部１２０が起動される。逆に、これ以外の状態の
場合、信号線Ｌ１１１によって自プロセッサ記憶アクセ
ス部１２１が起動される。他プロセッサ記憶アクセス部
１２０は、信号線Ｌ１１１を介して起動されると、その
時点で他プロセッサ記憶アクセス部１２０に入力されて
いる信号線Ｌ１０９（アクセス先物理プロセッサ番
号）、Ｌ１１０（アクセス先要素プロセッサ２０１上の
メモリアドレス）、Ｌ１０３（コマンド）、Ｌ１０２
（データ）上の情報を用いて、他の要素プロセッサ２０
１上のメモリへのアクセスを開始すべく、これらの情報
をバスインタフェース１１０、バス２０９を介してネッ
トワークインタフェース２０８に伝える。その後、ネッ
トワークインタフェース２０８が他の要素プロセッサ２
０１上のメモリへのアクセスを行う。

【００２０】自プロセッサ記憶アクセス部１２１は、信
号線Ｌ１１１を介して起動されると、まず、その時点で
自プロセッサ記憶アクセス部１２１に入力されている信
号線Ｌ１１２の値（この値は、アドレスマスクレジスタ
Ａ１０８の内容とオール０を示すレジスタ１１３の内
容を２入力が一致する場合真値を出力する比較器１２６
で比較した結果生成される信号の論理を反転させた信号
とＬ１０７との論理積によって得られる）を検査し、そ
の値が真値であれば、その時点で自プロセッサ記憶アク
セス部１２１に入力されている信号線Ｌ１１０（メモリ
アドレス）、Ｌ１０３（コマンド）、Ｌ１０２（デー
タ）上の情報をバスインタフェース１１０、バス２０９
を介してメモリ制御ユニット２０６に伝える。その後、
メモリ制御ユニット２０６は、主記憶２０７をアクセス
する。一方、自プロセッサ記憶アクセス部１２１起動時
点で信号線Ｌ１１２の値が偽値であれば、次に、その時
点で自プロセッサ記憶アクセス部１２１に入力されてい
る信号線Ｌ１０１（メモリアドレス）の値を検査し、Ｌ
１０１の値がＩ／Ｏ領域の範囲にあれば、Ｉ／Ｏアクセ
ス部１２３を起動し、その時点で自プロセッサ記憶アク
セス部１２１に入力されている信号線Ｌ１０１（メモリ
アドレス）、Ｌ１０３（コマンド）、Ｌ１０２（デー
タ）上の情報をＩ／Ｏアクセス部１２３に伝える。Ｉ／
Ｏアクセス部１２３は、Ｉ／Ｏアクセスを開始すべく、
自プロセッサ記憶アクセス部１２１から伝えられた情報
をバスインタフェース１１０、バス２０９を介してＩ／
Ｏインタフェース２０４に伝える。その後、Ｉ／Ｏイン
タフェース２０４がＩ／Ｏアクセスを行う。自プロセッ
サ記憶アクセス部１２１起動時点で信号線Ｌ１１２の値
が偽値であり、かつ、信号線Ｌ１０１（メモリアドレ
ス）の値の検査の結果、その値がＬｏｃａｌのメモリ領
域の範囲にあれば、信号線Ｌ１０１（メモリアドレス）
の値に対して図７に示すようにベースアドレスレジスタ
１２２の値の加算を施し、その結果値Ｌ７０１および、
その時点で自プロセッサ記憶アクセス部１２１に入力さ
れている信号線Ｌ１０３（コマンド）、Ｌ１０２（デー
タ）上の情報をバスインタフェース１１０、バス２０９
を介してメモリ制御ユニット２０６に伝える。その後、
メモリ制御ユニット２０６は、主記憶２０７をアクセス
する。以上のアクセスの結果は、それぞれネットワーク
インタフェース２０８、メモリ制御ユニット２０６、Ｉ
／Ｏインタフェース２０４からバス２０９およびバスイ
ンタフェース１１０を介して、データレジスタ１０５お
よび完了信号レジスタ１０６に反映される。

【００２１】次に、図３のアドレス形式によって実現さ
れるアドレスマップについて図６を用いて説明する。図
６に示したアドレスマップ６０１は、図３のアドレス形
式によって実現されるアドレスマップの一例である。図
３のアドレス形式において、Ｇｌｏｂａｌ／ｌｏｃａｌ
配分フィールド３０１として１ビットを用意し、論理プ
ロセッサ番号フィールド３０２として３ビット用意した
場合、図６のアドレスマップ６０１が実現できる。Ｇｌ
ｏｂａｌ／Ｌｏｃａｌ配分フィールド３０１として１ビ
ットを設けたことで、アドレスマップ６０１は、Ｌｏｃ
ａｌ領域６０２とＧｌｏｂａｌ領域６０３に２等分され
る。３２ビットアドレスの場合、図６に示すように、ア
ドレス（００００００００）ｘから（７ＦＦＦＦＦＦ
Ｆ）ｘまでがＧｌｏｂａｌ領域６０３となり、アドレス
（８０００００００）ｘから（ＦＦＦＦＦＦＦＦ）ｘま
でがＬｏｃａｌ領域６０２となる。このＬｏｃａｌ領域
６０２の先頭アドレス（今の場合、（８００００００
０）ｘになる）を、Ａｄｒ．Ｂと定義する。

【００２２】さらに、論理プロセッサ番号フィールド３
０２として３ビット設けたことで、Ｇｌｏｂａｌ領域６
０３は８等分され、それぞれ分散共有メモリを実現する
８台の論理要素プロセッサ（以降論理ＰＵと略称する）
が所有するメモリへのアクセスを行うためのＧｌｏｂａ
ｌメモリ領域６０６〜６１３として定義される。例え
ば、３２ビットアドレスの場合、図６に示すように、ア
ドレス（００００００００）ｘから（０ＦＦＦＦＦＦ
Ｆ）ｘまでが論理ＰＵ０に存在するＧｌｏｂａｌメモリ
領域６０６、アドレス（１０００００００）ｘから（１
ＦＦＦＦＦＦＦ）ｘまでが論理ＰＵ１に存在するＧｌｏ
ｂａｌメモリ領域６０７といった具合に、論理ＰＵ７に
存在するＧｌｏｂａｌメモリ領域６１３まで等間隔にア
ドレスが割り振られる。このようにＧｌｏｂａｌ領域
は、分散共有メモリを実現する論理ＰＵごとに割り当て
られるＧｌｏｂａｌメモリ領域６０６〜６１３に分割さ
れる。一方、Ｌｏｃａｌ領域は、このアドレスを参照す
る要素プロセッサが所持し、その要素プロセッサからの
みアクセス可能で他の要素プロセッサからはアクセスで
きないＬｏｃａｌなメモリを割り当てるＬｏｃａｌメモ
リ領域６０５とＩ／Ｏ領域６０４に分けられる。すなわ
ち、Ｉ／Ｏ領域６０４は、Ｌｏｃａｌ領域６０２に割り
当てられる。Ｉ／Ｏ領域６０４がＬｏｃａｌ領域６０２
のどこに割り当てられるかは、ハードウェアごとに定義
される。

【００２３】ところで、以上のようなアドレスマップ６
０１のＬｏｃａｌメモリ領域６０５および各Ｇｌｏｂａ
ｌメモリ領域６０６〜６１３に対して、実際に全領域に
メモリが割り当てられる訳ではない。メモリの割当て量
は、各要素プロセッサに実装される主記憶容量によって
左右される。図６のアドレスマップ６０１では、アドレ
スマップ６０１の軸（太線）の左右に線を入れた部分に
実際にメモリが割り当てられている。ここで、先に述べ
た８台の要素プロセッサのうち物理的な要素プロセッサ
番号が０の要素プロセッサ（物理要素プロセッサ０、以
降物理ＰＵ０と略称する）が所持する主記憶６１４がど
のようにアドレスマップ６０１に割り当てられているか
を説明する。ここでは、物理ＰＵ０でのアドレス参照を
仮定する。物理ＰＵ０内のプロセッサ番号変換表１１７
においては、論理ＰＵ番号０に物理ＰＵ番号０が対応づ
けられているとする。物理ＰＵ０内の主記憶６１４は、
Ｌｏｃａｌメモリ領域に割り当てる部分６１５と、論理
ＰＵ０に存在するＧｌｏｂａｌメモリ領域に割り当てる
部分６１６とに論理的に分割される。主記憶６１４固有
のアドレスとしては、アドレスＡｄｒ．Ａを境界とし
て、アドレス（０）ｘから（Ａｄｒ．Ａ−１）までを論
理ＰＵ０に存在するＧｌｏｂａｌメモリ領域に割り当て
る部分６１６とし、アドレスＡｄｒ．Ａから最大アドレ
ス（Ａｄｒ．ｍａｘ）までをＬｏｃａｌメモリ領域に割
り当てる部分６１５とする。主記憶部分６１５は、Ｌｏ
ｃａｌメモリ領域６０５の先頭アドレスから主記憶部分
６１５の容量分のアドレスを占有して割り当てられる。
また、主記憶部分６１６は、論理ＰＵ０に存在するＧｌ
ｏｂａｌメモリ領域６０６の先頭アドレスから主記憶部
分６１６の容量分のアドレスを占有して割り当てられ
る。上述の８台の要素プロセッサのうち物理ＰＵ０以外
の物理ＰＵでは、物理ＰＵ０内の主記憶部分６１６は、
他のＧｌｏｂａｌメモリ領域６０６〜６１３に割り当て
られている可能性がある。どのＧｌｏｂａｌメモリ領域
６０６〜６１３に割り当てられているかは、各物理ＰＵ
上でのプロセッサ番号変換表１１７によって物理ＰＵ０
がどの論理ＰＵに対応づけられているかによる。

【００２４】ところで、図６のような主記憶６１４とア
ドレスマップ６０１の対応付けを行えば、Ｇｌｏｂａｌ
領域へのアクセスの際には、図１におけるＬ１１０のア
ドレスオフセットをそのまま主記憶アドレスとして用い
れば良い。また、Ｌｏｃａｌメモリ領域へのアクセスの
際には、図１および図７で説明したＬ１０１のアドレス
への加算値を示すベースアドレスレジスタ１２２の値
を、（Ａｄｒ．Ａ−Ａｄｒ．Ｂ）で与えれば良い。な
お、ベースアドレスレジスタ１２２の値、およびＡｄ
ｒ．Ｂはソフトウェア的に設定可能（Ａｄｒ．Ｂは、ア
ドレスマスクレジスタＡ１０８を設定することで決定
する）であるため、Ａｄｒ．Ａもソフトウェア的に設定
可能である。

【００２５】メモリアクセスインタフェース２０３内に
は、ソフトウェアで値を設定可能な要素として、オフセ
ット長表示レジスタ１０７、アドレスマスクレジスタＡ
１０８、アドレスマスクレジスタＢ１０９、ベース
アドレスレジスタ１２２、プロセッサ番号変換表１１７
が存在する。ベースアドレスレジスタ１２２の設定値に
ついては、直前の段落で述べたとおりである。ここで
は、オフセット長表示レジスタ１０７、アドレスマスク
レジスタＡ１０８、アドレスマスクレジスタＢ１０
９の設定値について図８を用いて述べる。プロセッサ番
号変換表１１７の設定値については、後に図９および図
１０によって説明する。

【００２６】３２ビットアドレスのもと、Ｇｌｏｂａｌ
領域とＬｏｃａｌ領域の配分を、Ｇｌｏｂａｌ領域：Ｌ
ｏｃａｌ領域＝１：３とし、分散共有メモリを実現する
要素プロセッサ数を１６台とするには、図８に示すよう
に、アドレス形式におけるＧｌｏｂａｌ／Ｌｏｃａｌ配
分フィールド３０１を２ビット幅、論理プロセッサ番号
フィールド３０２を４ビット幅とすればよい。この時、
オフセットフィールド３０３は２６ビット幅となる。こ
のアドレス形式を実現するためには、オフセット長表示
レジスタ１０７にオフセットフィールド３０３のビット
幅である２６をセットすればよい。また、アドレスマス
クレジスタＡ１０８を、図８に示すように、アドレス
形式におけるＧｌｏｂａｌ／Ｌｏｃａｌ配分フィールド
３０１に相当する左端から２ビット分のビット位置の内
容のみ１で、他のビット位置の内容は０であるような状
態にセットすればよい。また、アドレスマスクレジスタ
Ｂ１０９を、同じく図８に示すように、アドレス形式
におけるＧｌｏｂａｌ／Ｌｏｃａｌ配分フィールド３０
１および論理プロセッサ番号フィールド３０２に相当す
る左端から６ビット分のビット位置の内容のみ０で、他
のビット位置の内容は１であるような状態にセットすれ
ばよい。

【００２７】続いて、プロセッサ番号変換表１１７の設
定例について述べる。図９の９１６は、先の本発明の概
略説明のところで述べた並列計算機の分割運転における
分割されたシステム、あるいは、ソフトウェア的な概念
である要素プロセッサグループを示す。以降の説明にお
いて、分割されたシステム、あるいは、要素プロセッサ
グループ内の閉じた世界だけで分散共有メモリを実現す
るとき、９１６をメモリ共有グループと呼ぶ。なお、図
９は、並列計算機を構成する物理ＰＵのみを抽出して、
並列計算機を抽象的に表現している。本来の並列計算機
は図９に示した各物理ＰＵを互いに結合する相互結合網
などを持つが、ここでは説明の範囲外ということで省略
した。

【００２８】図９の並列計算機は、物理ＰＵ０９００
から物理ＰＵ１５９１５までの１６台で構成される。
そして、メモリ共有グループとして動作可能な９１６
は、このうち物理ＰＵ０９００、物理ＰＵ１９０
１、物理ＰＵ４９０４、物理ＰＵ５９０５の４台で
構成される。９１６内では、ソフトウェア的な便宜上、
９１６内の要素プロセッサを指定する手段として論理プ
ロセッサ番号が採用される。ここでは、物理ＰＵ０９
００から見て、物理ＰＵ０９００が論理ＰＵ０に対応
し、物理ＰＵ１９０１が論理ＰＵ１に対応し、物理Ｐ
Ｕ４９０４が論理ＰＵ２に対応し、物理ＰＵ５９０
５が論理ＰＵ３に対応している。９１６がメモリ共有グ
ループとして動作する際には、この論理ＰＵ番号と物理
ＰＵ番号の対応関係を示す図１０のような変換表をプロ
セッサ番号変換表１１７に設定する。図１０の変換表
は、物理ＰＵ０９００内でのみ有効であり、物理ＰＵ
１９０１、物理ＰＵ４９０４、物理ＰＵ５９０５
内では、それぞれ個別に同様の変換表が生成される。

【００２９】次に、オフセット長表示レジスタ１０７、
アドレスマスクレジスタＡ１０８、アドレスマスクレ
ジスタＢ１０９、プロセッサ番号変換表１１７の特別
な設定例を示す。アドレスマップ６０１をすべてＬｏｃ
ａｌ領域６０２として使いたい場合、その要素プロセッ
サは、オフセット長表示レジスタ１０７を３２、アドレ
スマスクレジスタＡ１０８の各ビットをオール０、ア
ドレスマスクレジスタＢ１０９の各ビットをオール１
とし、プロセッサ番号変換表１１７において論理ＰＵ番
号０に対応する物理ＰＵ番号を自らの物理ＰＵ番号とす
る。

【００３０】ところで、これまでに説明したメモリアク
セスインタフェース２０３内の、ソフトウェアで値を設
定可能な要素である、オフセット長表示レジスタ１０
７、アドレスマスクレジスタＡ１０８、アドレスマス
クレジスタＢ１０９、ベースアドレスレジスタ１２
２、プロセッサ番号変換表１１７は、上記のようなメモ
リ共有グループが定義され、システムとして動作を開始
する際に、メモリ共有グループを構成する全要素プロセ
ッサで一斉に設定される必要がある。ただし、プロセッ
サ番号変換表１１７については、メモリ共有グループの
動作開始後もプログラムの都合などによって設定変更可
能である。以上が本発明に係る実施例である。

【００３１】

【発明の効果】本発明によれば、多数台のプロセッサを
有する並列計算機においても、必要に応じたアドレス空
間の配分を可能にすることができる。また、全体として
限られたアドレス空間を効率良く、無駄なく利用するこ
とができる。

【図面の簡単な説明】

【図１】実施例におけるメモリアクセスインタフェース
の構成を示す図である。

【図２】実施例における並列計算機を構成する要素プロ
セッサの構成例を示す図である。

【図３】実施例におけるアドレス形式を示す図である。

【図４】従来の分散共有メモリを実現する並列計算機で
採用されていたアドレス形式を示す図である。

【図５】実施例におけるメモリアクセスインタフェース
が所持するプロセッサ番号変換表のエントリを示す図で
ある。

【図６】実施例におけるアドレス形式が実現するアドレ
スマップおよびそのアドレスマップへの主記憶アドレス
とＩ／Ｏアドレスの割付けを説明する図である。

【図７】実施例におけるメモリアクセスインタフェース
内の自プロセッサ記憶アクセス部におけるアドレス計算
を説明する図である。

【図８】実施例におけるアドレス形式の可変値の設定例
と、その設定をメモリアクセス機構に反映させるための
メモリアクセスインタフェース内のアドレスマスクレジ
スタＡおよびアドレスマスクレジスタＢの設定を示す図
である。

【図９】実施例におけるメモリ共有グループの説明をす
るための図である。

【図１０】実施例におけるメモリアクセスインタフェー
スが所持するプロセッサ番号変換表の設定例を示す図で
ある。

【図１１】従来の分散共有メモリを実現する並列計算機
で採用されていたアドレス形式を示す図である。

【符号の説明】

１２４内部バス２０９バス６０１アドレスマップ６１４物理ＰＵ０内主記憶６１５物理ＰＵ０内でＬｏｃａｌメモリ領域に割り当
てられる物理ＰＵ０内主記憶の一部６１６Ｇｌｏｂａｌ領域に割り当てられる物理ＰＵ０
内主記憶の一部９１６メモリ共有グループとして動作する可能性のあ
る、並列計算機の分割運転における分割されたシステ
ム、あるいは、ソフトウェア的に定義される要素プロセ
ッサグループ

Claims

【特許請求の範囲】

【請求項１】並列計算機システムにおけるメモリアク
セス機構であって、固定長のアドレスに可変長のグローバル／ローカル配分
フィールドを設け、該フィールドがローカルに設定され
たとき、該アドレスを、前記並列計算機システムを構成
する個々のプロセッサが参照する自メモリの固有のロー
カル領域のアドレスとし、前記グローバル／ローカル配分フィールドがグローバル
に設定されたとき、残りのアドレスを、前記並列計算機
システムを構成するプロセッサのいくつかが所持しかつ
相互に参照できるメモリのグローバル領域の内のどのプ
ロセッサに属するグローバル領域かを指定する可変長の
プロセッサ番号フィールドと、該フィールドで指示され
るプロセッサの所持するメモリ上のアドレスを指定する
可変長のオフセットフィールドとし、各プロセッサはメモリアクセスインタフェースを備え、
該メモリアクセスインタフェースは、前記グローバル／
ローカル配分フィールドの内容を判定する手段と、前記
プロセッサ番号フィールドの内容を抽出する手段と、前
記オフセットフィールドの内容を抽出する手段と、前記
判定の結果がローカルのとき前記ローカル領域のアドレ
スにより、また前記判定の結果がグローバルで前記抽出
した前記プロセッサ番号フィールドの内容が自プロセッ
サを示すとき前記抽出したオフセットフィールドのアド
レスにより自プロセッサのメモリに対するアクセスを開
始する手段と、前記判定の結果がグローバルで前記抽出
した前記プロセッサ番号フィールドの内容が他プロセッ
サを示すとき前記抽出したオフセットフィールドのアド
レスにより他プロセッサのメモリに対するアクセスを開
始する手段を備えることを特徴とするメモリアクセス機
構。
【請求項２】請求項１記載のメモリアクセス機構にお
いて、前記グローバル／ローカル配分フィールドの内容を判定
する手段は該フィールドに相当する部分をマスクによっ
て取り出すためのマスクレジスタを備え、前記プロセッサ番号フィールドの内容を抽出する手段は
該フィールドの内容を抽出するための前記オフセットフ
ィールドのビット幅を示すレジスタを備え、前記オフセットフィールドの内容を抽出する手段は該オ
フセットフィールドに相当する部分をマスクによって取
り出すためのマスクレジスタを備え、前記各マスクレジスタの内容および前記オフセットフィ
ールドのビット幅を示すレジスタの内容をプロセッサの
指示により書き換え可能に構成したことを特徴とするメ
モリアクセス機構。
【請求項３】請求項１記載のメモリアクセス機構にお
いて、前記プロセッサ番号フィールドの内容を論理的なプロセ
ッサ番号とし、該プロセッサ番号フィールドの内容であ
る論理的なプロセッサ番号を物理的なプロセッサ番号に
変換する手段を備え、前記各アクセスを開始する手段は
前記プロセッサ番号フィールドの内容として前記変換で
得られた物理的なプロセッサ番号を用いることを特徴と
するメモリアクセス機構。
【請求項４】請求項３記載のメモリアクセス機構にお
いて、前記グローバル／ローカル配分フィールドの内容を判定
する手段は該フィールドに相当する部分をマスクによっ
て取り出すためのマスクレジスタを備え、前記プロセッサ番号フィールドの内容を抽出する手段は
該フィールドの内容を抽出するための前記オフセットフ
ィールドのビット幅を示すレジスタを備え、前記オフセットフィールドの内容を抽出する手段は該オ
フセットフィールドに相当する部分をマスクによって取
り出すためのマスクレジスタを備え、前記プロセッサ番号フィールドの内容である論理的なプ
ロセッサ番号を物理的なプロセッサ番号に変換する手段
はプロセッサ番号変換表を備え、前記各マスクレジスタの内容および前記オフセットフィ
ールドのビット幅を示すレジスタの内容およびプロセッ
サ番号変換表をプロセッサの指示により書き換え可能に
構成したことを特徴とするメモリアクセス機構。
【請求項５】請求項２または請求項４記載のメモリア
クセス機構において、前記自プロセッサのメモリに対するアクセスを開始する
手段は、ローカル領域の先頭アドレスを、前記ローカル
領域が前記メモリ内に配置されたときの該メモリ内にお
ける該ローカルメモリ領域割当て部の先頭アドレスに変
換するためのアドレス加算情報を保持するベースアドレ
スレジスタを備え、該ベースアドレスレジスタを用いて
ローカルアドレスの実メモリ上アドレスへの変換を実現
し、前記ベースアドレスレジスタの内容をプロセッサの
指示により書き換え可能に構成したことを特徴とするメ
モリアクセス機構。