JPS6059619B2 - 記憶装置分散形マルチプロセツサシステム - Google Patents
記憶装置分散形マルチプロセツサシステムInfo
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- JPS6059619B2 JPS6059619B2 JP55059084A JP5908480A JPS6059619B2 JP S6059619 B2 JPS6059619 B2 JP S6059619B2 JP 55059084 A JP55059084 A JP 55059084A JP 5908480 A JP5908480 A JP 5908480A JP S6059619 B2 JPS6059619 B2 JP S6059619B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、マルチプロセッサの並列動作実行処理の高速
化を考慮したシステム、さらに詳しく云えば主記憶の一
部を各中央処理装置内に分散して持つことにより、高速
の並列動作を実現出来るマルチプロセッサの記憶アクセ
ス方法に特徴を有する記憶装置分散形マルチプロセッサ
システムに関する。
化を考慮したシステム、さらに詳しく云えば主記憶の一
部を各中央処理装置内に分散して持つことにより、高速
の並列動作を実現出来るマルチプロセッサの記憶アクセ
ス方法に特徴を有する記憶装置分散形マルチプロセッサ
システムに関する。
科学技術計算、特にシミュレータ的使用環境下において
はシミュレータモデルは、連立一次方程式や微分方程式
などを用いて組みたてられる。
はシミュレータモデルは、連立一次方程式や微分方程式
などを用いて組みたてられる。
この種の問題は最終的には行列計算の繰り返しが大部分
となり、汎用計算機ては多大の計算時間を要する。この
ようにデータが行列として扱える場合、このデータすな
わちベクトルは、並列演算可能なシステムで扱うのに適
している。ベクトルとは、互いに独立な項目（スカラー
）の集合であり、たとえば行列の行要素の組、列要素の
組、対角要素の組などてある。行例の演算に際してはほ
とんどの場合、このベクトルが処理の単位となる。ベク
トル演算においては、洛項目の独立性ゆえに並列性を利
用することが容易である。従来、この種のベクトル計算
に適したシステムとしてプロセッサ内部に複数の演算ユ
ニットを設け、単一命令で複数のデータが扱える特殊ア
ーキテクチヤを持つた計算機が考、えられてきた。
となり、汎用計算機ては多大の計算時間を要する。この
ようにデータが行列として扱える場合、このデータすな
わちベクトルは、並列演算可能なシステムで扱うのに適
している。ベクトルとは、互いに独立な項目（スカラー
）の集合であり、たとえば行列の行要素の組、列要素の
組、対角要素の組などてある。行例の演算に際してはほ
とんどの場合、このベクトルが処理の単位となる。ベク
トル演算においては、洛項目の独立性ゆえに並列性を利
用することが容易である。従来、この種のベクトル計算
に適したシステムとしてプロセッサ内部に複数の演算ユ
ニットを設け、単一命令で複数のデータが扱える特殊ア
ーキテクチヤを持つた計算機が考、えられてきた。
性能的には最適化が進んでいるものの、汎用性にとぼし
くベクトル計算機の専用機として考えられてきた。一方
、汎用のマルチプロセッサシステムでベクトル演算を各
中央処理装置で分担する方法が考えられるが、オペレー
ションシステムのオーバヘッド、もしくは各プロセッサ
の実行能力の面から超高速中央処理装置を組み合わせて
も、上記特殊演・算用計算機と比し、性能面ておとる等
の欠点があつた。
くベクトル計算機の専用機として考えられてきた。一方
、汎用のマルチプロセッサシステムでベクトル演算を各
中央処理装置で分担する方法が考えられるが、オペレー
ションシステムのオーバヘッド、もしくは各プロセッサ
の実行能力の面から超高速中央処理装置を組み合わせて
も、上記特殊演・算用計算機と比し、性能面ておとる等
の欠点があつた。
本発明の目的は、上記２方式の利点、特に高速性と汎用
性を具備した記憶装置分散形マルチプロセッサシステム
を提供することにある。
性を具備した記憶装置分散形マルチプロセッサシステム
を提供することにある。
前記目的を達成するために本発明による記憶装置分散形
マルチプロセッサシステムは複数台の中央処理装置と、
主記憶装置と、前記各中央処理装置と主記憶装置間て授
受するデータの切換え制御を行なう切換制御装置とから
なるマルチプロセッサシステムにおいて、前記各中央処
理装置は記憶装置アクセス回路を装置内記憶装置を具備
し、記憶装置アクセス回路は生成したデータアドレス値
に従つて、自中央処理装置内の装置内記憶装置にデータ
アクセスするか切換制御置にデータアクセス要求を出す
かの制御を行ない、各中央処理装置からのデータアクセ
ス要求を受けた切換制御装置はデータアドレス値に従つ
て主記憶装置もしくはデータアクセス要求元以外の中央
処理装置内の装置内記憶装置にデータアクセス制御を行
なうとともに、切換制御装置からデータアクセス要求を
受けた各記憶装置のアクセス回路は自装置内の装置内記
憶装置のアクセスを許可するように構成してある。
マルチプロセッサシステムは複数台の中央処理装置と、
主記憶装置と、前記各中央処理装置と主記憶装置間て授
受するデータの切換え制御を行なう切換制御装置とから
なるマルチプロセッサシステムにおいて、前記各中央処
理装置は記憶装置アクセス回路を装置内記憶装置を具備
し、記憶装置アクセス回路は生成したデータアドレス値
に従つて、自中央処理装置内の装置内記憶装置にデータ
アクセスするか切換制御置にデータアクセス要求を出す
かの制御を行ない、各中央処理装置からのデータアクセ
ス要求を受けた切換制御装置はデータアドレス値に従つ
て主記憶装置もしくはデータアクセス要求元以外の中央
処理装置内の装置内記憶装置にデータアクセス制御を行
なうとともに、切換制御装置からデータアクセス要求を
受けた各記憶装置のアクセス回路は自装置内の装置内記
憶装置のアクセスを許可するように構成してある。
前記構成によれば本発明の目的を換全に達成することが
できる。
できる。
本発明は、汎用マルチプロセッサシステムの各中央処理
装置内に主記憶の一部を分散してもたせ、各中央処理装
置て扱う命令／データを自中央処理装置内の記憶装置（
以下装置内主記憶装置と−称する）に一番多く分布する
ように記憶領域を分割することにより、多重の演算を並
列的に高速に実行可能とするものてある。
装置内に主記憶の一部を分散してもたせ、各中央処理装
置て扱う命令／データを自中央処理装置内の記憶装置（
以下装置内主記憶装置と−称する）に一番多く分布する
ように記憶領域を分割することにより、多重の演算を並
列的に高速に実行可能とするものてある。
特に、記憶装置上に一定間隔に分布した多量のデータを
複数の中央処理装置て分担して演算実行を行なう目的て
ある。装置内記憶装置は従来からの既知の緩衝記憶装置
やスクラツチパツドメモリ等の技術とは本質的に異なり
、ソフトウェアからは、主記憶装置の一部に見え、かつ
主記憶上の区分された領域として意識される。本発明の
装置内記憶装置は、装置のマシンサイクルと同期して高
速にデータが読み出せるように、実現することにより効
果的になる。
複数の中央処理装置て分担して演算実行を行なう目的て
ある。装置内記憶装置は従来からの既知の緩衝記憶装置
やスクラツチパツドメモリ等の技術とは本質的に異なり
、ソフトウェアからは、主記憶装置の一部に見え、かつ
主記憶上の区分された領域として意識される。本発明の
装置内記憶装置は、装置のマシンサイクルと同期して高
速にデータが読み出せるように、実現することにより効
果的になる。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明によるシステムの一実施例を示すブロッ
ク図である。
ク図である。
本発明のマルチプロセッサシステムは、主記憶装置１、
記憶切換制御装置２、中央処理装置３０、３１、・・・
・・３ｎ１装置内記憶装置４０、４１・・・・・４ｎ１
記憶装置アクセス回路８０、８１、・・８ｎ１第１デー
タ線５、第２データ線６０、６１、・・・・・６ｎおよ
び装置間通信線７とから構成される。
記憶切換制御装置２、中央処理装置３０、３１、・・・
・・３ｎ１装置内記憶装置４０、４１・・・・・４ｎ１
記憶装置アクセス回路８０、８１、・・８ｎ１第１デー
タ線５、第２データ線６０、６１、・・・・・６ｎおよ
び装置間通信線７とから構成される。
第２図は、中央処理装置内のアドレス形式を示す図であ
る。
る。
第２図において、１００は装置内記憶装置をアドレスす
るときのアドレス形式、１０２は装置内記憶表示ビット
１０１、中央処理装置・識別番号、１０３は装置内記憶
上アドレス、２００は主記憶装置をアドレスするときの
アドレス形式、２０１は主記憶装表示ビットであり、各
アドレス形式上部に付された数字はビット示すものであ
る。第３図はプログラムから見た主記憶の全貌を示す図
である。
るときのアドレス形式、１０２は装置内記憶表示ビット
１０１、中央処理装置・識別番号、１０３は装置内記憶
上アドレス、２００は主記憶装置をアドレスするときの
アドレス形式、２０１は主記憶装表示ビットであり、各
アドレス形式上部に付された数字はビット示すものであ
る。第３図はプログラムから見た主記憶の全貌を示す図
である。
第３図において、３００、３０１・・３０ｎは装置内記
憶装置の領域、４００は主記憶領域てある。以下、第１
図〜第３図を用いて動作の説明をする。各中央処理装置
３０、３１、・・・・・３ｎは、命令の実行にあたつて
各記憶装置アクセス回路８０、８１、・・・・・８ｎで
記憶アドレス１００（または２００）を得るが、このア
ドレスが装置内記憶装置アドレスの形式１００を示すと
きは、中央処理装置識別番号１０２を見て、自中央処理
装置内の装置内記憶装置をアクセスすべきか、他装置内
の装置内記憶装置をアクセスすべきかを判断する。
憶装置の領域、４００は主記憶領域てある。以下、第１
図〜第３図を用いて動作の説明をする。各中央処理装置
３０、３１、・・・・・３ｎは、命令の実行にあたつて
各記憶装置アクセス回路８０、８１、・・・・・８ｎで
記憶アドレス１００（または２００）を得るが、このア
ドレスが装置内記憶装置アドレスの形式１００を示すと
きは、中央処理装置識別番号１０２を見て、自中央処理
装置内の装置内記憶装置をアクセスすべきか、他装置内
の装置内記憶装置をアクセスすべきかを判断する。
中央処理装置識別番号１０２は、マルチプロセッサシス
テム内の各中央処理装置に個有に与えられた識別番号で
、識別番号と一致した中央処理装置内の装置内記憶装置
がアクセスの対象となることを示す。装置内記憶上アド
レス１０３が対象装置内記憶装置のアドレスとなる。特
にベクトル演算においては、各中央処理装置て扱う命令
およびゼータは、ほとんどの場合自中央処理装置内の装
置内記憶装置に存在するように分布させることができる
ため、装置内記憶装置アドレス形式１００を示すときは
、実際には自装置内の装置内記憶装置を高速にアクセス
して、高速な演算処理が実現できる。また、中央処理装
置識別番号１０２が、他中央処理装置を指すときは、装
置間通信線７て、その旨を他中央処理装置に通報すると
ともに、その装置の処理を中断させ、第２データ線６０
、６１、・・・・・６ｎと記憶切換制御装置２を通して
、データを得ることが可能である。記憶アドレス１００
（または２００）が、主記憶上アドレス形式２００を示
すときは、第２データ線６０、６１、・・・・・６ｎ１
記憶切換制御装置２、第１データ線５を通して、主記憶
装置１より命令もしくはデータを得る。本主記憶アクセ
スの方法は、従来の主記憶装置と考え方は同一である。
ベクトル演算では、装置内記憶装置に入りきらない後続
処理のデータが主記憶上に置かれている。主記憶装置上
のデータは、ベクトルデータの特殊性を見込んで、中央
処理装置で自装置内の装置内記憶装置上の演算処理中に
、並列して、装置内記憶装置のあき領域にオーバレイす
る手段を設けることで、高速に処理可能である。ベクト
ル演算等の処理においては、命令は？ワード程度の記憶
領域におさまる場合が多いため、まず主起憶を使用せず
とも装置内記憶装置内におさめることができる。装置内
記憶装置は本実施例においては、命令語の領域として？
ワードオペランドの領域として１６Ｋ′７−ド、全体て
２４Ｋワード準備している。装置内記憶装置は、緩衝記
憶装置と同様に、主記憶装置と比してより高速の記憶素
子を用いている。このため、各中央処理装置上の処理は
、緩衝記憶装置を用いてのベクトル演算が、高いヒット
率で実行が難しいのに比し、１００％のヒット率に該当
する実行能力が引きだせるとともに、すべてがソフトウ
ェアから見えるため、緩衝記憶装置におけることくの複
雑な制御手段も要せす単にアドレスを与えてデータを読
み出す記憶体として見えるため、アクセスのための漏れ
時間も小さく中央処理装置のサイクルタイムをより小さ
くでき性能向上をもたらす。さらに、複数台の中央処理
装置で、ベクトル演算処理を分担して実行することがア
ーキテクチヤ上容易なため、巨大科学演算処理に最適な
システムとなる。さらには、本発明の装置内記憶装置は
、上記命令語とデータ部を独立して読めるように金物上
実現することは容易なので、命令の読み出しとデータの
読出しを平行して行なうことができる。
テム内の各中央処理装置に個有に与えられた識別番号で
、識別番号と一致した中央処理装置内の装置内記憶装置
がアクセスの対象となることを示す。装置内記憶上アド
レス１０３が対象装置内記憶装置のアドレスとなる。特
にベクトル演算においては、各中央処理装置て扱う命令
およびゼータは、ほとんどの場合自中央処理装置内の装
置内記憶装置に存在するように分布させることができる
ため、装置内記憶装置アドレス形式１００を示すときは
、実際には自装置内の装置内記憶装置を高速にアクセス
して、高速な演算処理が実現できる。また、中央処理装
置識別番号１０２が、他中央処理装置を指すときは、装
置間通信線７て、その旨を他中央処理装置に通報すると
ともに、その装置の処理を中断させ、第２データ線６０
、６１、・・・・・６ｎと記憶切換制御装置２を通して
、データを得ることが可能である。記憶アドレス１００
（または２００）が、主記憶上アドレス形式２００を示
すときは、第２データ線６０、６１、・・・・・６ｎ１
記憶切換制御装置２、第１データ線５を通して、主記憶
装置１より命令もしくはデータを得る。本主記憶アクセ
スの方法は、従来の主記憶装置と考え方は同一である。
ベクトル演算では、装置内記憶装置に入りきらない後続
処理のデータが主記憶上に置かれている。主記憶装置上
のデータは、ベクトルデータの特殊性を見込んで、中央
処理装置で自装置内の装置内記憶装置上の演算処理中に
、並列して、装置内記憶装置のあき領域にオーバレイす
る手段を設けることで、高速に処理可能である。ベクト
ル演算等の処理においては、命令は？ワード程度の記憶
領域におさまる場合が多いため、まず主起憶を使用せず
とも装置内記憶装置内におさめることができる。装置内
記憶装置は本実施例においては、命令語の領域として？
ワードオペランドの領域として１６Ｋ′７−ド、全体て
２４Ｋワード準備している。装置内記憶装置は、緩衝記
憶装置と同様に、主記憶装置と比してより高速の記憶素
子を用いている。このため、各中央処理装置上の処理は
、緩衝記憶装置を用いてのベクトル演算が、高いヒット
率で実行が難しいのに比し、１００％のヒット率に該当
する実行能力が引きだせるとともに、すべてがソフトウ
ェアから見えるため、緩衝記憶装置におけることくの複
雑な制御手段も要せす単にアドレスを与えてデータを読
み出す記憶体として見えるため、アクセスのための漏れ
時間も小さく中央処理装置のサイクルタイムをより小さ
くでき性能向上をもたらす。さらに、複数台の中央処理
装置で、ベクトル演算処理を分担して実行することがア
ーキテクチヤ上容易なため、巨大科学演算処理に最適な
システムとなる。さらには、本発明の装置内記憶装置は
、上記命令語とデータ部を独立して読めるように金物上
実現することは容易なので、命令の読み出しとデータの
読出しを平行して行なうことができる。
これにより、命令の実行時間の一層の向上が期待できる
。以上述べたように、本発明のマルチプロセッサシステ
ムは、巨大科学演算処理に最適であるが汎用のマルチプ
ロセッサシステムとしても、すべての機能を満たしてい
る。
。以上述べたように、本発明のマルチプロセッサシステ
ムは、巨大科学演算処理に最適であるが汎用のマルチプ
ロセッサシステムとしても、すべての機能を満たしてい
る。
本発明は以上説明したように、中央処理装置内に、主記
憶の一部を分散保持するマルチプロセッサシステムを構
成することにより、特に巨大科学技術計算に適した汎用
高速マルチプロセッサシステムを実現することができる
。
憶の一部を分散保持するマルチプロセッサシステムを構
成することにより、特に巨大科学技術計算に適した汎用
高速マルチプロセッサシステムを実現することができる
。
第１図は、本発明システムの一実施例を示すブロック図
、第２図は中央処理装置内のアドレスの形式を示す図、
第３図はソフトウェアからみえる記憶空間の概念図であ
る。 １・・・・・・主記憶装置、２・・・・・切換制御装置
、３０、３１・・・・・・３ｎ・・・・・中央処理装置
、４０、４１・・・４ｎ・・・・・・装置内記憶装置、
８０、８１・・・・８ｎ・・・・・記憶装置アクセス回
路。
、第２図は中央処理装置内のアドレスの形式を示す図、
第３図はソフトウェアからみえる記憶空間の概念図であ
る。 １・・・・・・主記憶装置、２・・・・・切換制御装置
、３０、３１・・・・・・３ｎ・・・・・中央処理装置
、４０、４１・・・４ｎ・・・・・・装置内記憶装置、
８０、８１・・・・８ｎ・・・・・記憶装置アクセス回
路。
Claims (1)
- １ 複数台の中央処理装置と、主記憶装置と、前記各中
央処理装置と主記憶装置間で授受するデータの切換え制
御を行なう切換制御装置とからなるマルチプロセッサシ
ステムにおいて、前記各中央処理装置は記憶装置アクセ
ス回路と装置内記憶装置を具備し、記憶装置アクセス回
路は生成したデータアドレス値に従つて、自中央処理装
置内の装置内記憶装置にデータアクセスするか切換制御
装置にデータアクセス要求を出すかの制御を行ない各中
央処理装置からのデータアクセス要求を受けた切換制御
装置はデータアドレス値に従つて主記憶装置もしくはデ
ータアクセス要求元以外の中央処理装置内の装置内記憶
装置にデータアクセス制御を行なうとともに、切換制御
装置からのデータアクセス要求を受けた各記憶装置アク
セス回路は自装置内の装置内記憶装置のアクセスを許可
するように構成したことを特徴とする記憶装置分散形マ
ルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55059084A JPS6059619B2 (ja) | 1980-05-01 | 1980-05-01 | 記憶装置分散形マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55059084A JPS6059619B2 (ja) | 1980-05-01 | 1980-05-01 | 記憶装置分散形マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56155465A JPS56155465A (en) | 1981-12-01 |
| JPS6059619B2 true JPS6059619B2 (ja) | 1985-12-26 |
Family
ID=13103117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55059084A Expired JPS6059619B2 (ja) | 1980-05-01 | 1980-05-01 | 記憶装置分散形マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059619B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3687990B2 (ja) * | 1994-01-25 | 2005-08-24 | 株式会社日立製作所 | メモリアクセス機構 |
-
1980
- 1980-05-01 JP JP55059084A patent/JPS6059619B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56155465A (en) | 1981-12-01 |
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