JPH08272765A

JPH08272765A - 半導体集積回路及びモータ駆動制御回路

Info

Publication number: JPH08272765A
Application number: JP7098012A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ツ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-03-30
Filing date: 1995-03-30
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】Ａ／Ｄ変換器を内蔵したマイクロコンピュー
タにおいてＡ／Ｄ変換条件の設定若しくは変更に伴うＣ
ＰＵの負担を軽減する。【構成】Ａ／Ｄ変換器（１０）を内蔵した半導体集積
回路において、Ａ／Ｄ変換器に対する複数の起動要因の
それぞれに対応して入力チャネル情報及び変換モード情
報などを格納する複数組の制御レジスタ（ＣＲＳ，ＣＳ
ＲＳ〜ＣＲＴ１，ＣＳＲＴ１）を設け、起動要因が発生
したときはそれら制御レジスタからその起動要因に対応
する制御レジスタの入力チャネル情報及び変換モード情
報などを取得してＡ／Ｄ変換を行うようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路にかか
り、例えば、Ａ／Ｄ変換器を内蔵したシングルチップマ
イクロコンピュータなどのデータ処理装置、さらにはそ
のようなデータ処理装置を適用したモータ駆動制御回
路、その他の制御回路に利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の『ＬＳＩハ
ンドブック』Ｐ５４０およびＰ５４１に記載されるよう
に、中央処理装置（ＣＰＵ）を中心にしてプログラム保
持用のＲＯＭ（リードオンリメモリ）、データ保持用の
ＲＡＭ（ランダムアクセスメモリ）、およびデータの入
出力を行なうための入出力回路などの機能ブロックが一
つの半導体基板上に形成されて成る。入出力回路の一つ
としてＡ／Ｄ変換器を挙げることができる。Ａ／Ｄ変換
器を内蔵したシングルチップマイクロコンピュータとし
ては、平成３年９月株式会社日立製作所発行の『Ｈ８／
３３８シリーズハードウェアマニュアル』がある。そ
のようなシングルチップマイクロコンピュータに内蔵さ
れたＡ／Ｄ変換器は、例えばアナログ入力を８チャネル
有し、その中から１チャンネルのアナログ入力を選択し
てＡ／Ｄ変換を行う。

【０００３】そのようなマイクロコンピュータを用いた
システムにおいて、当該マイクロコンピュータに内蔵さ
れたＡ／Ｄ変換器の各々のアナログ入力チャネルには、
それぞれ異なったアナログ信号が供給される。例えば、
モータを制御する場合には、モータ駆動電流を電圧変換
した値を入力する。モータの制御が３相であれば、アナ
ログ入力は３乃至６チャネルである。電流の検出を２相
のみでよいとすれば２チャネルである。また、同一のシ
ステムにおいて雰囲気温度やモータの温度などをアナロ
グ入力することもある。モータの駆動電流は逐次検出す
る必要があるが、それに比べて雰囲気温度やモータの温
度などの検出頻度は低くてよく、また、モータの駆動タ
イミングとは独立したタイミングでそれらを検出するこ
とができる。モータ駆動されるインクジェット型のプリ
ンタを制御する場合にＡ／Ｄ変換器は更に、ヘッドドラ
イバの温度や紙の残量などの情報もアナログ入力するこ
とが必要になる。

【０００４】マイクロコンピュータに内蔵されたＡ／Ｄ
変換器の起動要因としては、ソフトウェアによる起動
（ＣＰＵによるＡ／Ｄ変換開始フラグのセット）と、外
部トリガ端子への信号入力による起動とを選択できる場
合が多い。更に、内蔵タイマのコンペアマッチによって
Ａ／Ｄ変換器の動作を起動することができるものもあ
る。例えば、タイマのコンペアマッチによる波形出力に
よって、モータを制御する場合、かかるコンペアマッチ
で、同時にモータの駆動電流をモニタするような利用形
態が考えられる。

【０００５】また、マイクロコンピュータに内蔵された
Ａ／Ｄ変換器の変換モードとしては、１回だけの変換を
行なうモードと繰返し変換を行なうモード、或は１チャ
ネルの変換を行なうモードと複数チャネルのアナログ入
力を順次連続して変換するモードなどがある。

【０００６】以上のようなＡ／Ｄ変換器はアナログ入力
チャネルの選択やＡ／Ｄ変換動作モードなどを指示する
ための制御レジスタを有する。上記従来のＡ／Ｄ変換器
はそのような制御レジスタを一つ備えている。

【０００７】

【発明が解決しようとする課題】上述のようにＡ／Ｄ変
換器がそれぞれ複数の入力チャネル、起動要因、及び変
換モードを有する場合、該Ａ／Ｄ変換器を内蔵するマイ
クロコンピュータを用いたシステムにおいては、それら
の入力チャネル、起動要因、変換モードが相互に関連す
ることになる。例えば、上記モータの例では、モータ駆
動電流を電圧変換した値を入力するアナログ入力チャネ
ルに対するＡ／Ｄ変換は、タイマのコンペアマッチで起
動され、複数のアナログ入力チャネルが変換対象とされ
る。タイマのコンペアマッチによる波形出力によってモ
ータを駆動制御するような場合、１本の駆動電流を変換
して判定しても、その他の起動要因で変換しても都合が
悪い。一方、雰囲気温度やモータの温度などのアナログ
入力を担うチャネルに対しては、モータの駆動タイミン
グとは独立したタイミングで、例えばソフトウェアによ
って、それぞれ独立してＡ／Ｄ変換する。このような場
合に、１つのシステムで、複数の起動要因の各要因に対
応してＡ／Ｄ変換を行う場合には、その制御が複雑化
し、少なくともソフトウェアの負担になる。即ち、タイ
マのコンペアマッチによる所望の入力チャネルの変換
と、ソフトウェアによる別の所望の入力チャネルの変換
を行なう場合、ソフトウェアによる変換は、タイマのコ
ンペアマッチが発生しない状態で行なわなければなら
ず、この判定処理をソフトウェアで実現する必要がある
ためである。さらにこのとき、制御レジスタに対する変
換条件の再設定も個々に行わなければならない。

【０００８】本発明の目的は、Ａ／Ｄ変換器などのデー
タ処理手段を内蔵した、シングルチップマイクロコンピ
ュータを始めとする半導体集積回路またはデータ処理装
置において、Ａ／Ｄ変換などのデータ処理条件の設定若
しくは変更に伴うＣＰＵやソフトウェアの負担を軽減す
ることである。さらに本発明の別の目的は、複数の起動
要因の競合的な発生に対してもＣＰＵに負担をかけずに
Ａ／Ｄ変換などのデータ処理を制御できるようにするこ
とである。本発明の前記並びにその他の目的と新規な特
徴は本明細書の記述及び添付図面から明らかになるであ
ろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】概略的には、Ａ／Ｄ変換器などのデータ処
理手段を内蔵した半導体集積回路において、データ処理
手段に対する複数の起動要因のそれぞれに対応して入力
チャネル情報及び変換モード情報などを格納する手段を
設け、起動要因が発生したときは前記格納手段からその
起動要因に対応する入力チャネル情報及び変換モード情
報などを取得してＡ／Ｄ変換などのデータ処理を行うよ
うにする。

【００１１】詳述するならば、同時に動作可能なデータ
処理の数よりも多い複数の起動要因に基づいて夫々に応
ずるデータ処理を開始することが可能とされるデータ処
理手段（Ａ／Ｄ変換器１０）を有する半導体集積回路
（マイクロコンピュータ１）において、起動要因に対す
るデータ処理内容を指定するための制御情報の保持手段
（４組の制御レジスタＣＲｉ，ＣＳＲｉ又はＲＡＭ６）
を、同時に可能なデータ処理の数よりも多く設ける。

【００１２】前記制御情報を保持する手段の一つの態様
は、前記データ処理手段（図２のＡ／Ｄ変換器１０）に
設けられた複数組の制御レジスタ（４組の制御レジスタ
ＣＲｉ，ＣＳＲｉ）である。このとき制御回路（１０
０）は、前記起動要因の発生を受け当該要因に応ずる制
御レジスタの内容に従ってデータ処理を開始させる。こ
の態様において、同時に動作可能なデータ処理の数より
も多い複数の起動要因が競合して発生したときの調停を
考慮するならば、そのような競合が生じた場合に、予じ
め決定されている優先順位に従って制御レジスタを選択
させる調停・選択手段（１０１）を採用する。

【００１３】前記制御情報を保持する手段の別の態様
は、半導体集積回路の内蔵ＲＡＭ（６）とされる。この
とき半導体集積回路はデータ転送制御手段（ＤＴＣ３）
を更に備え、前記データ処理手段（図１１のＡ／Ｄ変換
器１０）は前記ＲＡＭが保有する制御情報を格納するた
めの制御レジスタ（１組の制御レジスタＳＲ，ＣＲ，Ｃ
ＳＲ）と該制御レジスタの内容に従ってデータ処理を開
始させる制御回路（１００）とを供える。この制御回路
（１００）は、前記起動要因の発生を受けて、当該要因
に応ずるデータ処理のための制御情報をＲＡＭから制御
レジスタに転送する転送制御動作を転送制御手段に開始
させる。

【００１４】Ａ／Ｄ変換のようなデータ処理結果を保持
するデータレジスタ（ＤＲＡ〜ＤＲＤ）に着目したと
き、前記データ処理手段は複数のデータ入力手段（ＡＩ
Ｎ０〜ＡＩＮ７）に対し、当該データ入力手段から入力
したデータの処理結果を保持するデータレジスタを前記
データ入力手段の数よりも少ない数だけ設ける。このと
き、データ処理手段に対してデータ処理を開始させた起
動要因に応じて前記データレジスタのデータ処理結果を
ＲＡＭに転送制御するデータ転送制御手段（ＤＴＣ３）
採用する。これによってＣＰＵはデータ処理の都度デー
タレジスタ（ＤＲＡ〜ＤＲＤ）をアクセスしなくてもＲ
ＡＭをアクセスすることによってデータ処理結果を得る
ことができる。その場合にＣＰＵが何時ＲＡＭをアクセ
スできるかを容易に認識できるようにするには、前記デ
ータ転送制御手段（ＤＴＣ３）は、前記データレジスタ
からＲＡＭへのデータ転送を終了した後、ＣＰＵに割込
を要求すればよい。

【００１５】ＣＰＵ（２）とＡ／Ｄ変換器（１０）を内
蔵した半導体集積回路（１）という観点に立つと、前記
Ａ／Ｄ変換器は、Ａ／Ｄ変換を開始させる起動要因が発
生したことを示すフラグ手段を起動要因毎に有し（図３
に例示される各制御レジスタＣＳＲｉのＡＤＳＴビッ
ト）、前記フラグ手段の何れかが第１の状態であるとき
にＡ／Ｄ変換を開始させると共に開始すべきＡ／Ｄ変換
の処理内容を指定するための制御情報を制御レジスタ
（ＣＲＳｉ，ＣＳＲｉ）から選択させる制御回路（１０
０）を供え、制御レジスタは複数の起動要因に対応して
複数組設けらる。

【００１６】データ転送制御手段（ＤＴＣ３）、ＲＡＭ
（６）、ＣＰＵ（２）、及びＡ／Ｄ変換器（１０）を内
蔵した半導体集積回路（１）という観点に立つと、前記
Ａ／Ｄ変換器は、Ａ／Ｄ変換を開始させる起動要因が発
生したことを示すフラグ手段を起動要因毎に有し（図１
２に例示されるステータスレジスタのＡＤＳＴＳ，ＡＤ
ＳＴＥ，ＡＤＳＴＴビット）、前記フラグ手段の何れか
が第１の状態であるときにＡ／Ｄ変換を開始させると共
に、開始すべきＡ／Ｄ変換の処理内容を指定するための
制御情報を前記ＲＡＭから制御レジスタ（ＣＲ，ＣＳ
Ｒ）に転送させるための転送起動要求を前記データ転送
制御手段に与える制御回路（１００）を供える。

【００１７】前記ＣＰＵ（２）とＡ／Ｄ変換器（１０）
を内蔵した半導体集積回路（１）をモータ駆動制御回路
に適用するとき、当該半導体集積回路はタイマを更に備
え、この半導体集積回路のタイマによるコンペアマッチ
で生成された多相パルス幅変調出力を受けてモータを駆
動制御する駆動回路がその半導体集積回路のタイマ出力
に結合される。前記半導体集積回路は、駆動回路からモ
ータに供給される複数の駆動電流の電圧変換信号を受
け、Ａ／Ｄ変換器は前記タイマの所定のコンペアマッチ
をその複数の電圧変換信号のＡ／Ｄ変換開始の起動要因
とする。

【００１８】

【作用】Ａ／Ｄ変換器をはじめとする入力データ処理手
段が起動要因を複数有し、かかる起動要因毎の制御情報
を独立して保持する制御レジスタを有し、起動要因が発
生したときに、対応する制御レジスタの指定に基づいて
変換を行なうことによって、複数の起動要因が独立に発
生するような場合にも、制御レジスタの再設定を起動要
因の発生毎にＣＰＵがそのソフトウェアによって行うこ
とを要しない。更に、発生した起動要因に応じた制御情
報が選択されてＡ／Ｄ変換などのデータ処理が開始され
るから、起動要因の発生からデータ処理の開始までの時
間を短縮することができ、これがＡ／Ｄ変換のようなデ
ータ処理性能を向上させる。

【００１９】起動要因毎に独立してデータ転送制御手段
を起動可能にし、データ転送制御手段がデータレジスタ
からＲＡＭへの転送を行なうことによって、ソフトウェ
アでデータレジスタを直接リードする必要をなくし、デ
ータレジスタの本数が、入力チャネルのような入力手段
の数より少なくても、データレジスタに格納されたデー
タ処理結果が不所望に書き換えてしまうことはない。ま
た、ソフトウェアでデータを逐次リードすることなく、
ＲＡＭ上に退避した複数回の起動によるデータを一括し
て、処理することができ、ＣＰＵ及びソフトウェアの負
荷を軽減することができる。

【００２０】制御レジスタを共通化し、起動要因毎に独
立してデータ転送制御手段を起動可能にし、データ転送
制御手段がＲＡＭから制御レジスタへの転送を行なうこ
とによって、制御レジスタの再設定や、競合して発生す
る起動要因相互間の調停などのソフトウェア処理を不要
とし、更に、同じく起動要因の発生からデータ処理の開
始までの時間を短縮することができ、Ａ／Ｄ変換のよう
なデータ処理性能を向上させる。更に、制御レジスタの
本数を少なくして、半導体集積回路の論理的・物理的規
模を縮小させる。

【００２１】半導体集積回路をモータ駆動制御回路に適
用し、コンペアマッチによるパルス幅変調出力で、モー
タを駆動し、かつ、コンペアマッチで駆動電流を検出す
るとき、予めＡ／Ｄ変換器の制御レジスタを設定してお
くことができ、また、コンペアマッチによる変換開始に
固有の処理に分岐できるので、変換開始要因の判定処理
を行なう必要がなく、ＣＰＵの負荷を軽減し、タイマの
コンペア値の設定間隔を短くすることができ、モータの
高精度な駆動制御を可能にする。

【００２２】

【実施例】図１には本発明の一実施例に係るシングルチ
ップマイクロコンピュータのブロック図が示される。同
図に示されるシングルチップマイクロコンピュータ１
は、中央処理装置（ＣＰＵ）２、データトランスファコ
ントローラ（ＤＴＣ）３、割込コントローラ（ＩＮＴ）
４、ＲＯＭ５、ＲＡＭ６、第１タイマ７、第２タイマ
８、シリアルコミュニケーションインタフェース（ＳＣ
Ｉ）９、Ａ／Ｄ変換器１０、第１乃至第９入出力ポート
ＩＯＰ１〜ＩＯＰ９、クロック発振器（ＣＰＧ）１１と
いった機能ブロック若しくは回路モジュールを供え、そ
れらは公知の半導体集積回路製造技術により単結晶シリ
コンのような１個の半導体基板上に形成される。これら
の機能ブロックは、内部バス１２によって相互に接続さ
れる。内部バス１２はアドレスバス、データバスの他、
リード信号・ライト信号、バスサイズ信号などを伝達す
るためのコントロールバスを含み、そして、システムク
ロック信号などのクロック配線を有する。このシングル
チップマイクロコンピュータ１は、グランドレベルＶｓ
ｓ、電源電圧レベルＶｃｃ、アナロググランドレベルＡ
Ｖｓｓ、アナログ電源電圧レベルＡＶｃｃを受ける電源
端子、そして専用制御端子として、リセットＲＥＳ、ス
タンバイＳＴＢＹ、モード制御ＭＤ０〜ＭＤ１、クロッ
ク入力ＥＸＴＡＬ，ＸＴＡＬなどのための各端子を有す
る。上記内蔵機能ブロックにおいてＣＰＵ２とＤＴＣ３
はバスマスタモジュールとされ、その他の回路モジュー
ルは内部バス１２を介して、ＣＰＵ２及びＤＴＣ３によ
ってリード／ライト可能にされる。

【００２３】各入出力ポートＩＯＰ１〜ＩＯＰ９はそれ
に対応する外部端子を介する入出力機能が兼用とされ
る。即ち、各入出力ポートＩＯＰ１〜ＩＯＰ９は、アド
レスバス、データバス、コントロールバスのバス制御信
号を外部とインタフェースし、又はタイマ７，８、ＳＣ
Ｉ９、Ａ／Ｄ変換器１０の外部入出力用回路に兼用され
る。入出力ポートにどのような機能を割り当てるかはマ
イクロコンピュータ１の動作モードなどによって決定さ
れる。例えば、入出力ポートＩＯＰ６、ＩＯＰ６は、第
１タイマ７、第２タイマ８の入出力に兼用され、入出力
ポートＩＯＰ８は、ＳＣＩ９の入出力に兼用されてい
る。

【００２４】Ａ／Ｄ変換器１０のためのアナログデータ
の入出力には入出力ポートＩＯＰ９が兼用されている。
外部トリガ信号２０の入力には入出力ポートＩＯＰ８が
兼用されている。Ａ／Ｄ変換器１０には第１タイマ７お
よび第２タイマ８のコンペアマッチ信号２１Ａ，２１
Ｂ、オーバフロー信号２２Ａ，２２Ｂ、及びアンダーフ
ロー信号２３Ａ，２３Ｂが与えられる。

【００２５】Ａ／Ｄ変換器１０、第１タイマ７、第２タ
イマ８、ＳＣＩ９は割込信号２４を出力する。割込コン
トローラ４は割込信号２４を入力して、所定のレジスタ
などの指定に基づいて、ＣＰＵ２に割込要求信号２５を
与えるか、ＤＴＣ３に起動要求信号２６を与えるかを制
御する。各割込要因には、独立したベクタが割り当てら
れている。

【００２６】ＤＴＣ３は、昭和６３年１２月（株）日立
製作所発行『Ｈ８／５３２ハードウェアマニュアル』
などに記載されるデータ転送制御装置である。本明細書
においてこれは、平成５年３月（株）日立製作所発行
『Ｈ８／３００３ハードウェアマニュアル』ｐｐ２３
７〜２４１などに記載されているダイレクトメモリアク
セスコントローラ（ＤＭＡＣ）のようなデータ転送制御
装置と同等のデータ転送制御を行う。ＤＭＡＣはＣＰＵ
２によって転送元及び転送先アドレスが設定される。Ｄ
ＴＣ３は例えば割り込みコントローラ４から起動要求信
号２６が与えられると、ＤＴＣベクタテーブルから要因
毎の転送制御情報を格納しているアドレスをリードして
それに格納されている転送制御情報をＤＴＣ３内部のレ
ジスタに格納し、格納された転送制御情報に従ってデー
タ転送を行う。ＤＴＣ３はＤＭＡＣと同様に、１回の起
動によって、複数単位のデータを転送制御する、所謂ブ
ロック転送モードが可能なものとされる。ＤＴＣ３は、
特に制限されないが、転送元アドレスを保持するソース
アドレスレジスタＳＡＲ、転送先アドレスを保持するデ
ィスティネーションアドレスレジスタＤＡＲ、一つのデ
ータブロックに対する転送語数を計数するブロックサイ
ズカウンタＴＣＲＨ、一つのデータブロックに対する転
送語数であるブロックサイズを保持するブロックサイズ
保持レジスタＴＣＲＬ、データ転送に供されたデータブ
ロックの数を計数するデータブロック転送カウンタＢＴ
ＣＲ、モードレジスタなどを有する。

【００２７】第２タイマ８は、タイマカウンタＴＣＮ
Ｔ、コンペアレジスタＧＲＡ〜ＧＲＤを有し、タイマカ
ウンタＴＣＮＴは０からコンペアレジスタＧＲＡの保持
値までの範囲でアップカウント／ダウンカウントを行な
う。ダウンカウントして０になったとき、アンダーフロ
ー信号２３Ｂを発生し、アップカウントしてコンペアレ
ジスタＧＲＡの保持値に一致したとき、コンペアマッチ
信号２１Ｂを発生する。また、この途中でコンペアレジ
スタＧＲＢ〜ＧＲＤの保持値に一致したとき、タイマ出
力を変化させる。タイマ出力は、それぞれ正相／逆相の
出力を有する。これによって相補３相のＰＷＭ出力（パ
ルス幅変調出力）を行なうことができる。かかる相補３
相のＰＷＭ出力は、例えば、平成５年３月（株）日立製
作所発行『Ｈ８／３００３ハードウェアマニュアル』
ｐｐ３７４〜３８１などに記載されている。正相／逆相
の出力間に、ノーオーバラップ時間を設定するような、
カウンタを追加してもよい。

【００２８】図２にはデータ処理手段の一例としての前
記Ａ／Ｄ変換器１０のブロック図が示される。このＡ／
Ｄ変換器１０は、制御回路１００、選択・調停回路１０
１、バスインタフェース１０２、基準電圧発生回路１０
３、マルチプレクサ１０４、サンプルアンドホールド回
路１０５、差動増幅器１０６、変換結果レジスタ１０
７、データレジスタＤＲＡ〜ＤＲＤ、そして４組の制御
レジスタＣＳＲｉ，ＣＲｉ（ｉ＝Ｓ，Ｅ，Ｔ０，Ｔ１）
を備えて成る。

【００２９】前記制御回路１００は内部バス１２に含ま
れるアドレスバス１２−Ａからのアドレス信号、リード
信号、ライト信号に基づいて、内部バス１２に含まれる
データバス１２−Ｄを介して、制御レジスタ制御レジス
タＣＳＲｉ，ＣＲｉ（ｉ＝Ｓ，Ｅ，Ｔ０，Ｔ１）、及び
データレジスタＤＲＡ〜ＤＲＤのデータ入出力を行う。
更に制御回路１００は外部トリガ信号２０及び第２タイ
マ８からのコンペアマッチ信号２１Ｂを入力する。選択
・調停回路１０１は制御レジスタＣＳＲｉ，ＣＲｉ（ｉ
＝Ｓ，Ｅ，Ｔ０，Ｔ１）を選択する。制御回路１００
は、選択・調停回路１０１が選択した制御レジスタＣＳ
Ｒｉ，ＣＲｉ（ｉ＝Ｓ，Ｅ，Ｔ０，Ｔ１）の内容に基づ
いて、Ａ／Ｄ変換動作（アナログ入出力動作）を行な
う。さらに制御回路１００は選択・調停回路１０１に調
停タイミングを指示する。また制御回路１００は、選択
・調停回路１０１を介して制御レジスタＣＳＲｉ，ＣＲ
ｉ（ｉ＝Ｓ，Ｅ，Ｔ０，Ｔ１）にアナログ入出力の状態
を設定する。制御回路１００は、４組の制御レジスタＣ
ＳＲｉ，ＣＲｉ（ｉ＝Ｓ，Ｅ，Ｔ０，Ｔ１）による割り
込み要求信号４本を割込コントローラ４を介して、ＣＰ
Ｕ２またはＤＴＣ３に出力する。

【００３０】４組の制御レジスタＣＳＲｉ，ＣＲｉ（ｉ
＝Ｓ，Ｅ，Ｔ０，Ｔ１）はＣＰＵ２からデータバス１２
−Ｄ及びバスインタフェース１０２を介してリード／ラ
イト可能であり、制御回路１００の動作を指示するため
に、アナログ入出力の状態を示す情報を保持し、更に入
力チャネルの選択や変換モードの選択を行なうための制
御情報を保持する。制御レジスタＣＲＳ，ＣＳＲＳはソ
フトウェアによる指示を起動要因とするＡ／Ｄ変換のた
めの制御情報を保持する。制御レジスタＣＲＥ，ＣＳＲ
Ｅは外部トリガを起動要因とするＡ／Ｄ変換のための制
御情報を保持する。制御レジスタＣＲＴ０，ＣＳＲＴ０
とＣＲＴ１，ＣＳＲＴ１は、コンペアマッチ信号による
指示を起動要因とするＡ／Ｄ変換のための制御情報を保
持する。制御レジスタＣＲＴ０，ＣＳＲＴ０とＣＲＴ
１，ＣＳＲＴ１とによって、それぞれ独立したコンペア
マッチを選択できる。

【００３１】変換モードには、１チャネルの変換を行な
うセレクトモードと複数チャネルの変換を順次行なうグ
ループモードがあり、また、１回の変換を行なうシング
ルモードと繰返し変換を行なうスキャンモードがある。

【００３２】データレジスタＤＲＡ〜ＤＲＤはＣＰＵ２
からデータバス１２−Ｄとバスインタフェース１０２を
介してリード／ライト可能であり、アナログ入出力デー
タを保持する。マルチプレクサ１０４は、図示はされな
い、制御回路１００の出力する選択信号に基づいて、ア
ナログ入力ＡＩＮ０〜ＡＩＮ７を選択し、出力する。サ
ンプルアンドホールド回路１０５は、図示はされない、
制御回路１００の出力するサンプリング信号に基づい
て、選択された入力データを蓄積する。

【００３３】差動増幅器１０６は、サンプルアンドホー
ルド回路１０５に蓄積したデータと、基準電圧発生回路
１０３からの基準電圧を比較して、比較結果を出力す
る。比較結果は逐次比較レジスタとしての変換結果レジ
スタ１０７に格納される。基準電圧発生回路１０３、差
動増幅器１０６、変換結果レジスタ１０７は制御回路１
００の制御を介して逐次比較型のＡ／Ｄ変換回路を構成
する。Ａ／Ｄ変換の終了時に、変換結果レジスタ１０７
の内容がデータレジスタＤＲＡ〜ＤＲＤの内の所定のも
のに転送される。変換結果レジスタ１０７はＣＰＵ２か
ら直接リード／ライトすることはできない。

【００３４】基準電圧発生回路１０３は、アナログ電源
ＡＶｃｃとＡＶｓｓとの間を例えば２５６個の抵抗で分
圧した電圧を生成する、８ビット分解能の抵抗分圧回路
を有する。抵抗分圧回路で形成される分圧電圧は逐次比
較動作に応じてセレクタで選択され、これが逐次比較の
ための基準電位若しくは参照電位として増幅回路１０６
に与えられる。セレクタの動作は制御回路１００が逐次
比較動作に従って制御する。なお、アナログ電源ＡＶｃ
ｃ、ＡＶｓｓは抵抗分圧回路の動作電源のほか、マルチ
プレクサ１０４、サンプルアンドホールド回路１０５、
そして図示しないアナログ出力バッファなどの動作電源
とされる。アナログ入出力端子は、前記の通り入出力ポ
ートＩＯＰ９と兼用とされる。即ち、図２のアナログ入
力ＡＩＮ０〜ＡＩＮ７が、それぞれ入出力ポートＩＯＰ
の９個の端子に１対１対応される。アナログ入力ＡＩＮ
０〜ＡＩＮ７が８チャンネル分のアナログ入力チャネル
に相当される。

【００３５】図３には制御レジスタＣＳＲｉ，ＣＲｉ
（ｉ＝Ｓ，Ｅ，Ｔ０，Ｔ１）のフォーマットが示され、
図４乃至図７にはそれらのビット説明が示される。

【００３６】図４にその詳細が示されるように、制御レ
ジスタＣＳＲｉのビット７は、ＡＤＳＴビットであり、
Ａ／Ｄ変換の開始を指示する。ＡＤＳＴビットは、ソフ
トウェア、外部トリガ、タイマのコンペアマッチに基づ
いて”１”にセットすることができる。ＡＤＳＴビット
が”１”にセットされると、Ａ／Ｄ変換が開始される。
制御レジスタＣＳＲｉのビット６は、ＡＤＥＮＤフラグ
であり、Ａ／Ｄ変換が終了したことを表す。制御レジス
タＣＳＲｉのビット５は、ＡＤＩＥビットであり、Ａ／
Ｄ変換終了時にＣＰＵ２に対する割込の発生を許可する
かを規定する。ＡＤＩＥビットを”１”にセットした状
態で、ＡＤＥＮＤフラグが”１”にセットされるとＣＰ
Ｕ２に割込が要求される。この割込要求は、制御レジス
タＣＳＲＳ、ＣＳＲＥ、ＣＳＲＴ０、ＣＳＲＴ１毎とさ
れる。これらの割込要求に対しては相互に独立したベク
タが割り当てられ、これによって、ＣＰＵ２は、独立し
た割込処理ルーチンへ分岐することができるので、何れ
のＡ／Ｄ変換チャネルの変換動作が終了したかを特別な
ソフトウェアで判定する必要がない。これが、ソフトウ
ェア若しくはＣＰＵ２の負担を軽減し、時間的なオーバ
ヘッドを削減できる。

【００３７】図５にその詳細が示されるように、制御レ
ジスタＣＳＲｉのビット４は、ＣＫＳビットであり、Ａ
／Ｄ変換器の基準クロックとしてどのクロックを選択す
るかを指示するためのビットであるが、本発明には直接
の関係はない。制御レジスタＣＳＲｉのビット３は、Ｇ
ＲＰビットであり、アナログ入力チャネルを１本選択す
るか、複数本選択するかを指定する。ＧＲＰビットを”
１”にセットすると、グループモードであり、１〜４本
のアナログ入力チャネルを選択する。ＧＲＰビットを”
０”にクリアすると、セレクトモードであり、１本のア
ナログ入力チャネルを選択する。制御レジスタＣＳＲｉ
のビット２〜０は、ＧＲＰビットと共に、どのアナログ
入力チャネルを選択するかを指示する。

【００３８】図６にその詳細が示されるように、制御レ
ジスタＣＲｉのビット７は、ＥＴＲＧＥビットであり、
外部トリガによるＡＤＳＴビットのセットか否かを規定
する。ＥＴＲＧＥビットを”１”にセットした状態で、
外部トリガ入力に所定の信号、例えば立ち下がりエッジ
が発生すると、ＡＤＳＴビットが”１”にセットされ
て、Ａ／Ｄ変換が開始される。

【００３９】前記制御レジスタＣＲｉのビット６は、Ｔ
ＴＲＧＥビットであり、タイマのコンペアマッチによる
ＡＤＳＴビットのセットか否かを規定する。ＴＴＲＧＥ
ビットを”１”にセットした状態で、所定のタイマの選
択されたコンペアマッチ信号が発生すると、ＡＤＳＴビ
ットが”１”にセットされて、Ａ／Ｄ変換が開始され
る。

【００４０】制御レジスタＣＲｉのビット５、４は、Ｔ
ＲＧＳ１、ＴＲＧＳ０ビットであり、コンペアマッチを
第２タイマ８のコンペアマッチ、又は当該コンペアマッ
チ及びアンダーフロー、或は第１タイマ７のコンペアマ
ッチ、又はオーバフローから選択するかを規定する。Ｔ
ＲＧＳ１，ＴＲＧＳ０ビットの設定は、ＴＴＲＧＥビッ
トが”１”にセットされた場合に有効とされる。

【００４１】図７にその詳細が示されるように、制御レ
ジスタＣＲｉのビット３は、ＳＣＡＮビットであり、１
回だけのＡ／Ｄ変換を行なうか、繰返しＡ／Ｄ変換を行
なうかを指定する。ＳＣＡＮビットを”１”にセットす
ると、スキャンモードであり、繰返しＡ／Ｄ変換を行な
う。ＳＣＡＮビットを”０”にクリアすると、シングル
モードであり、１回だけのＡ／Ｄ変換を行なう。

【００４２】制御レジスタＣＲｉのビット２は、ＢＵＦ
ＱＥビットであり、４段バッファ動作を指定する。ＢＵ
ＦＱＥビットが”１”にセットされると、変換終了時
に、データレジスタＤＲＣの値→データレジスタＤＲＤ
へ、データレジスタＤＲＢの値→データレジスタＤＲＣ
へ、データレジスタＤＲＡの値→データレジスタＤＲＢ
へ、変換結果結果レジスタ１０７の値→データレジスタ
ＤＲＡへの転送が行われる。

【００４３】制御レジスタＣＲｉのビット１は、ＢＵＦ
ＥＡビットであり、データレジスタＤＲＡ及びＤＲＣの
バッファ動作を指定する。ＢＵＦＥＡビットが”１”に
セットされると、変換終了時に、データレジスタＤＲＡ
の値→データレジスタＤＲＣへ、変換結果結果レジスタ
１０７の値→データレジスタＤＲＡへの転送が行われ
る。

【００４４】制御レジスタＣＲｉのビット０は、ＢＵＦ
ＥＢビットであり、データレジスタＤＲＢ及びＤＲＤの
バッファ動作を指定する。ＢＵＦＥＢビットが”１”に
セットされると、変換終了時に、データレジスタＤＲＢ
の値→データレジスタＤＲＤへ、変換結果結果レジスタ
１０７の値→データレジスタＤＲＢへの転送が行われ
る。

【００４５】ソフトウェアによる起動要因に割り当てら
れる制御レジスタＣＲＳにおいては、ＥＴＲＧＥビッ
ト、ＴＴＲＧＥビットは何れも”０”にクリアされる。
また、外部トリガによる起動要因に割り当てられる制御
レジスタＣＲＥは、外部トリガを使用する場合、ＥＴＲ
ＧＥビットを”１”にセットし、ＴＴＲＧＥビットを”
０”にクリアしておく。コンペアマッチによる起動要因
に割り当てられる制御レジスタＣＲＴ１，ＣＲＴ２は、
コンペアマッチを使用する場合、何れか一方または両方
の、ＴＴＲＧＥビットを”１”にセットし、ＥＴＲＧＥ
ビットを”０”にクリアしておく。コンペアマッチはＴ
ＲＧＳ１、ＴＲＧＳ０ビットで独立に選択する。

【００４６】起動要因が同時に発生した場合には、それ
によって起動されるＡ／Ｄ変換動作の内容は制御レジス
タＣＲＥ，ＣＳＲＥ＞制御レジスタＣＲＴ０，ＣＳＲＴ
０＞制御レジスタＣＲＴ１，ＣＳＲＴ１＞制御レジスタ
ＣＲＳ，ＣＳＲＳの順に優先され、その優先順位に従っ
て選択・調停回路１０１がＡ／Ｄ変換開始の優先順位を
制御する。Ａ／Ｄ変換動作中において他の優先順位の高
い起動要因が発生しても、現在のＡ／Ｄ変換動作が途中
で打ち切られることはない。上記優先順位制御において
制御回路１００は、ＡＤＳＴビットが”１”にセットさ
れた制御レジスタＣＳＲｉがあれば、この制御レジスタ
ＣＳＲｉの設定に基づいてＡ／Ｄ変換を行なう。複数の
ＡＤＳＴビットが”１”にセットされていれば、前記優
先順位に基づいて優先順位が高位の制御レジスタＣＳＲ
ｉの設定に基づいてＡ／Ｄ変換を行なう。シングルモー
ドのとき１チャネルの、グループモードのときそのグル
ープの、Ａ／Ｄ変換が終了すると、選択・調停回路１０
１に所定の信号を与えて、ＡＤＳＴビットの状態を検査
させ、ＡＤＳＴビットが”１”にされていて優先順位が
高位の別の制御レジスタＣＳＲｉ，ＣＲｉを選択させ、
かかる制御レジスタの設定に基づいて次のＡ／Ｄ変換を
行なう。

【００４７】図８にはＡ／Ｄ変換器の状態遷移図が示さ
れる。変換待機状態から、何れかの制御レジスタＣＳＲ
ｉのＡＤＳＴビットが”１”にセットされると、Ａ／Ｄ
変換開始の調停状態に遷移する。なお、Σは論理和を示
す。Ａ／Ｄ変換開始の調停状態では、選択・調停回路１
０１が、何れかの制御レジスタＣＳＲｉのＡＤＳＴビッ
トが”１”にセットされているかを判定し、その中で最
も優先順位の高い制御レジスタの内容を制御回路１００
に指示する。これによってＡ／Ｄ変換状態に遷移する。
Ａ／Ｄ変換状態で、変換が終了すると、グループモード
で、まだ変換していないチャネルがあれば、Ａ／Ｄ変換
状態を継続する。セレクトモードのとき、又はグループ
モードで指定した全てのチャネルの変換が終了したと
き、別の状態に遷移する。即ち、シングルモードの場合
は、変換待機状態に、スキャンモードの場合はＡ／Ｄ変
換開始の調停状態に、それぞれ遷移する。尚、ＡＤＳＴ
ビットを”０”にクリアすると、いずれの状態からも、
変換待機状態に遷移する。

【００４８】図９には図２のＡ／Ｄ変換器の一例動作タ
イミングチャートが示される。図９の例において制御レ
ジスタＣＲｉは次のようにされる。先ず、制御レジスタ
ＣＲＴ０は、第１タイマ７のコンペアマッチによる起
動、そしてアナログ入力チャネルＡＩＮ４〜７のグルー
プ・シングルモードでのＡ／Ｄ変換を指定する。このと
きバッファ動作は使用されず、また、割込要求を許可
し、ＤＴＣ３の起動を選択するようにされる。制御レジ
スタＣＲＴ１は、第２タイマ８のコンペアマッチ及びア
ンダーフローによる起動、そしてアナログ入力チャネル
ＡＩＮ２、３のグループ・シングルモードでのＡ／Ｄ変
換を指定する。このときバッファ動作は使用されず、ま
た、割込要求を許可し、ＤＴＣ３の起動を選択するよう
にされる。制御レジスタＣＲＥは、外部トリガによる起
動、アナログ入力チャネルＡＩＮ１のセレクト・シング
ルモードでのＡ／Ｄ変換を指定する。このときバッファ
動作は使用されず、また、割込要求を許可し、ＤＴＣ３
の起動を選択するようにされる。制御レジスタＣＲＳ
は、ソフトウェアによる起動、アナログ入力チャネルＡ
ＩＮ０のセレクト・シングルモードでのＡ／Ｄ変換を指
定する。このときバッファ動作は使用されず、例えば、
割込要求を禁止し、ＣＰＵ２はＡ／Ｄ変換器１０の起動
後に制御レジスタＣＳＲＳのＡＤＥＮＤフラグをポーリ
ングするようにし、ＡＤＥＮＤフラグが”１”にセット
されると、データレジスタＤＲＡの値をリードするよう
にされる。

【００４９】制御レジスタＣＲｉには上記設定が行われ
るものとする。先ず時刻ｔ０に、制御レジスタＣＲＴ１
で指定したコンペアマッチまたはアンダーフローが発生
すると、制御レジスタＣＳＲＴ１のＡＤＳＴが”１”に
セットされ、Ａ／Ｄ変換開始の調停状態を経て、Ａ／Ｄ
変換状態に遷移され、アナログ入力ＡＩＮ４、ＡＩＮ５
に対するＡ／Ｄ変換動作が開始される。

【００５０】その後、制御レジスタＣＲＥで指定した外
部トリガが時刻ｔ１に、制御レジスタＣＲＴ０で指定し
たコンペアマッチが時刻ｔ２に発生されると、制御レジ
スタＣＳＲＥのＡＤＳＴビット、制御レジスタＣＳＲＴ
０のＡＤＳＴが”１”にセットされる。このときＡ／Ｄ
変換器１０は、時刻ｔ０で発生したコンペアマッチ又は
アンダーフローに基づくがＡ／Ｄ変換動作中であるの
で、それらに基づくＡ／Ｄ変換の開始は保留とされる。

【００５１】制御レジスタＣＲＴ１で指定された２チャ
ネルのＡ／Ｄ変換が終了すると、制御レジスタＣＲＴ１
のＡＤＥＮＤフラグが”１”にセットされ、変換終了割
込が発生される。この変換終了割込によって、ＤＴＣ３
が起動され、データレジスタＤＲＡ、ＤＲＢの内容がＲ
ＡＭ６上の第２領域（図１０参照）に退避される。ＤＴ
Ｃ３のデータ転送はブロック転送モードを用いる。ＤＴ
Ｃ３の転送が行なわれると、ＤＴＣ３の指示によって、
ＡＤＥＮＤフラグが”０”にクリアされる。

【００５２】その後Ａ／Ｄ変換器１０は変換待機状態を
経て、Ａ／Ｄ変換開始の調停状態に遷移される。このと
き制御レジスタＣＳＲＥに比べてＣＳＲＴ０の方が優先
順位が高いので、制御レジスタＣＳＲＴ０が選択され
る。これによって制御レジスタＣＲＴ０で指定されたＡ
／Ｄ変換動作が開始されてＡ／Ｄ変換状態に遷移され
る。同様に、制御レジスタＣＲＴ０で指定された４チャ
ネルのＡ／Ｄ変換動作の終了後、制御レジスタＣＲＴ０
のＡＤＥＮＤフラグが”１”にセットされ、変換終了割
込が発生する。かかる変換終了割込によって、ＤＴＣ３
が起動され、データレジスタＤＲＡ〜ＤＲＤの内容がＲ
ＡＭ６上の第１領域（図１０参照）に退避される。ＤＴ
Ｃ３のデータ転送はブロック転送モードを用いる。ＤＴ
Ｃ３の転送が行なわれると、ＤＴＣ３の指示によって、
ＡＤＥＮＤフラグは”０”にクリアされる。

【００５３】その後Ａ／Ｄ変換器１０は変換待機状態そ
してＡ／Ｄ変換開始の調停状態を経て、制御レジスタＣ
ＲＥに基づくＡ／Ｄ変換動作を開始してＡ／Ｄ変換状態
に遷移される。このＡ／Ｄ変換が終了されると、制御レ
ジスタＣＲＥのＡＤＥＮＤフラグが”１”にセットさ
れ、変換終了割込が発生する。この変換終了割込によっ
て、同じくＤＴＣ３が起動され、データレジスタＤＲＣ
の内容がＲＡＭ６上の第３領域（図１０参照）に退避さ
れる。ＤＴＣ３の転送が行なわれると、ＤＴＣ３の指示
によって、ＡＤＥＮＤフラグは”０”にクリアされる。
ＤＴＣ３の転送終了時点で、ＣＰＵ２に割込を要求する
ようにする。この割込要求は、ＤＴＣ３の転送終了割込
であってもよいし、ＤＴＣ３の起動要因となったＡ／Ｄ
変換終了割込であってもよい。後者の場合、ＤＴＣ３の
転送時のＡＤＥＮＤフラグのクリアは行なわず、ＣＰＵ
２の割込処理ルーチンでクリアするようにしてもよい。

【００５４】図１０にはＡ／Ｄ変換器１０によるＡ／Ｄ
変換結果をＤＴＣ３の制御にてＲＡＭ６に転送する動作
をアドレスマップにて示す。変換終了割込によって、Ｄ
ＴＣ３が起動される。これによってＤＴＣ３は、Ａ／Ｄ
変換器１０の変換結果をＲＡＭ６上に退避する。変換開
始要因毎に変換終了割込を持っているので、変換開始要
因毎に、ＤＴＣ３の異なった転送を行なうことができ、
変換結果を、変換開始要因毎に異なったアドレスに転送
することができる。即ち、制御レジスタＣＳＲＴ０，Ｃ
ＲＴ０の変換結果を第１領域に、制御レジスタＣＳＲＴ
１，ＣＲＴ１の変換結果を第２領域に、制御レジスタＣ
ＳＲＥ，ＣＲＥの変換結果を第３領域に退避することが
できる。

【００５５】本実施例ではＡ／Ｄ変換器１０のアナログ
入力は８チャネルであるのに対し、データレジスタＤＲ
Ａ〜ＤＲＤが４本であるため、Ａ／Ｄ変換器１０のデー
タレジスタＤＲＡ〜ＤＲＤ上では変換結果が、次の変換
動作によって失われてしまう場合がある。このとき、デ
ータレジスタＤＲＡ〜ＤＲＤ上の変換結果は上記の通り
ＤＴＣ３によって、変換開始要因毎にＲＡＭ６の異なっ
たアドレス領域に退避することができるので、ＣＰＵ２
は直接、Ａ／Ｄ変換器１０のデータレジスタＤＲＡ〜Ｄ
ＲＤをアクセスせず、ＲＡＭ６の所定アドレスから変換
結果をリードすることができる。異なったチャネルの変
換結果を異なったアドレスに配置するので、変換結果が
失われることはない。見方を変えればそのような構成は
Ａ／Ｄ変換器１０が備えなければならないデータレジス
タの数を少なくすることができ、これによって、Ａ／Ｄ
変換器の論理規模・物理的規模を縮小できる。ひいて
は、マイクロコンピュータ１全体の論理規模・物理的規
模を縮小でき、その製造費用を削減できる。

【００５６】図１１にはＡ／Ｄ変換器１０の別の例が示
される。同図に示されるＡ／Ｄ変換器１０は図２のもの
に比べ、ステータスレジスタＳＲが追加され、これを含
めた制御レジスタはＳＲ，ＣＲ，ＣＳＲの１組とされ
る。また割込要因は、ソフトウェアトリガによる起動要
求発生、外部トリガによる起動要求発生、タイマコンペ
アマッチによる起動要求発生、ソフトウェアトリガによ
る変換終了、外部トリガによる変換終了、タイマコンペ
アマッチによる変換終了の６本とされている。その他の
図２と同一機能を有する回路ブロックにはそれと同一符
号を付してその詳細な説明を省略する。

【００５７】図１２には図１１の制御レジスタＳＲ，Ｃ
Ｒ，ＣＳＲのフォーマットが示され、図１３乃至図１８
にはそれらのビット説明が示される。

【００５８】ステータスレジスタＳＲは、図２のＡ／Ｄ
変換器における制御レジスタＣＳＲＳ，ＣＳＲＥ，ＣＳ
ＲＴ０のＡＤＳＴビットに相当するＡＤＳＴＳ，ＡＤＳ
ＴＥ，ＡＤＳＴＴの各ビットと、制御レジスタＣＳＲ
Ｓ，ＣＳＲＥ，ＣＳＲＴ０のＡＤＥＮＤフラグに相当す
るＡＤＥＤＳ，ＡＤＥＤＥ，ＡＤＥＤＴの各フラグを含
んでいる。制御レジスタＣＲにて外部トリガが許可され
た状態において、外部トリガ入力に所定の信号が与えら
れると、ＡＤＳＴＥビットが”１”にセットされる。こ
の変換が終了するとＡＤＥＤＥフラグが”１”にセット
される。同様に、指定したコンペアマッチが発生する
と、ＡＤＳＴＴビットが”１”にセットされる。この変
換が終了するとＡＤＥＤＴフラグが”１”にセットされ
る。図１１のＡ／Ｄ変換器を用いる場合、それらのビッ
ト乃至フラグは割込要因とされる。

【００５９】割込の許可は、制御レジスタＣＳＲのＡＤ
ＩＥＳ、ＡＤＩＥＥ、ＡＤＩＥＴビットによって行なわ
れる。例えばＡＤＩＥＳビットを”１”にセットする
と、ソフトウェアトリガによる起動要求発生（ＡＤＳＴ
Ｓ＝１）、ソフトウェアトリガによる変換終了（ＡＤＥ
ＤＳ＝１）が何れも許可される。そのようにして許可さ
れる割込の割込ベクタは独立とされる。例えば、ソフト
ウェアトリガによる起動要求発生でＤＴＣ３を起動し、
ソフトウェアトリガによる変換終了でＣＰＵ２に割込を
要求することができる。このようにＡＤＳＴＳ、ＡＤＳ
ＴＥ、ＡＤＳＴＴビットが”１”にセットされると、夫
々に対応される起動要求割込が発生される。起動要求割
込は、制御レジスタＣＳＲのＡＤＳＴｊ（ｊ＝Ｓ，Ｅ，
Ｔ）ビットが”０”にクリアされた変換待機状態で要求
される。この割込によって、ＤＴＣ３の起動を要求可能
とする。これによってＤＴＣ３は、ＲＡＭ６上に予め格
納された変換情報（起動要求に対応する変換情報）を制
御レジスタＣＳＲ，ＣＲに転送する。ＤＴＣ３が起動さ
れると、起動要因となったＡＤＳＴＳ、ＡＤＳＴＥ、Ａ
ＤＳＴＴビットは自動的に”０”にクリアされる。

【００６０】制御レジスタＣＳＲ，ＣＲに、変換情報が
書込まれると、かかる変換情報にしたがって、Ａ／Ｄ変
換が開始される。Ａ／Ｄ変換開始後、変換情報のうちＡ
ＤＳＴｊビットは必ず”１”にセットするようにしてお
く。これによってＡ／Ｄ変換が開始されると、他の起動
要求割込は保留される。従って、新たにＤＴＣ３も起動
されず、Ａ／Ｄ変換途中で制御レジスタＣＳＲ，ＣＲが
書き換えられることはない。尚、その他の各ビットの機
能は、図３乃至図７で説明したものと同様であるので、
詳細な説明は省略する。特に制限はされないものの、図
１２の制御レジスタＣＳＲの例では図３の制御レジスタ
ＣＳＲｉにおけるＣＫＳビットは削除されている。

【００６１】図１１のＡ／Ｄ変換器のように制御レジス
タを１組とすることによって、Ａ／Ｄ変換器１０の論理
規模・物理的規模を縮小できる。ひいては、マイクロコ
ンピュータ全体の論理規模・物理的規模を縮小でき、製
造費用を削減できる。制御レジスタを１組としつつ、起
動要因毎に独立してＤＴＣ３を起動して、Ａ／Ｄ変換を
開始することによって、論理的・物理的規模を縮小しつ
つ、ソフトウェアによる制御レジスタの再設定や、起動
要因の調停などを省くことができ、ソフトウェアの負荷
を軽減することができる。

【００６２】図１９には図１１のＡ／Ｄ変換器に対応し
てＲＡＭ６に予め格納された変換情報をＤＴＣ３にて制
御レジスタＣＳＲ，ＣＲに転送する動作をアドレスマッ
プにて示す。予め、Ａ／Ｄ変換器１０の制御レジスタＣ
Ｒ，ＣＳＲには、ＡＤＩＥＳ、ＡＤＩＥＥ、ＡＤＩＥＴ
の各ビット、そしてＥＴＲＧＥ、ＴＴＲＧＥ、ＴＲＧＳ
１、ＴＲＧＳ０の各ビットを所望の値に設定しておく。
ＡＤＳＴｊビットは”０”にクリアしておく。そしてＲ
ＡＭ６上には、ソフトウェアトリガ、外部トリガ、タイ
マトリガを起動要因とするＡ／Ｄ変換のための変換情報
を格納しておく。夫々の変換情報において、ＡＤＩＥ
Ｓ、ＡＤＩＥＥ、ＡＤＩＥＴの各ビット、そしてＥＴＲ
ＧＥ、ＴＴＲＧＥ、ＴＲＧＳ１、ＴＲＧＳ０の各ビット
に対応する情報は、変換開始要因に依らず、共通の値、
即ち上記予じめＡ／Ｄ変換器１０の制御レジスタＣＲ，
ＣＳＲに初期的に設定されるべき値、に設定しておく。
ＡＤＳＴｊビットに対応される情報は”１”に設定して
おく。所定のトリガが発生して、Ａ／Ｄ変換器１０のス
テータスレジスタＳＲのＡＤＳＴＳ、ＡＤＳＴＥ、ＡＤ
ＳＴＴの何れかが”１”にセットされると、ＤＴＣ３が
起動されて、ＲＡＭ６からＡ／Ｄ変換器１０の制御レジ
スタＣＲ，ＣＳＲへ所定の変換情報がデータ転送され
る。

【００６３】変換開始要因毎に、変換情報が固定の場合
には、ＤＴＣ３の転送アドレスレジスタは、転送元及び
転送先共に固定アドレスとすればよい。１つの変換開始
要因に対して、順次、異なった変換情報に基づく変換を
行なう場合には、かかる変換情報を順次ＲＡＭ６上に格
納して、転送元アドレスをインクリメントなどとすれば
よい。転送カウンタは所望の値とすることができる。変
換終了割込ルーチンで、ＣＰＵ２が転送カウンタの制御
を行なうようにすればよい。例えば、マイクロコンピュ
ータの動作中は、必ず、所定外部トリガで変換するよう
な場合には、変換終了割込ルーチンで転送カウンタＢＴ
ＣＲをインクリメントして転送カウンタＢＴＣＲが一定
値となるようにすればよい。データサイズをワードサイ
ズとする場合、データの順番は制御レジスタＣＲ、ＣＳ
Ｒの順序とし、ＡＤＳＴビットを”１”に設定する以前
または同時に、変換情報が設定されているようにしてお
く。これによって不完全な設定状態で変換を開始してし
まうことが防止される。

【００６４】図２０には上記シングルチップマイクロコ
ンピュータ１を用いたシステムの一実施例が示される。
同図においては図１のマイクロコンピュータ１が適用さ
れる。シングルチップマイクロコンピュータ１をモータ
制御に用いている。第２タイマ８による相補３相のＰＷ
Ｍ出力ＴＯＵ、ＴＯＵ＃、ＴＯＶ、ＴＯＶ＃、ＴＯＷ、
ＴＯＷ＃（記号＃はそれが付されていない信号の反転信
号であることを意味する）を用いて、インバータ回路１
３を介してインバータモータ１４を駆動している。かか
る相補３相のＰＷＭ出力としては、前記平成５年３月
（株）日立製作所発行『Ｈ８／３００３ハードウェア
マニュアル』Ｐ３７４〜Ｐ３８１などに記載されてい
る。例えば図２１に示されるように、第２タイマ８は、
２本のタイマカウンタＴＣＮＴ−３、ＴＣＮＴ−４が０
と周期設定レジスタとの間をアップダウンする。また、
これらのカウンタと、一つのコンペアレジスタ（例えば
ＧＲＡ）とのコンペアマッチによって、タイマ出力ＴＯ
Ｕ、ＴＯＵ＃を出力する。ＴＯＵ、ＴＯＵ＃は、互いに
相補ノーオーバラップの関係にあるＰＷＭ出力となる。
同様に、図示はされない、別の２個のコンペアレジスタ
とのコンペアマッチによって、タイマ出力ＴＯＶ、ＴＯ
Ｖ＃、ＴＯＷ、ＴＯＷ＃を出力する。正相／逆相の出力
間にノーオーバラップを設定できれば、インバータ回路
１３の直列に接続されたトランジスタが同時にオンし、
貫通電流が発生することを防止できる。

【００６５】電流検出回路１５は２相のインバータ駆動
電流を電圧変換し、これをＡ／Ｄ変換器１０のアナログ
入力ＡＩＮ４、ＡＩＮ５に入力する。これらのアナログ
入力は上記第２タイマ８のコンペアマッチ及びアンダー
フローによって起動され、グループモード・シングルモ
ードで変換される。

【００６６】また、外部入力によって温度などを検出す
るセンサ回路１６の出力は、Ａ／Ｄ変換器１０のアナロ
グ入力ＡＩＮ１〜ＡＩＮ３，ＡＩＮ６，ＡＩＮ７に供給
される。アナログ入力ＡＩＮ１〜ＡＩＮ３は第１タイマ
７のコンペアマッチによって起動され、例えば、グルー
プモード・シングルモードで変換する。第１タイマ７の
コンペアマッチを１ｍｓ間隔で発生して、一定時間間隔
でセンサ回路１６での検出情報のサンプリングが行なわ
れる。また、センサ回路１６はその動作状況を出力し
て、外部トリガＡＤＴＲＧに供給する。この外部トリガ
ＡＤＴＲＧによって、アナログ入力ＡＩＮ６の変換が起
動されるようになっている。

【００６７】第１タイマ７および第２タイマ８のその他
のタイマ出力は、別のドライバ回路１７を介して、ＤＣ
モータ或はステッピングモータなどの別のモータ１８を
駆動する。入出力ポートＩＯＰ１〜ＩＯＰ３の出力は、
各種スイッチやリレーなどを制御する信号とされる。

【００６８】そのようなシステムにおいて、予めＡ／Ｄ
変換器１０の制御レジスタの設定が行なわれ、例えば図
９で説明した内容と同じ設定内容とされる。第２タイマ
８のコンペアマッチ及びアンダーフローによって、Ａ／
Ｄ変換器１０を起動し、２相のインバータ駆動電流を検
出し、変換終了割込によって、この電流値をＣＰＵ２が
処理して、以降の第２タイマ８のコンペア値（ＧＲＢ〜
ＧＲＤ）の設定に反映する。上述のようにＡ／Ｄ変換の
起動要因が次々と変化されなければならないとき、Ａ／
Ｄ変換器１０の制御レジスタの逐次的な再設定が必要な
く、また、Ａ／Ｄ変換終了割込も独立した割込処理ルー
チンに分岐できるので、特別なソフトウェアによって割
込の判定を行なう必要もなく、ＣＰＵ２の負荷を軽減で
きる。インバータモータ１４の駆動速度が速くなった
り、制御の精度を高くしたり、即ち、第２タイマ８のコ
ンペア値の設定間隔を短くすることができる。Ａ／Ｄ変
換器１０の起動要求が同時に発生しても、第２タイマ８
のコンペアマッチ及びアンダーフローによる起動を優先
することによって、インバータ駆動電流の検出の遅延時
間を最小現にすることができ、第２タイマ８のコンペア
値の設定間隔を短くすることができる。これによって、
モータ制御の精度を向上し、モータの速度を一定に保っ
たりすることを容易にしたりすることができる。

【００６９】上記実施例によれば、以下の作用効果を得
るものである。（１）Ａ／Ｄ変換器１０はソフトウェア
による起動やコンペアマッチによる起動などＡ／Ｄ変換
開始の起動要因を複数有し、起動要因毎の変換情報を独
立して保持する制御レジスタＣＲｉ，ＣＳＲｉを有し、
起動要因が発生したときに、対応する制御レジスタの指
定に基づいてＡ／Ｄ変換を行なうことによって、複数の
起動要因が独立に発生するような場合にも、制御レジス
タの再設定や、起動要因の調停などのソフトウェア処理
を不要とし、ＣＰＵ２やソフトウェアの負荷を軽減し、
また、起動要因の発生から変換の開始までの時間を短縮
することができ、Ａ／Ｄ変換を介するモータ駆動制御な
どの処理性能を向上することができる。

【００７０】（２）起動要因毎に独立してＤＴＣ３を起
動可能にし、ＤＴＣ３がデータレジスタＤＲＡ〜ＤＲＤ
からＲＡＭ６への転送を行なうことによって、ソフトウ
ェアでデータレジスタを直接リードする必要をなくし、
データレジスタの本数が、入力チャネル数よりも少なく
ても、データを書き換えてしまうことがない。また、ソ
フトウェアでデータを逐次リードすることなく、ＲＡＭ
６上に退避した複数回の起動によるデータを一括して、
処理することができ、ＣＰＵ２若しくはソフトウェアの
負荷を軽減することができる。ＲＡＭ６へのデータ退避
を利用することにより各Ａ／Ｄ変換要因に１対１対応で
データレジスタを備えなくてもよいから、データレジス
タの本数を少なくでき、マクロコンピュータ１の論理的
・物理的規模を縮小して、ひいてはその製造費用を削減
することができる。

【００７１】（３）ＤＴＣが１回の起動によって複数単
位のデータ転送を行なうブロック転送モードを行なうこ
とによって、Ａ／Ｄ変換器１０は複数の入力チャネルの
連続的または同時変換が可能であっても、上記（２）と
同様の効果を得ることができる。

【００７２】（４）図１１に示されるＡ／Ｄ変換器１０
のように制御レジスタを各Ａ／Ｄ変換要因に対して共通
化し、起動要因毎に独立してＤＴＣ３を起動可能にし、
ＤＴＣ３がＲＡＭ６から制御レジスタＣＲ，ＣＳＲへの
転送を行なうことによって、制御レジスタの再設定や、
起動要因の調停などのソフトウェア処理を不要とし、ソ
フトウェアの負荷を軽減し、また、起動要因の発生から
変換の開始までの時間を短縮することができ、処理性能
を向上することができる。更に、制御レジスタの本数を
少なくして、論理的・物理的規模を縮小して、ひいては
製造費用を削減することができる。

【００７３】（５）マイクロコンピュータ１をモータ駆
動制御システムに用い、コンペアマッチによるＰＷＭ出
力で、モータ１４を駆動し、かつ、コンペアマッチで駆
動電流を検出するとき、予めＡ／Ｄ変換器１０の制御レ
ジスタを設定しておくことができ、また、コンペアマッ
チによる変換開始に固有の処理ルーチンへ分岐できるの
で、変換開始要因の判定処理を行なう必要がなく、ＣＰ
Ｕ２の負荷を軽減し、第２タイマ８のコンペア値の設定
間隔を短くすることができ、インバータモータの制御の
精度を高くしたりすることができる。

【００７４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７５】例えば、アナログ入力チャネルの数は８チ
ャネルに限らず、例えば、１６チャネルなどとしてもよ
い。データレジスタの数も任意の数とすることができ
る。動作モードや制御レジスタの構成についても種々変
更が可能である。例えば、Ａ／Ｄ変換器には複数のサン
プルアンドホールド回路を設けてもよい。また、同時に
は、アナログ入力チャネルよりも少ないチャネルの変換
しか行なえないＡ／Ｄ変換器に、また、同時には、変換
開始要因より少ない種類の変換しか行なえないＡ／Ｄ変
換器に利用することができる。更に、Ａ／Ｄ変換器だけ
に限定されず、同時に動作可能な処理の数よりも多い複
数の起動要因によって、データ処理若しくは信号処理を
行なうものであれば、その他の回路にも本発明を適用す
ることができる。また、シングルチップマイクロコンピ
ュータのその他の機能ブロックについても上記実施例に
何等制約されない。ＣＰＵは内蔵されなくてもよく、外
部のマイクロプロセッサから、リード／ライト可能な半
導体集積回路で構成することもできる。アナログ入力端
子は入出力ポートと兼用されず、独立の端子としてもよ
い。タイマの構成やＤＴＣの構成も種々変更可能であ
る。

【００７６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
半導体集積回路またはデータ処理装置にも適用可能であ
り、本発明は少なくとも、同時に動作可能な処理の数よ
りも多い複数の起動要因によって、データ処理を行なう
機能を有する半導体集積回路またはデータ処理装置に適
用することができる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７８】すなわち、Ａ／Ｄ変換器をはじめとする入
力データ処理手段が起動要因を複数有し、かかる起動要
因毎の制御情報を独立して保持する制御レジスタを有
し、起動要因が発生したときに、対応する制御レジスタ
の指定に基づいて変換を行なうことによって、複数の起
動要因が独立に発生するような場合にも、制御レジスタ
の再設定を起動要因の発生毎にＣＰＵがそのソフトウェ
アによって行うことを要しない。更に、発生した起動要
因に応じた制御情報が選択されてＡ／Ｄ変換などのデー
タ処理が開始されるから、起動要因の発生からデータ処
理の開始までの時間を短縮することができ、これがＡ／
Ｄ変換のようなデータ処理性能を向上させることができ
る。

【００７９】起動要因毎に独立してデータ転送制御手段
を起動可能にし、データ転送制御手段がデータレジスタ
からＲＡＭへの転送を行なうことによって、ソフトウェ
アでデータレジスタを直接リードする必要をなくし、デ
ータレジスタの本数が、入力チャネルのような入力手段
の数より少なくても、データレジスタに格納されたデー
タ処理結果が不所望に書き換えられてしまうことを防止
することができる。また、ソフトウェアでデータレジス
タを逐次リードすることなく、ＲＡＭ上に退避した複数
回の起動によるデータを一括して、処理することがで
き、ＣＰＵ及びソフトウェアの負荷を軽減することがで
きる。さらに起動要因毎にデータレジスタを設ける必要
が無いから、半導体集積回路の論理的・物理的規模を縮
小することができる。

【００８０】制御レジスタを共通化し、起動要因毎に独
立してデータ転送制御手段を起動可能にし、データ転送
制御手段がＲＡＭから制御レジスタへの転送を行なうこ
とによって、制御レジスタの再設定や、競合して発生す
る起動要因相互間の調停などのソフトウェア処理を不要
とし、更に、同じく起動要因の発生からデータ処理の開
始までの時間を短縮することができ、Ａ／Ｄ変換のよう
なデータ処理性能を向上させることができる。更に、制
御レジスタの本数を少なくして、半導体集積回路の論理
的・物理的規模を縮小させることができる。

【００８１】半導体集積回路をモータ駆動制御回路に適
用し、コンペアマッチによるパルス幅変調出力で、モー
タを駆動し、かつ、コンペアマッチで駆動電流を検出す
るとき、予めＡ／Ｄ変換器の制御レジスタを設定してお
くことができ、また、コンペアマッチによる変換開始に
固有の処理に分岐できるので、変換開始要因の判定処理
を行なう必要がなく、ＣＰＵの負荷を軽減し、タイマの
コンペア値の設定間隔を短くすることができ、モータの
高精度な駆動制御が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るシングルチップマイク
ロコンピュータのブロック図である。

【図２】Ａ／Ｄ変換器の一例ブロック図である。

【図３】制御レジスタＣＳＲｉ，ＣＲｉのフォーマット
説明図である。

【図４】制御レジスタＣＳＲｉに含まれるＡＤＳＴ，Ａ
ＤＥＮＤ，ＡＤＩＥの各ビット説明図である。

【図５】制御レジスタＣＳＲｉに含まれるＣＫＳ，ＧＲ
Ｐ，ＣＨＳ２，ＣＨＳ１，ＣＨＳ０の各ビット説明図で
ある。

【図６】制御レジスタＣＲｉに含まれるＥＴＲＧＥ，Ｔ
ＴＲＧＥ，ＴＲＧＳ１の各ビット説明図である。

【図７】制御レジスタＣＲｉに含まれるＳＣＡＮ，ＢＵ
ＦＱＥ，ＢＵＦＥＡ，ＢＵＦＥＢの各ビット説明図であ
る。

【図８】図２に示されるＡ／Ｄ変換器の概略的な状態遷
移図である。

【図９】図２に示されるＡ／Ｄ変換器の一例動作タイミ
ングチャートである。

【図１０】図２のＡ／Ｄ変換器によるＡ／Ｄ変換結果を
ＤＴＣの制御にてＲＡＭに転送する動作をアドレスマッ
プにて示す説明図である。

【図１１】Ａ／Ｄ変換器の別の例を示すブロック図であ
る。

【図１２】図１１のＡ／Ｄ変換器が備える制御レジスタ
ＳＲ，ＣＲ，ＣＳＲのフォーマット説明図である。

【図１３】制御レジスタＣＳＲに含まれるＡＤＩＥＳ，
ＡＤＩＥＥ，ＡＤＩＥＴ，ＡＤＳＴの各ビット説明図で
ある。

【図１４】制御レジスタＣＳＲに含まれるＧＲＰ，ＣＨ
Ｓ２，ＣＨＳ１，ＣＨＳ０の各ビット説明図である。

【図１５】制御レジスタＣＲに含まれるＥＴＲＧＥ，Ｔ
ＴＲＧＥ，ＴＲＧＳ１，ＴＲＧＳ０の各ビット説明図で
ある。

【図１６】制御レジスタＣＲに含まれるＳＣＡＮ，ＢＵ
ＦＱＥ，ＢＵＦＥＡ，ＢＵＦＥＢの各ビット説明図であ
る。

【図１７】制御レジスタＳＲに含まれるＡＤＳＴＳ，Ａ
ＤＳＴＥ，ＡＤＳＴＴの各ビット説明図である。

【図１８】制御レジスタＳＲに含まれるＡＤＥＤＳ，Ａ
ＤＥＤＥ，ＡＤＥＤＴの各ビット説明図である。

【図１９】図１１のＡ／Ｄ変換器に対応してＲＡＭに予
め格納された変換情報をＤＴＣにて制御レジスタに転送
する動作をアドレスマップにて示す説明図である。

【図２０】図１のシングルチップマイクロコンピュータ
を適用したシステムの一実施例ブロック図である。

【図２１】タイマコンペアマッチによって相補３相ＰＷ
Ｍ出力を得るときに一例動作タイミングチャートであ
る。

【符号の説明】

１シングルチップマイクロコンピュータ２中央処理装置（ＣＰＵ）３データトランスファコントローラ（ＤＴＣ）４割込コントローラ（ＩＮＴ）６ＲＡＭ７第１タイマ８第２タイマ１０Ａ／Ｄ変換器１００制御回路１０１調停・選択回路ＡＩＮ０〜ＡＩＮ７アナログ入力ＤＲＡ〜ＤＲＤデータレジスタＣＲＳ，ＣＳＲＳ制御レジスタＣＲＥ，ＣＳＲＥ制御レジスタＣＲＴ０，ＣＳＲＴ０制御レジスタＣＲＴ１，ＣＳＲＴ１制御レジスタＳＲ，ＣＲ，ＣＳＲ制御レジスタ

Claims

【特許請求の範囲】

【請求項１】同時に動作可能なデータ処理の数よりも
多い複数の起動要因に基づいて夫々に応ずるデータ処理
を開始することが可能とされるデータ処理手段を有する
半導体集積回路において、起動要因に対するデータ処理
内容を指定するための制御情報の保持手段を、前記同時
に可能なデータ処理の数よりも多く設けて成るものであ
ることを特徴とする半導体集積回路。
【請求項２】前記データ処理手段は、前記制御情報の
保持手段としての複数組の制御レジスタと、前記起動要
因の発生を受け当該要因に応ずる制御レジスタの内容に
従ってデータ処理を開始させる制御回路とを備えて成る
ものであることを特徴とする請求項１記載の半導体集積
回路。
【請求項３】同時に動作可能なデータ処理の数よりも
多い複数の起動要因が競合して発生したとき、予じめ決
定されている優先順位に従ってデータ処理を開始させる
ための制御レジスタを選択させる調停・選択手段を更に
備えて成るものであることを特徴とする請求項２記載の
半導体集積回路。
【請求項４】データ転送制御手段を更に備え、前記デ
ータ処理の数よりも多く設けられた制御情報の保持手段
はＲＡＭであり、前記データ処理手段は前記ＲＡＭが保
有する制御情報を格納するための制御レジスタと該制御
レジスタの内容に従ってデータ処理を開始させる制御回
路とを供え、この制御回路は、前記起動要因の発生を受
けて、当該要因に応ずるデータ処理のための制御情報を
ＲＡＭから制御レジスタに転送する転送制御動作を転送
制御手段に開始させるものであることを特徴とする請求
項１記載の半導体集積回路。
【請求項５】前記データ処理手段は複数のデータ入力
手段と、前記データ入力手段から入力したデータの処理
結果を保持するものであって前記データ入力手段の数よ
りも少ない数のデータレジスタとを有し、更に、データ
処理手段に対してデータ処理を開始させた起動要因に応
じて前記データレジスタのデータ処理結果をＲＡＭに転
送制御するデータ転送制御手段を設けて成るものである
ことを特徴とする請求項１又は２記載の半導体集積回
路。
【請求項６】ＣＰＵを更に備え、前記データ転送制御
手段は、前記データレジスタからＲＡＭへのデータ転送
を終了した後、ＣＰＵに割込を要求するものであること
を特徴とする請求項５記載の半導体集積回路。
【請求項７】ＣＰＵとＡ／Ｄ変換器を内蔵した半導体
集積回路であって、前記Ａ／Ｄ変換器は、Ａ／Ｄ変換を
開始させる起動要因が発生したことを示すフラグ手段を
起動要因毎に有し、前記フラグ手段の何れかが第１の状
態であるときにＡ／Ｄ変換を開始させると共に開始すべ
きＡ／Ｄ変換の処理内容を指定するための制御情報を制
御レジスタから選択させる制御回路を供え、制御レジス
タは複数の起動要因に対応して複数組設けられて成るも
のであることを特徴とする半導体集積回路。
【請求項８】データ転送制御手段、ＲＡＭ，ＣＰＵ、
及びＡ／Ｄ変換器を内蔵した半導体集積回路であって、
前記Ａ／Ｄ変換器は、Ａ／Ｄ変換を開始させる起動要因
が発生したことを示すフラグ手段を起動要因毎に有し、
前記フラグ手段の何れかが第１の状態であるときにＡ／
Ｄ変換を開始させると共に、開始すべきＡ／Ｄ変換の処
理内容を指定するための制御情報を前記ＲＡＭから制御
レジスタに転送させるための転送起動要求を前記データ
転送制御手段に与える制御回路を供えて成るものである
ことを特徴とする半導体集積回路。
【請求項９】タイマを更に備えた請求項７記載の半導
体集積回路と、この半導体集積回路のタイマによるコン
ペアマッチで生成された多相パルス幅変調出力を受けて
モータを駆動制御する駆動回路と、を備えて成るモータ
駆動制御回路であって、前記半導体集積回路は、駆動回
路からモータに供給される複数の駆動電流の電圧変換信
号を受け、Ａ／Ｄ変換器は前記タイマの所定のコンペア
マッチをその複数の電圧変換信号のＡ／Ｄ変換開始の起
動要因とするものであることを特徴とするモータ駆動制
御回路。