JPH07210641A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
- Publication number
- JPH07210641A JPH07210641A JP6001709A JP170994A JPH07210641A JP H07210641 A JPH07210641 A JP H07210641A JP 6001709 A JP6001709 A JP 6001709A JP 170994 A JP170994 A JP 170994A JP H07210641 A JPH07210641 A JP H07210641A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- connection terminal
- external connection
- control circuit
- control line
- Prior art date
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】 ＩＣメモリカードに内蔵されたＩＣメモリ内
に記憶された情報が第三者により不正に使用されるのを
防止することができ、ＩＣメモリの記憶容量が大きく、
またアクセス速度が速いＩＣメモリカードを提供する。 【構成】 ＣＰＵ１と、第１のＩＣメモリ２ａと、第１
のＩＣメモリ２ａに接続された第１の外部接続端子３ａ
を有すると共に、第２のＩＣメモリ２ｂと、第２のＩＣ
メモリ２ｂに接続された第２の外部接続端子３ｂを有す
るＩＣメモリカードであって、第２のＩＣメモリ２ｂと
第２の外部接続端子３ｂ間に、第２のＩＣメモリ２ｂの
コントロールラインを制御するコントロールライン制御
回路７を介在させ、外部装置から第１の外部接続端子３
ａに与えられる信号に対応してＣＰＵ１から出力される
制御回路コントロール信号によりコントロールライン制
御回路７を断状態又は接続状態に切り換え自在とする。
に記憶された情報が第三者により不正に使用されるのを
防止することができ、ＩＣメモリの記憶容量が大きく、
またアクセス速度が速いＩＣメモリカードを提供する。 【構成】 ＣＰＵ１と、第１のＩＣメモリ２ａと、第１
のＩＣメモリ２ａに接続された第１の外部接続端子３ａ
を有すると共に、第２のＩＣメモリ２ｂと、第２のＩＣ
メモリ２ｂに接続された第２の外部接続端子３ｂを有す
るＩＣメモリカードであって、第２のＩＣメモリ２ｂと
第２の外部接続端子３ｂ間に、第２のＩＣメモリ２ｂの
コントロールラインを制御するコントロールライン制御
回路７を介在させ、外部装置から第１の外部接続端子３
ａに与えられる信号に対応してＣＰＵ１から出力される
制御回路コントロール信号によりコントロールライン制
御回路７を断状態又は接続状態に切り換え自在とする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリカードに内蔵さ
れたＩＣメモリ内に記憶された情報が第三者により不正
に使用されるのを防止すると共に、ＩＣメモリの記憶容
量を大きくし、またアクセス速度を速くしたＩＣメモリ
カードに関する。
れたＩＣメモリ内に記憶された情報が第三者により不正
に使用されるのを防止すると共に、ＩＣメモリの記憶容
量を大きくし、またアクセス速度を速くしたＩＣメモリ
カードに関する。
【０００２】
【従来技術及びその課題】従来、この種ＩＣメモリカー
ドとしては、図２にブロック図で示すように、ＣＰＵ
１、ＩＣメモリ２及び外部接続端子３を有し、ＣＰＵ１
は、所定のプログラムを内蔵したＲＯＭメモリを一体化
してある。外部接続端子３とＣＰＵ１とは、クロック信
号ラインＣ、データラインＤ、リセット信号ラインＲ、
電源ラインＶ、グランドラインＥを介して接続されてい
る。また、ＣＰＵ１とＩＣメモリ２とは、データバス
４，アドレスバス５及びコントロールライン６を介して
接続されている。ここで、ＩＣメモリ２としては６４キ
ロビットの容量のＥＥＰＲＯＭ等比較的小容量のＩＣメ
モリが使用される。即ち、従来においては、比較的小容
量のＩＣメモリ２へのアクセスは、ＣＰＵ１を介して実
行される。このため、上記従来のＩＣメモリカードで
は、ＩＣメモリ２の記憶容量を大きくすることができな
いばかりか、アクセス速度が遅いという問題点があっ
た。
ドとしては、図２にブロック図で示すように、ＣＰＵ
１、ＩＣメモリ２及び外部接続端子３を有し、ＣＰＵ１
は、所定のプログラムを内蔵したＲＯＭメモリを一体化
してある。外部接続端子３とＣＰＵ１とは、クロック信
号ラインＣ、データラインＤ、リセット信号ラインＲ、
電源ラインＶ、グランドラインＥを介して接続されてい
る。また、ＣＰＵ１とＩＣメモリ２とは、データバス
４，アドレスバス５及びコントロールライン６を介して
接続されている。ここで、ＩＣメモリ２としては６４キ
ロビットの容量のＥＥＰＲＯＭ等比較的小容量のＩＣメ
モリが使用される。即ち、従来においては、比較的小容
量のＩＣメモリ２へのアクセスは、ＣＰＵ１を介して実
行される。このため、上記従来のＩＣメモリカードで
は、ＩＣメモリ２の記憶容量を大きくすることができな
いばかりか、アクセス速度が遅いという問題点があっ
た。
【０００３】
【課題を解決するための手段】本発明は、上記課題を解
決するものであって、その要旨は、ＣＰＵと、第１のＩ
Ｃメモリと、第１のＩＣメモリに接続された第１の外部
接続端子を有すると共に、第２のＩＣメモリと、第２の
ＩＣメモリに接続された第２の外部接続端子を有するＩ
Ｃメモリカードであって、第２のＩＣメモリと第２の外
部接続端子間に、第２のＩＣメモリのコントロールライ
ンを制御するコントロールライン制御回路を介在させ、
外部装置から第１の外部接続端子に与えられる信号に対
応してＣＰＵから出力される制御回路コントロール信号
によりコントロールライン制御回路を断状態又は接続状
態に切り換え自在として、第２の外部接続端子から第２
のＩＣメモリにアクセス不能又は可能とすることによ
り、ＩＣメモリカードに内蔵されたＩＣメモリ内に記憶
された情報が第三者により不正に使用されるのを防止す
ると共に、ＩＣメモリの記憶容量を大きくし、またアク
セス速度を速くしたＩＣメモリカードである。
決するものであって、その要旨は、ＣＰＵと、第１のＩ
Ｃメモリと、第１のＩＣメモリに接続された第１の外部
接続端子を有すると共に、第２のＩＣメモリと、第２の
ＩＣメモリに接続された第２の外部接続端子を有するＩ
Ｃメモリカードであって、第２のＩＣメモリと第２の外
部接続端子間に、第２のＩＣメモリのコントロールライ
ンを制御するコントロールライン制御回路を介在させ、
外部装置から第１の外部接続端子に与えられる信号に対
応してＣＰＵから出力される制御回路コントロール信号
によりコントロールライン制御回路を断状態又は接続状
態に切り換え自在として、第２の外部接続端子から第２
のＩＣメモリにアクセス不能又は可能とすることによ
り、ＩＣメモリカードに内蔵されたＩＣメモリ内に記憶
された情報が第三者により不正に使用されるのを防止す
ると共に、ＩＣメモリの記憶容量を大きくし、またアク
セス速度を速くしたＩＣメモリカードである。
【０００４】
【実施例】以下、本発明の実施例を図面に基づき具体的
に説明する。図１は本発明のＩＣメモリカードの一実施
例を示すブロック図である。
に説明する。図１は本発明のＩＣメモリカードの一実施
例を示すブロック図である。
【０００５】図１にブロック図で示すように、本発明の
ＩＣメモリカードはＣＰＵ１、第１のＩＣメモリ２ａ及
び第１の外部接続端子３ａを有し、第１の外部接続端子
３ａとＣＰＵ１とは、クロック信号ラインＣ、データラ
インＤ、リセット信号ラインＲ、電源ラインＶ、グラン
ドラインＥを介して接続されており、また、ＣＰＵ１と
第１のＩＣメモリ２ａとは、データバス４ａ，アドレス
バス５ａ及びコントロールライン６ａを介して接続され
ているのは従来と同様であるが、本発明においては、第
２の外部接続端子３ｂ、第２のＩＣメモリ２ｂ及びコン
トロールライン制御回路７を有することを特徴とする。
ＩＣメモリカードはＣＰＵ１、第１のＩＣメモリ２ａ及
び第１の外部接続端子３ａを有し、第１の外部接続端子
３ａとＣＰＵ１とは、クロック信号ラインＣ、データラ
インＤ、リセット信号ラインＲ、電源ラインＶ、グラン
ドラインＥを介して接続されており、また、ＣＰＵ１と
第１のＩＣメモリ２ａとは、データバス４ａ，アドレス
バス５ａ及びコントロールライン６ａを介して接続され
ているのは従来と同様であるが、本発明においては、第
２の外部接続端子３ｂ、第２のＩＣメモリ２ｂ及びコン
トロールライン制御回路７を有することを特徴とする。
【０００６】第２の外部接続端子３ｂと第２のＩＣメモ
リ２ｂとは、データバス４ｂ，アドレスバス５ｂを介し
て直接接続されているが、第２のＩＣメモリ２ｂのコン
トロールライン６ｂにはコントロールライン制御回路７
を介在させてある。コントロールライン制御回路７はＣ
ＰＵ１から出力される制御回路コントロール信号８によ
り、断状態又は接続状態となる。第２のＩＣメモリ２ｂ
は、２５６キロビット以上の記憶容量を有するマスクＲ
ＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，ＳＲＡＭ等である。
リ２ｂとは、データバス４ｂ，アドレスバス５ｂを介し
て直接接続されているが、第２のＩＣメモリ２ｂのコン
トロールライン６ｂにはコントロールライン制御回路７
を介在させてある。コントロールライン制御回路７はＣ
ＰＵ１から出力される制御回路コントロール信号８によ
り、断状態又は接続状態となる。第２のＩＣメモリ２ｂ
は、２５６キロビット以上の記憶容量を有するマスクＲ
ＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，ＳＲＡＭ等である。
【０００７】以下、本発明のＩＣメモリカードの動作を
説明する。外部装置（図示略）から第１の外部接続端子
３ａを介してリセット信号ラインＲに与えられる信号が
Ｌ（低）信号からＨ（高）信号に変化すると、ＣＰＵ１
のＲＯＭに内蔵されたプログラムに従い動作を開始す
る。外部装置（図示略）からデータラインＤを通してデ
ータが送られてくると、ＣＰＵ１はデータを受けてその
データに従って所定の命令を実行し、結果をデータライ
ンＤを通して外部装置（図示略）へ送る。
説明する。外部装置（図示略）から第１の外部接続端子
３ａを介してリセット信号ラインＲに与えられる信号が
Ｌ（低）信号からＨ（高）信号に変化すると、ＣＰＵ１
のＲＯＭに内蔵されたプログラムに従い動作を開始す
る。外部装置（図示略）からデータラインＤを通してデ
ータが送られてくると、ＣＰＵ１はデータを受けてその
データに従って所定の命令を実行し、結果をデータライ
ンＤを通して外部装置（図示略）へ送る。
【０００８】一方、ＣＰＵ１に内蔵されたＲＯＭには、
コントロールライン制御回路７を初期化するプログラム
が書き込まれており、外部装置（図示略）からコントロ
ールライン制御回路７を制御する命令が送られてくるま
で、ＣＰＵ１から制御回路コントロール信号８は出力さ
れず、第２のＩＣメモリ２ｂのコントロールライン６ｂ
は断状態となっており、第２の外部接続端子３ｂから第
２のＩＣメモリ２ｂをアクセスすることはできない。こ
れにより、第２のＩＣメモリ２ｂに記憶されたデータの
秘密を保持することができる。
コントロールライン制御回路７を初期化するプログラム
が書き込まれており、外部装置（図示略）からコントロ
ールライン制御回路７を制御する命令が送られてくるま
で、ＣＰＵ１から制御回路コントロール信号８は出力さ
れず、第２のＩＣメモリ２ｂのコントロールライン６ｂ
は断状態となっており、第２の外部接続端子３ｂから第
２のＩＣメモリ２ｂをアクセスすることはできない。こ
れにより、第２のＩＣメモリ２ｂに記憶されたデータの
秘密を保持することができる。
【０００９】次に、外部装置（図示略）から第１の外部
接続端子３ａを介して、第２のＩＣメモリ２ｂのアクセ
ス（読み出し又は書き込み）許可命令がＣＰＵ１に送ら
れると、制御回路コントロール信号８がコントロールラ
イン制御回路７に送られ、コントロールライン制御回路
７が接続状態となり、これにより第２のＩＣメモリ２ｂ
のコントロールライン６ｂが接続状態となって第２の外
部接続端子３ｂから第２のＩＣメモリ２ｂにアクセスす
ることができるようになる。
接続端子３ａを介して、第２のＩＣメモリ２ｂのアクセ
ス（読み出し又は書き込み）許可命令がＣＰＵ１に送ら
れると、制御回路コントロール信号８がコントロールラ
イン制御回路７に送られ、コントロールライン制御回路
７が接続状態となり、これにより第２のＩＣメモリ２ｂ
のコントロールライン６ｂが接続状態となって第２の外
部接続端子３ｂから第２のＩＣメモリ２ｂにアクセスす
ることができるようになる。
【００１０】
【発明の効果】以上の通り、本発明によれば、ＣＰＵ
と、第１のＩＣメモリと、第１のＩＣメモリに接続され
た第１の外部接続端子を有すると共に、第２のＩＣメモ
リと、第２のＩＣメモリに接続された第２の外部接続端
子を有するＩＣメモリカードであって、第２のＩＣメモ
リと第２の外部接続端子間に、第２のＩＣメモリのコン
トロールラインを制御するコントロールライン制御回路
を介在させ、外部装置から第１の外部接続端子に与えら
れる信号に対応してＣＰＵから出力される制御回路コン
トロール信号によりコントロールライン制御回路を断状
態又は接続状態に切り換え自在として、第２の外部接続
端子から第２のＩＣメモリにアクセス不能又は可能とす
ることにより、メモリカードに内蔵されたＩＣメモリ内
に記憶された情報が第三者により不正に使用されるのを
防止すると共に、ＩＣメモリの記憶容量を大きくし、ま
たアクセス速度を速くすることができる等の利点があ
る。
と、第１のＩＣメモリと、第１のＩＣメモリに接続され
た第１の外部接続端子を有すると共に、第２のＩＣメモ
リと、第２のＩＣメモリに接続された第２の外部接続端
子を有するＩＣメモリカードであって、第２のＩＣメモ
リと第２の外部接続端子間に、第２のＩＣメモリのコン
トロールラインを制御するコントロールライン制御回路
を介在させ、外部装置から第１の外部接続端子に与えら
れる信号に対応してＣＰＵから出力される制御回路コン
トロール信号によりコントロールライン制御回路を断状
態又は接続状態に切り換え自在として、第２の外部接続
端子から第２のＩＣメモリにアクセス不能又は可能とす
ることにより、メモリカードに内蔵されたＩＣメモリ内
に記憶された情報が第三者により不正に使用されるのを
防止すると共に、ＩＣメモリの記憶容量を大きくし、ま
たアクセス速度を速くすることができる等の利点があ
る。
【図１】本発明のＩＣメモリカードの一実施例を示すブ
ロック図
ロック図
【図２】従来のＩＣメモリカードを示すブロック図
１ ＣＰＵ ２ａ 第１のＩＣメモリ ２ｂ 第２のＩＣメモリ ３ａ 第１の外部接続端子 ３ｂ 第２の外部接続端子 ４ａ 第１のＩＣメモリのデータバス ４ｂ 第２のＩＣメモリのデータバス ５ａ 第１のＩＣメモリのアドレスバス ５ｂ 第２のＩＣメモリのアドレスバス ６ａ 第１のＩＣメモリのコントロールライン ６ｂ 第２のＩＣメモリのコントロールライン ７ コントロールライン制御回路 ８ 制御回路コントロール信号
Claims (1)
- 【請求項１】ＣＰＵと、第１のＩＣメモリと、第１のＩ
Ｃメモリに接続された第１の外部接続端子を有すると共
に、第２のＩＣメモリと、第２のＩＣメモリに接続され
た第２の外部接続端子を有するＩＣメモリカードであっ
て、第２のＩＣメモリと第２の外部接続端子間に、第２
のＩＣメモリのコントロールラインを制御するコントロ
ールライン制御回路を介在させ、外部装置から第１の外
部接続端子に与えられる信号に対応してＣＰＵから出力
される制御回路コントロール信号によりコントロールラ
イン制御回路を断状態又は接続状態に切り換え自在とし
て、第２の外部接続端子から第２のＩＣメモリにアクセ
ス不能又は可能とすることを特徴とするＩＣメモリカー
ド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001709A JPH07210641A (ja) | 1994-01-12 | 1994-01-12 | Ｉｃメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001709A JPH07210641A (ja) | 1994-01-12 | 1994-01-12 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210641A true JPH07210641A (ja) | 1995-08-11 |
Family
ID=11509087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6001709A Pending JPH07210641A (ja) | 1994-01-12 | 1994-01-12 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210641A (ja) |
-
1994
- 1994-01-12 JP JP6001709A patent/JPH07210641A/ja active Pending
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