JPH0721094A - データ入出力回路 - Google Patents
データ入出力回路Info
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- JPH0721094A JPH0721094A JP5165688A JP16568893A JPH0721094A JP H0721094 A JPH0721094 A JP H0721094A JP 5165688 A JP5165688 A JP 5165688A JP 16568893 A JP16568893 A JP 16568893A JP H0721094 A JPH0721094 A JP H0721094A
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Abstract
(57)【要約】
【目的】 ノイズなどによりプログラムが暴走して方向
レジスタの内容を書き換えてしまうことを防止し、外部
回路や内部回路に対して貫通電流が流れることを防止す
るデータ入出力回路を得る。 【構成】 データ入出力回路において、方向レジスタへ
の書き込みが一度しか行えない書き込み禁止回路を設け
る。
レジスタの内容を書き換えてしまうことを防止し、外部
回路や内部回路に対して貫通電流が流れることを防止す
るデータ入出力回路を得る。 【構成】 データ入出力回路において、方向レジスタへ
の書き込みが一度しか行えない書き込み禁止回路を設け
る。
Description
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
に用いられ、データ入出力の方向を決める方向レジスタ
を備えたデータ入出力回路に関するものである。
に用いられ、データ入出力の方向を決める方向レジスタ
を備えたデータ入出力回路に関するものである。
【０００２】
【従来の技術】図１０は、マイクロコンピュータに用い
られる従来のデータ入出力回路の回路図である。図にお
いて、１０は方向レジスタであり、これは直列に接続さ
れた２つのＮＯＴ回路１、２とＮＯＴ回路２の出力をＮ
ＯＴ回路１の入力に接続するスイッチ回路４とデータバ
ス１４から配線８を通してＮＯＴ回路１の入力信号を得
るスイッチ回路３より構成される。５はＮＯＴ回路１の
入力に接続されたＮチャネルトランジスタであり、１１
は配線６を通して方向レジスタ１０の出力により入出力
の方向を制御する入出力回路である。９はデータバス１
４と入出力回路１１を結ぶ配線であり、１２は配線７を
通して入出力回路１１に接続される外部入出力端子であ
る。そして方向レジスタ１０、入出力回路１１、外部入
出力端子１２よりデータ入出力回路ブロック１３が構成
される。
られる従来のデータ入出力回路の回路図である。図にお
いて、１０は方向レジスタであり、これは直列に接続さ
れた２つのＮＯＴ回路１、２とＮＯＴ回路２の出力をＮ
ＯＴ回路１の入力に接続するスイッチ回路４とデータバ
ス１４から配線８を通してＮＯＴ回路１の入力信号を得
るスイッチ回路３より構成される。５はＮＯＴ回路１の
入力に接続されたＮチャネルトランジスタであり、１１
は配線６を通して方向レジスタ１０の出力により入出力
の方向を制御する入出力回路である。９はデータバス１
４と入出力回路１１を結ぶ配線であり、１２は配線７を
通して入出力回路１１に接続される外部入出力端子であ
る。そして方向レジスタ１０、入出力回路１１、外部入
出力端子１２よりデータ入出力回路ブロック１３が構成
される。
【０００３】次に、動作について説明する。図１１は、
方向レジスタ１０への書き込み信号ＷＲに対する方向レ
ジスタのスイッチ回路３、４のタイミング図を示したも
のである。方向レジスタ１０の内容が設定される時、方
向レジスタ１０への書き込み信号ＷＲによってスイッチ
回路３がオンすると同時にスイッチ回路４がオフする。
この時、データバス１４より配線８を通してデータが入
力され、スイッチ回路３がオフすると同時にスイッチ回
路４がオンして、ＮＯＴ回路１とＮＯＴ回路２で構成さ
れるラッチ回路によってデータが保持される。したがっ
て、データ入出力回路ブロック１３をデータの入力を行
うために用いる場合には、方向レジスタ１０の内容をグ
ランドレベル（以下、ローレベルという）にして、外部
入出力端子１２から入力されたデータを配線７、入出力
回路１１、配線９を介してデータバス１４に入力する。
また、データ入出力回路ブロック１３をデータの出力を
行うために用いる場合には、方向レジスタ１０の内容を
電源電圧レベル（以下、ハイレベルという）にして、デ
ータバス１４のデータを配線９、入出力回路１１、配線
７を介して外部入出力端子１２に出力する。尚、初期状
態では方向レジスタ１０は初期化信号によってＮチャネ
ルトランジスタ５が一定期間オンしているため、ローレ
ベルを保持している。
方向レジスタ１０への書き込み信号ＷＲに対する方向レ
ジスタのスイッチ回路３、４のタイミング図を示したも
のである。方向レジスタ１０の内容が設定される時、方
向レジスタ１０への書き込み信号ＷＲによってスイッチ
回路３がオンすると同時にスイッチ回路４がオフする。
この時、データバス１４より配線８を通してデータが入
力され、スイッチ回路３がオフすると同時にスイッチ回
路４がオンして、ＮＯＴ回路１とＮＯＴ回路２で構成さ
れるラッチ回路によってデータが保持される。したがっ
て、データ入出力回路ブロック１３をデータの入力を行
うために用いる場合には、方向レジスタ１０の内容をグ
ランドレベル（以下、ローレベルという）にして、外部
入出力端子１２から入力されたデータを配線７、入出力
回路１１、配線９を介してデータバス１４に入力する。
また、データ入出力回路ブロック１３をデータの出力を
行うために用いる場合には、方向レジスタ１０の内容を
電源電圧レベル（以下、ハイレベルという）にして、デ
ータバス１４のデータを配線９、入出力回路１１、配線
７を介して外部入出力端子１２に出力する。尚、初期状
態では方向レジスタ１０は初期化信号によってＮチャネ
ルトランジスタ５が一定期間オンしているため、ローレ
ベルを保持している。
【０００４】以上のようにデータ入出力回路ブロック１
３の方向レジスタ１０の内容は図１１に示すように方向
レジスタ１０への書き込み信号ＷＲによって何度でも書
き換えることができる。
３の方向レジスタ１０の内容は図１１に示すように方向
レジスタ１０への書き込み信号ＷＲによって何度でも書
き換えることができる。
【０００５】
【発明が解決しようとする課題】上記のような従来のデ
ータ入出力回路では、ノイズなどによってプログラムが
暴走して方向レジスタへ書き込み信号が出され、方向レ
ジスタの内容を書き換えてしまったり、また外部回路や
内部回路に対して貫通電流が流れてしまうなどという問
題点があった。
ータ入出力回路では、ノイズなどによってプログラムが
暴走して方向レジスタへ書き込み信号が出され、方向レ
ジスタの内容を書き換えてしまったり、また外部回路や
内部回路に対して貫通電流が流れてしまうなどという問
題点があった。
【０００６】この発明は、このような問題点を解決する
ためになされたもので、ノイズなどによりプログラムが
暴走して方向レジスタの内容を書き換えてしまうことを
防止または検知し、外部回路や内部回路に対して貫通電
流が流れることを防止するデータ入出力回路を得ること
を目的としたものである。
ためになされたもので、ノイズなどによりプログラムが
暴走して方向レジスタの内容を書き換えてしまうことを
防止または検知し、外部回路や内部回路に対して貫通電
流が流れることを防止するデータ入出力回路を得ること
を目的としたものである。
【０００７】
【課題を解決するための手段】請求項１に係るデータ入
出力回路においては、方向レジスタへの書き込みが一度
しか行えず、繰り返して書き込みができない書き込み禁
止回路を設ける。
出力回路においては、方向レジスタへの書き込みが一度
しか行えず、繰り返して書き込みができない書き込み禁
止回路を設ける。
【０００８】請求項２に係るデータ入出力回路において
は、方向レジスタに繰り返して書き込みができない書き
込み禁止回路を設けると同時に一度方向レジスタへの書
き込みを行った後に、その内容を変更したい場合に再度
書き込みを行えるように書き込み許可レジスタを設け
る。
は、方向レジスタに繰り返して書き込みができない書き
込み禁止回路を設けると同時に一度方向レジスタへの書
き込みを行った後に、その内容を変更したい場合に再度
書き込みを行えるように書き込み許可レジスタを設け
る。
【０００９】請求項３に係るデータ入出力回路は、一度
方向レジスタの内容を設定した後にその内容を変更した
い場合に、方向レジスタへの書き込みを二度行うことで
方向レジスタの内容を変更できる回路にする。
方向レジスタの内容を設定した後にその内容を変更した
い場合に、方向レジスタへの書き込みを二度行うことで
方向レジスタの内容を変更できる回路にする。
【００１０】請求項４に係るデータ入出力回路は、割り
込み処理を行う回路を設け、方向レジスタへの書き込み
が２回以上行われたことを検知する。
込み処理を行う回路を設け、方向レジスタへの書き込み
が２回以上行われたことを検知する。
【００１１】請求項５に係るデータ入出力回路は、方向
レジスタへの書き込みが二度以上行われた場合に方向レ
ジスタの内容を初期化する初期化信号発生回路を設け
る。
レジスタへの書き込みが二度以上行われた場合に方向レ
ジスタの内容を初期化する初期化信号発生回路を設け
る。
【００１２】請求項６に係るデータ入出力回路は、方向
レジスタの内容が変化したことを検知する割り込み処理
回路を設ける。
レジスタの内容が変化したことを検知する割り込み処理
回路を設ける。
【００１３】
【作用】請求項１におけるデータ入出力回路は、方向レ
ジスタへの書き込みが一度しか行えない書き込み禁止回
路を設けたので、繰り返して方向レジスタへの書き込み
は行えない。
ジスタへの書き込みが一度しか行えない書き込み禁止回
路を設けたので、繰り返して方向レジスタへの書き込み
は行えない。
【００１４】請求項２におけるデータ入出力回路は、方
向レジスタに書き込み許可レジスタを設けたので、方向
レジスタの内容を変更したい場合についてのみ方向レジ
スタへの書き込みを行う。
向レジスタに書き込み許可レジスタを設けたので、方向
レジスタの内容を変更したい場合についてのみ方向レジ
スタへの書き込みを行う。
【００１５】請求項３におけるデータ入出力回路は、方
向レジスタの内容を変更したい場合についてのみ方向レ
ジスタへの書き込みを２度行う。
向レジスタの内容を変更したい場合についてのみ方向レ
ジスタへの書き込みを２度行う。
【００１６】請求項４におけるデータ入出力回路は、割
り込み処理回路により方向レジスタへの書き込み回数を
検知する。
り込み処理回路により方向レジスタへの書き込み回数を
検知する。
【００１７】請求項５におけるデータ入出力回路は、方
向レジスタへの書き込み回数により方向レジスタの内容
を初期化する。
向レジスタへの書き込み回数により方向レジスタの内容
を初期化する。
【００１８】請求項６におけるデータ入出力回路は、割
り込み処理回路を設けたことにより方向レジスタの内容
が変化したことを検知する。
り込み処理回路を設けたことにより方向レジスタの内容
が変化したことを検知する。
【００１９】
実施例１．図１は、この発明の実施例１を示す回路図で
ある。図において、２６Ａはラッチ回路であり、このラ
ッチ回路２６ＡはＮＯＴ回路１５及び１６を直列に接続
してＮＯＴ回路１６の出力をＮＯＴ回路１５の入力に接
続するスイッチ回路１８と、電源電圧をＮＯＴ回路１５
の入力に接続するスイッチ回路１７より構成されてい
る。１９はＮチャネルトランジスタでありスイッチ回路
１５の入力に接続されている。２６Ｂもラッチ回路であ
り、ラッチ回路２６Ａと同様の回路構成で、ＮＯＴ回路
２０と２１、スイッチ回路２２と２３より構成されてい
るが、スイッチ回路２２によりＮＯＴ回路２０の入力に
接続されるのは電源電圧ではなくラッチ回路２６Ａ出力
となる。２４はラッチ回路２６Ｂの出力２７と従来の方
向レジスタへの書き込み信号ＷＲが入力として入る２入
力ＮＯＲ回路であり、その出力がＮＯＴ回路２５を経
て、この発明による方向レジスタへの書き込み信号Ｗ
（図１１のＷＲに対応）となり、図１０に示したスイッ
チ回路３、４を制御する。尚、図１に方向レジスタは図
示しないが、この方向レジスタは図１０に示したものと
同じである。また、図１のスイッチ回路１７、１８、２
２、２３は従来の方向レジスタへの書き込み信号ＷＲに
よって制御される。
ある。図において、２６Ａはラッチ回路であり、このラ
ッチ回路２６ＡはＮＯＴ回路１５及び１６を直列に接続
してＮＯＴ回路１６の出力をＮＯＴ回路１５の入力に接
続するスイッチ回路１８と、電源電圧をＮＯＴ回路１５
の入力に接続するスイッチ回路１７より構成されてい
る。１９はＮチャネルトランジスタでありスイッチ回路
１５の入力に接続されている。２６Ｂもラッチ回路であ
り、ラッチ回路２６Ａと同様の回路構成で、ＮＯＴ回路
２０と２１、スイッチ回路２２と２３より構成されてい
るが、スイッチ回路２２によりＮＯＴ回路２０の入力に
接続されるのは電源電圧ではなくラッチ回路２６Ａ出力
となる。２４はラッチ回路２６Ｂの出力２７と従来の方
向レジスタへの書き込み信号ＷＲが入力として入る２入
力ＮＯＲ回路であり、その出力がＮＯＴ回路２５を経
て、この発明による方向レジスタへの書き込み信号Ｗ
（図１１のＷＲに対応）となり、図１０に示したスイッ
チ回路３、４を制御する。尚、図１に方向レジスタは図
示しないが、この方向レジスタは図１０に示したものと
同じである。また、図１のスイッチ回路１７、１８、２
２、２３は従来の方向レジスタへの書き込み信号ＷＲに
よって制御される。
【００２０】次に、実施例１による方向レジスタへの書
き込み信号ＷＲについて説明する。図２は、図１に対す
るタイミング図を示したものである。Ｎチャネルトラン
ジスタ１９に対してハイレベルの初期信号が一定期間入
力されるとＮＯＴ回路１５の入力はロ−レベルになり、
ＮＯＴ回路１５の出力はハイレベルになる。その結果、
スイッチ回路１８と２２がオンし、スイッチ回路１７と
２３がオフするため、ラッチ回路２６Ａの出力はハイレ
ベルに保持される。この時スイッチ回路２２がオンして
いるので、ＮＯＴ回路２０の入力はハイレベルになり、
ラッチ回路２６Ｂ出力２７はロ−レベルになる。初期状
態では、図２に示すようにＷＲはハイレベルなので２入
力ＮＯＲ回路２４の出力はローレベルとなり、ＮＯＴ回
路２５の出力Ｗはハイレベルとなる。次に、従来の方向
レジスタへの書き込み信号ＷＲがローレベルになると、
スイッチ回路１７と２３がオンし、スイッチ回路１８と
２２がオフし、ＮＯＴ回路１５の出力はローレベルとな
る。この時、ラッチ回路２６Ｂはローレベルに保持され
ているので、ラッチ回路の出力２７もローレベルのまま
である。その結果、２入力ＮＯＲ回路２４の入力である
ラッチ回路２６Ｂの出力２７と従来の方向レジスタへの
書き込み信号ＷＲで、２入力ＮＯＲ回路２４の出力はハ
イレベルとなり、ＮＯＴ回路２５の出力Ｗはローレベル
となる。また、従来の方向レジスタへの書き込み信号Ｗ
Ｒがハイレベルになると、スイッチ回路１７と２３がオ
フし、スイッチ回路１８と２２がオンし、ＮＯＴ回路１
５の出力がローレベルなのでラッチ回路２６Ａの出力は
ローレベルに保持される。この時スイッチ回路２２がオ
ンしているので、ＮＯＴ回路２０の入力はローレベルと
なり、ＮＯＴ回路２０の出力はハイレベルになる。した
がって、２入力ＮＯＲ回路２４の入力であるラッチ回路
２６Ｂの出力２７と従来の方向レジスタへの書き込み信
号ＷＲがハイレベルなので２入力ＮＯＲ回路２４の出力
はローレベルとなり、ＮＯＴ回路２５の出力であるＷは
ハイレベルとなる。図２に示すように、ラッチ回路２６
Ｂの出力２７がローレベルの時はＷＲの入力によってＷ
の出力が決まるが、ラッチ回路２６Ｂの出力２７がハイ
レベルの時は、ＷＲの入力によらずＷの出力は常にハイ
レベルとなる。以上の結果、実施例１においては、図１
０に示した方向レジスタへの書き込みは一度はできる
が、繰り返しはできなくなる。
き込み信号ＷＲについて説明する。図２は、図１に対す
るタイミング図を示したものである。Ｎチャネルトラン
ジスタ１９に対してハイレベルの初期信号が一定期間入
力されるとＮＯＴ回路１５の入力はロ−レベルになり、
ＮＯＴ回路１５の出力はハイレベルになる。その結果、
スイッチ回路１８と２２がオンし、スイッチ回路１７と
２３がオフするため、ラッチ回路２６Ａの出力はハイレ
ベルに保持される。この時スイッチ回路２２がオンして
いるので、ＮＯＴ回路２０の入力はハイレベルになり、
ラッチ回路２６Ｂ出力２７はロ−レベルになる。初期状
態では、図２に示すようにＷＲはハイレベルなので２入
力ＮＯＲ回路２４の出力はローレベルとなり、ＮＯＴ回
路２５の出力Ｗはハイレベルとなる。次に、従来の方向
レジスタへの書き込み信号ＷＲがローレベルになると、
スイッチ回路１７と２３がオンし、スイッチ回路１８と
２２がオフし、ＮＯＴ回路１５の出力はローレベルとな
る。この時、ラッチ回路２６Ｂはローレベルに保持され
ているので、ラッチ回路の出力２７もローレベルのまま
である。その結果、２入力ＮＯＲ回路２４の入力である
ラッチ回路２６Ｂの出力２７と従来の方向レジスタへの
書き込み信号ＷＲで、２入力ＮＯＲ回路２４の出力はハ
イレベルとなり、ＮＯＴ回路２５の出力Ｗはローレベル
となる。また、従来の方向レジスタへの書き込み信号Ｗ
Ｒがハイレベルになると、スイッチ回路１７と２３がオ
フし、スイッチ回路１８と２２がオンし、ＮＯＴ回路１
５の出力がローレベルなのでラッチ回路２６Ａの出力は
ローレベルに保持される。この時スイッチ回路２２がオ
ンしているので、ＮＯＴ回路２０の入力はローレベルと
なり、ＮＯＴ回路２０の出力はハイレベルになる。した
がって、２入力ＮＯＲ回路２４の入力であるラッチ回路
２６Ｂの出力２７と従来の方向レジスタへの書き込み信
号ＷＲがハイレベルなので２入力ＮＯＲ回路２４の出力
はローレベルとなり、ＮＯＴ回路２５の出力であるＷは
ハイレベルとなる。図２に示すように、ラッチ回路２６
Ｂの出力２７がローレベルの時はＷＲの入力によってＷ
の出力が決まるが、ラッチ回路２６Ｂの出力２７がハイ
レベルの時は、ＷＲの入力によらずＷの出力は常にハイ
レベルとなる。以上の結果、実施例１においては、図１
０に示した方向レジスタへの書き込みは一度はできる
が、繰り返しはできなくなる。
【００２１】実施例２．図３は、この発明の実施例２を
示す回路図である。図において図１と同一の符合は図１
と同じものを表しており、ラッチ回路４２ＡはＮＯＴ回
路２８、２入力ＮＯＲ回路２９、スイッチ回路３０、３
１より構成され、ラッチ回路４２ＢはＮＯＴ回路３３、
３４、スイッチ回路３５、３６より構成されている。３
２はＮＯＴ回路２８の入力に接続されたＮチャネルトラ
ンジスタでり、２入力ＮＯＲ回路の一方の入力はラッチ
回路４２Ｂの出力４３を入力とするＮＯＴ回路３７、３
８で構成された遅延回路４２Ｃの出力となる。また、２
６Ｃは図１のラッチ回路２６ＡのＮＯＴ回路１５を２入
力ＮＡＮＤ回路４１で置き換え、もう１つの入力をラッ
チ回路４２Ｂの出力と初期化信号を入力とする２入力Ｎ
ＯＲ回路４０の出力として得るラッチ回路となってい
る。そして、ラッチ回路４２Ａと４２Ｂ、遅延回路４２
Ｃより書き込み許可レジスタ（以下、許可レジスタとい
う）４４を構成している。尚、スイッチ回路３０、３
１、３５、３６は書き込み許可レジスタへの書き込み信
号（以下、ライト信号という）によって制御されてい
る。図４は図３に対するタイミング図である。
示す回路図である。図において図１と同一の符合は図１
と同じものを表しており、ラッチ回路４２ＡはＮＯＴ回
路２８、２入力ＮＯＲ回路２９、スイッチ回路３０、３
１より構成され、ラッチ回路４２ＢはＮＯＴ回路３３、
３４、スイッチ回路３５、３６より構成されている。３
２はＮＯＴ回路２８の入力に接続されたＮチャネルトラ
ンジスタでり、２入力ＮＯＲ回路の一方の入力はラッチ
回路４２Ｂの出力４３を入力とするＮＯＴ回路３７、３
８で構成された遅延回路４２Ｃの出力となる。また、２
６Ｃは図１のラッチ回路２６ＡのＮＯＴ回路１５を２入
力ＮＡＮＤ回路４１で置き換え、もう１つの入力をラッ
チ回路４２Ｂの出力と初期化信号を入力とする２入力Ｎ
ＯＲ回路４０の出力として得るラッチ回路となってい
る。そして、ラッチ回路４２Ａと４２Ｂ、遅延回路４２
Ｃより書き込み許可レジスタ（以下、許可レジスタとい
う）４４を構成している。尚、スイッチ回路３０、３
１、３５、３６は書き込み許可レジスタへの書き込み信
号（以下、ライト信号という）によって制御されてい
る。図４は図３に対するタイミング図である。
【００２２】次に、許可レジスタ４４について説明す
る。図３において、Ｎチャネルトランジスタ３２に対し
てハイレベルの初期化信号が一定期間入力されるとＮＯ
Ｔ回路２８の入力がローレベルになり、Ｎチャネルトラ
ンジスタ３２の出力はハイレベルになる。その結果、ス
イッチ回路３１、３５がオンし、スイッチ回路３０、３
６がオフするため、ラッチ回路４２Ａはハイレベルに保
持される。この時、スイッチ回路３５がオンしているの
で、ＮＯＴ回路３３の入力がハイレベルになり、ＮＯＴ
回路３８と２入力ＮＯＲ回路４０の入力がそれぞれロー
レベルとなる。ＮＯＴ回路３８の入力がローレベルなの
でＮＯＴ回路３７の出力もローレベルとなり、２入力Ｎ
ＯＲ回路２９の一方の入力はローレベルとなる。次に、
許可レジスタへの書き込みを行うとライト信号がローレ
ベルとなり、スイッチ回路３０、３６がオンし、スイッ
チ回路３１、３５がオフするのでＮＯＴ回路２８の出力
はロ−レベルとなる。この時、スイッチ回路３６がオン
しているので、ラッチ回路４２Ｂの出力４３はローレベ
ルに保持され、ＮＯＴ回路３８と２入力ＮＯＲ回路４０
への入力はローレベルのままである。また、ライト信号
がハイレベルになると、スイッチ回路３０、３５がオフ
し、スイッチ回路３１、３６がオンするので、ＮＯＴ回
路２８の出力がローレベルになり、ラッチ回路４２ＡＮ
Ｏ移出力はローレベルに保持される。この時、スイッチ
回路３５がオンしているので、ＮＯＴ回路３３の入力は
ローレベルになりＮＯＴ回路３８の入力と２入力ＯＲ回
路４０の一方入力はハイレベルとなる。ＮＯＴ回路３８
の入力がハイレベルなのでＮＯＴ回路３７の出力もハイ
レベルとなる。さらに、ＮＯＴ回路３７と３８で遅延回
路４２Ｃが構成されているので、ＮＯＴ回路３８にハイ
レベルの信号が入力されてからＮＯＴ回路３７からハイ
レベルの信号が出力されるまでに数１０ｎｓ遅れがあ
る。ＮＯＴ回路３７の出力がハイレベルなので、２入力
ＮＯＲ回路２９の１つの入力はハイレベルになり、２入
力ＮＯＲ回路２９の出力はローレベルとなる。したがっ
て、ＮＯＲ回路２８の入力はローレベルになり、２入力
ＮＯＲ回路２９のもう１つの入力とＮＯＴ回路３３の入
力はハイレベルとなり、ラッチ回路４２Ａの出力はロー
レベルに保持されラッチ回路４２Ｂの出力はローレベル
に保持される。
る。図３において、Ｎチャネルトランジスタ３２に対し
てハイレベルの初期化信号が一定期間入力されるとＮＯ
Ｔ回路２８の入力がローレベルになり、Ｎチャネルトラ
ンジスタ３２の出力はハイレベルになる。その結果、ス
イッチ回路３１、３５がオンし、スイッチ回路３０、３
６がオフするため、ラッチ回路４２Ａはハイレベルに保
持される。この時、スイッチ回路３５がオンしているの
で、ＮＯＴ回路３３の入力がハイレベルになり、ＮＯＴ
回路３８と２入力ＮＯＲ回路４０の入力がそれぞれロー
レベルとなる。ＮＯＴ回路３８の入力がローレベルなの
でＮＯＴ回路３７の出力もローレベルとなり、２入力Ｎ
ＯＲ回路２９の一方の入力はローレベルとなる。次に、
許可レジスタへの書き込みを行うとライト信号がローレ
ベルとなり、スイッチ回路３０、３６がオンし、スイッ
チ回路３１、３５がオフするのでＮＯＴ回路２８の出力
はロ−レベルとなる。この時、スイッチ回路３６がオン
しているので、ラッチ回路４２Ｂの出力４３はローレベ
ルに保持され、ＮＯＴ回路３８と２入力ＮＯＲ回路４０
への入力はローレベルのままである。また、ライト信号
がハイレベルになると、スイッチ回路３０、３５がオフ
し、スイッチ回路３１、３６がオンするので、ＮＯＴ回
路２８の出力がローレベルになり、ラッチ回路４２ＡＮ
Ｏ移出力はローレベルに保持される。この時、スイッチ
回路３５がオンしているので、ＮＯＴ回路３３の入力は
ローレベルになりＮＯＴ回路３８の入力と２入力ＯＲ回
路４０の一方入力はハイレベルとなる。ＮＯＴ回路３８
の入力がハイレベルなのでＮＯＴ回路３７の出力もハイ
レベルとなる。さらに、ＮＯＴ回路３７と３８で遅延回
路４２Ｃが構成されているので、ＮＯＴ回路３８にハイ
レベルの信号が入力されてからＮＯＴ回路３７からハイ
レベルの信号が出力されるまでに数１０ｎｓ遅れがあ
る。ＮＯＴ回路３７の出力がハイレベルなので、２入力
ＮＯＲ回路２９の１つの入力はハイレベルになり、２入
力ＮＯＲ回路２９の出力はローレベルとなる。したがっ
て、ＮＯＲ回路２８の入力はローレベルになり、２入力
ＮＯＲ回路２９のもう１つの入力とＮＯＴ回路３３の入
力はハイレベルとなり、ラッチ回路４２Ａの出力はロー
レベルに保持されラッチ回路４２Ｂの出力はローレベル
に保持される。
【００２３】図３に示すように、一度方向レジスタへの
書き込みを行った後に方向レジスタの内容を書き換えた
い場合には、書き込み許可レジスタへの書き込みを行う
ことによって、初期化信号と同様の動作が得られ、ラッ
チ回路２６Ｃの内容をハイレベルにして、ラッチ回路２
６Ｂの出力をローレベルにする。
書き込みを行った後に方向レジスタの内容を書き換えた
い場合には、書き込み許可レジスタへの書き込みを行う
ことによって、初期化信号と同様の動作が得られ、ラッ
チ回路２６Ｃの内容をハイレベルにして、ラッチ回路２
６Ｂの出力をローレベルにする。
【００２４】実施例１では、データ入出力回路の入出力
の方向を変更する方法としては初期化以外になかった
が、実施例２では方向レジスタの内容をプログラムで書
き換えることができる。
の方向を変更する方法としては初期化以外になかった
が、実施例２では方向レジスタの内容をプログラムで書
き換えることができる。
【００２５】実施例３．図５は、この発明の実施例３を
示す回路図である。図において、図１と同一のものは、
同一の符号を付して説明を省略する。４５は、ラッチ回
路２６Ａとラッチ回路２６Ｂを結ぶ配線である。図６
は、図５に対するタイミング図である。
示す回路図である。図において、図１と同一のものは、
同一の符号を付して説明を省略する。４５は、ラッチ回
路２６Ａとラッチ回路２６Ｂを結ぶ配線である。図６
は、図５に対するタイミング図である。
【００２６】図５では、配線４５によってラッチ回路２
６Ｂの内容がラッチ回路２６Ａに入力されるため、ラッ
チ回路２６Ａの入力は方向レジスタへの書き込みが行わ
れるごとに変化する。このように、実施例１ではデータ
入出力回路の入出力の方向を変更する方法としては初期
化以外になかったが、実施例３では方向レジスタの内容
を奇数回ごとにプログラムで書き換えることができる。
６Ｂの内容がラッチ回路２６Ａに入力されるため、ラッ
チ回路２６Ａの入力は方向レジスタへの書き込みが行わ
れるごとに変化する。このように、実施例１ではデータ
入出力回路の入出力の方向を変更する方法としては初期
化以外になかったが、実施例３では方向レジスタの内容
を奇数回ごとにプログラムで書き換えることができる。
【００２７】実施例４．図７は、この発明の実施例４を
示す回路図である。図において、図１と同一のものは同
一の符号を付して説明を省略する。４６は、ラッチ回路
２６Ｂの出力とＮＯＴ回路４８の出力を入力とする２入
力ＮＡＮＤ回路であり、４７はこの２入力ＮＡＮＤ回路
４６の出力であり、割り込み回路ブロック４９に接続さ
れる。
示す回路図である。図において、図１と同一のものは同
一の符号を付して説明を省略する。４６は、ラッチ回路
２６Ｂの出力とＮＯＴ回路４８の出力を入力とする２入
力ＮＡＮＤ回路であり、４７はこの２入力ＮＡＮＤ回路
４６の出力であり、割り込み回路ブロック４９に接続さ
れる。
【００２８】実施例４では、一度方向レジスタへの書き
込みが行われて、ラッチ回路２６Ｂの出力２７がハイレ
ベルになった後に、従来の方向レジスタへの書き込み信
号ＷＲがローレベルになると、２入力ＮＡＮＤ回路４６
の出力がローレベルになり、この出力が割り込み回路ブ
ロック４９に入力され割り込み処理が行われる。これに
よって、一度方向レジスタへの書き込みが行われた後
に、ノイズなどによりプログラムが暴走して方向レジス
タの内容を書き換えてしまった場合に、これを検知する
ことができる。
込みが行われて、ラッチ回路２６Ｂの出力２７がハイレ
ベルになった後に、従来の方向レジスタへの書き込み信
号ＷＲがローレベルになると、２入力ＮＡＮＤ回路４６
の出力がローレベルになり、この出力が割り込み回路ブ
ロック４９に入力され割り込み処理が行われる。これに
よって、一度方向レジスタへの書き込みが行われた後
に、ノイズなどによりプログラムが暴走して方向レジス
タの内容を書き換えてしまった場合に、これを検知する
ことができる。
【００２９】実施例５．図８は、この発明の実施例５を
示す回路図である。回路構成は図７と同様であり、２入
力ＮＡＮＤ回路４６の出力４７が初期化回路ブロック５
０に接続される。図８では、一度方向レジスタへの書き
込みを行い、ラッチ回路２６Ｂの出力２７がハイレベル
になった後に、従来の方向レジスタへの書き込み信号Ｗ
Ｒがローレベルになると、２入力ＮＡＮＤ回路４６の出
力がローレベルになり、これが初期化回路ブロック５０
に入力され初期化信号が発生する。これによって、一度
方向レジスタへの書き込みが行われた後に、ノイズなど
によりプログラムが暴走して方向レジスタの内容を書き
換えてしまった場合には、強制的に初期化を行う。
示す回路図である。回路構成は図７と同様であり、２入
力ＮＡＮＤ回路４６の出力４７が初期化回路ブロック５
０に接続される。図８では、一度方向レジスタへの書き
込みを行い、ラッチ回路２６Ｂの出力２７がハイレベル
になった後に、従来の方向レジスタへの書き込み信号Ｗ
Ｒがローレベルになると、２入力ＮＡＮＤ回路４６の出
力がローレベルになり、これが初期化回路ブロック５０
に入力され初期化信号が発生する。これによって、一度
方向レジスタへの書き込みが行われた後に、ノイズなど
によりプログラムが暴走して方向レジスタの内容を書き
換えてしまった場合には、強制的に初期化を行う。
【００３０】実施例６．図９は、この発明の実施例６を
示す回路図である。図において、５１、５２は遅延回路
６０を構成するＮＯＴ回路であり、５３は遅延回路６０
の入力と出力を２入力とするＥＸＯＲ回路であり、５４
はＥＸＯＲ回路５３の出力とＮＯＴ回路５６の出力を２
入力とする２入力ＮＯＲ回路であり、この２入力ＮＯＲ
回路５４の出力がＮＯＴ回路５５を介して割り込み回路
ブロック５７に接続される。また、遅延回路６０の入力
５９は方向レジスタの内容であり、ＮＯＴ回路５６の入
力５８は方向レジスタへの書き込み信号である。
示す回路図である。図において、５１、５２は遅延回路
６０を構成するＮＯＴ回路であり、５３は遅延回路６０
の入力と出力を２入力とするＥＸＯＲ回路であり、５４
はＥＸＯＲ回路５３の出力とＮＯＴ回路５６の出力を２
入力とする２入力ＮＯＲ回路であり、この２入力ＮＯＲ
回路５４の出力がＮＯＴ回路５５を介して割り込み回路
ブロック５７に接続される。また、遅延回路６０の入力
５９は方向レジスタの内容であり、ＮＯＴ回路５６の入
力５８は方向レジスタへの書き込み信号である。
【００３１】図９において、ノイズなどにより方向レジ
スタの内容５９が変化するとＥＸＯＲ回路５３の一方の
入力が変化し、もう一方の出力は遅延回路６０の出力に
なっているので変化するまでに１０数ｎｓ時間がかか
る。そのため、ＥＸＯＲ回路５３の出力はこの１０数ｎ
ｓの間ローレベルとなり、この時方向レジスタへの書き
込み信号５８はハイレベル、ＮＯＴ回路５６の出力はロ
ーレベルとなる。２入力ＮＯＲ回路５４の両方の入力が
ローレベルになるので、その出力はハイレベルとなり、
ＮＯＴ回路５５の出力はローレベルとなる。したがっ
て、この時には割り込み回路ブロック５７に１０数ｎｓ
のローパルスを入力して、割り込み処理を行う。また、
方向レジスタへの書き込みを行ったときは、方向レジス
タへの書き込み信号５８がローレベルとなり、ＮＯＴ回
路５６の出力がハイレベルとなる。この時、２入力ＮＯ
Ｒ回路５４の一方の入力がハイレベルなので、その出力
はローレベルとなり、ＮＯＴ回路５５の出力はハイレベ
ルとなる。したがって、この時にはＮＯＴ回路５５の出
力が変化しないので、割り込み処理は行われない。この
ように、ノイズなどにより方向レジスタの内容が変化し
たことを検知できる。
スタの内容５９が変化するとＥＸＯＲ回路５３の一方の
入力が変化し、もう一方の出力は遅延回路６０の出力に
なっているので変化するまでに１０数ｎｓ時間がかか
る。そのため、ＥＸＯＲ回路５３の出力はこの１０数ｎ
ｓの間ローレベルとなり、この時方向レジスタへの書き
込み信号５８はハイレベル、ＮＯＴ回路５６の出力はロ
ーレベルとなる。２入力ＮＯＲ回路５４の両方の入力が
ローレベルになるので、その出力はハイレベルとなり、
ＮＯＴ回路５５の出力はローレベルとなる。したがっ
て、この時には割り込み回路ブロック５７に１０数ｎｓ
のローパルスを入力して、割り込み処理を行う。また、
方向レジスタへの書き込みを行ったときは、方向レジス
タへの書き込み信号５８がローレベルとなり、ＮＯＴ回
路５６の出力がハイレベルとなる。この時、２入力ＮＯ
Ｒ回路５４の一方の入力がハイレベルなので、その出力
はローレベルとなり、ＮＯＴ回路５５の出力はハイレベ
ルとなる。したがって、この時にはＮＯＴ回路５５の出
力が変化しないので、割り込み処理は行われない。この
ように、ノイズなどにより方向レジスタの内容が変化し
たことを検知できる。
【００３２】
【発明の効果】請求項第１項の発明におけるデータ入出
力回路によれば、方向レジスタへの書き込みを一度しか
行えない書き込み禁止回路設けたので、繰り返して方向
レジスタへの書き込みは行えないという効果を奏する。
力回路によれば、方向レジスタへの書き込みを一度しか
行えない書き込み禁止回路設けたので、繰り返して方向
レジスタへの書き込みは行えないという効果を奏する。
【００３３】請求項第２項の発明におけるデータ入出力
回路によれば、方向レジスタに書き込み許可レジスタを
設けたので、方向レジスタの内容を変更したい場合につ
いてのみ方向レジスタへの書き込みを行うことができる
という効果を奏する。
回路によれば、方向レジスタに書き込み許可レジスタを
設けたので、方向レジスタの内容を変更したい場合につ
いてのみ方向レジスタへの書き込みを行うことができる
という効果を奏する。
【００３４】請求項第３項の発明におけるデータ入出力
回路によれば、方向レジスタの内容を変更したい場合に
ついてのみ方向レジスタへの書き込みを２度行うことが
できるという効果を奏する。
回路によれば、方向レジスタの内容を変更したい場合に
ついてのみ方向レジスタへの書き込みを２度行うことが
できるという効果を奏する。
【００３５】請求項第４項の発明におけるデータ入出力
回路によれば、割り込み処理回路を設けたことにより、
方向レジスタへの書き込み回数を検知することができる
という効果を奏する。
回路によれば、割り込み処理回路を設けたことにより、
方向レジスタへの書き込み回数を検知することができる
という効果を奏する。
【００３６】請求項第５項の発明におけるデータ入出力
回路によれば、初期化信号発生回路を設けたことによ
り、方向レジスタへの書き込み回数を検知して方向レジ
スタの内容を初期化することができるという効果を奏す
る。
回路によれば、初期化信号発生回路を設けたことによ
り、方向レジスタへの書き込み回数を検知して方向レジ
スタの内容を初期化することができるという効果を奏す
る。
【００３７】請求項第６項の発明におけるデータ入出力
回路によれば、割り込み処理回路を設けたことにより、
方向レジスタの内容が変化したことを検知することがで
きるという効果を奏する。
回路によれば、割り込み処理回路を設けたことにより、
方向レジスタの内容が変化したことを検知することがで
きるという効果を奏する。
【００３８】そして以上のように、請求項１乃至請求項
６におけるデータ入出力回路によれば、ノイズなどによ
りプログラムが暴走して方向レジスタの内容を書き換え
てしまうことを防止または検知することができ、外部回
路や内部回路に対して貫通電流が流れることを防ぐこと
ができるという効果を奏する。
６におけるデータ入出力回路によれば、ノイズなどによ
りプログラムが暴走して方向レジスタの内容を書き換え
てしまうことを防止または検知することができ、外部回
路や内部回路に対して貫通電流が流れることを防ぐこと
ができるという効果を奏する。
【図１】この発明の実施例１を示す回路図である。
【図２】図１に対するタイミング図である。
【図３】この発明の実施例２を示す回路図である。
【図４】図３に対するタイミング図である。
【図５】この発明の実施例３を示す回路図である。
【図６】図５に対するタイミング図である。
【図７】この発明の実施例４を示す回路図である。
【図８】この発明の実施例５を示す回路図である。
【図９】この発明の実施例６を示す回路図である。
【図１０】従来のデータ入出力回路の回路図である。
【図１１】図１０に対するタイミング図である。
１，２，１５，１６，２０，２１，２５，２８，３３，
３４，３７，３８，４８，５１，５２，５５，５６ Ｎ
ＯＴ回路 ３，４，１７，１８，２２，２３，３０，３１，３５，
３６ スイッチ回路 ５，１９，３２ Ｎチャネルトランジスタ １０ 方向レジスタ １１ 入出力回路 １３ データ入出力回路ブロック ４４ 方向レジスタへの書き込み許可レジスタ ４９，５７ 割り込み回路ブロック
３４，３７，３８，４８，５１，５２，５５，５６ Ｎ
ＯＴ回路 ３，４，１７，１８，２２，２３，３０，３１，３５，
３６ スイッチ回路 ５，１９，３２ Ｎチャネルトランジスタ １０ 方向レジスタ １１ 入出力回路 １３ データ入出力回路ブロック ４４ 方向レジスタへの書き込み許可レジスタ ４９，５７ 割り込み回路ブロック
【手続補正書】
【提出日】平成６年７月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】上記のような従来のデ
ータ入出力回路では、ノイズなどによってプログラムが
暴走して方向レジスタへ書き込み信号が出され、方向レ
ジスタの内容を書き換えたりすることがあり、また外部
回路または内部回路に対して貫通電流が流れてしまうな
どという問題点があった。
ータ入出力回路では、ノイズなどによってプログラムが
暴走して方向レジスタへ書き込み信号が出され、方向レ
ジスタの内容を書き換えたりすることがあり、また外部
回路または内部回路に対して貫通電流が流れてしまうな
どという問題点があった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】請求項４におけるデータ入出力回路は、割
り込み処理回路により方向レジスタへの書き込みが２回
以上行われたことを検知する。
り込み処理回路により方向レジスタへの書き込みが２回
以上行われたことを検知する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】請求項５におけるデータ入出力回路は、方
向レジスタへの書き込みが２回以上行われたことにより
方向レジスタの内容を初期化する。
向レジスタへの書き込みが２回以上行われたことにより
方向レジスタの内容を初期化する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】次に、実施例１による方向レジスタへの書
き込み信号Ｗについて説明する。図２は、図１に対する
タイミング図を示したものである。Ｎチャネルトランジ
スタ１９に対してハイレベルの初期信号が一定期間入力
されるとＮＯＴ回路１５の入力はロ−レベルになり、Ｎ
ＯＴ回路１５の出力はハイレベルになる。その結果、ス
イッチ回路１８と２２がオンし、スイッチ回路１７と２
３がオフするため、ラッチ回路２６Ａの出力はハイレベ
ルに保持される。この時スイッチ回路２２がオンしてい
るので、ＮＯＴ回路２０の入力はハイレベルになり、ラ
ッチ回路２６Ｂの出力２７はロ−レベルになる。初期状
態では、図２に示すようにＷＲはハイレベルなので２入
力ＮＯＲ回路２４の出力はローレベルとなり、ＮＯＴ回
路２５の出力Ｗはハイレベルとなる。次に、従来の方向
レジスタへの書き込み信号ＷＲがローレベルになると、
スイッチ回路１７と２３がオンし、スイッチ回路１８と
２２がオフし、ＮＯＴ回路１５の出力はローレベルとな
る。この時、ラッチ回路２６Ｂはローレベルに保持され
ているので、ラッチ回路２６Ｂの出力２７はローレベル
のままである。その結果、２入力ＮＯＲ回路２４の入力
であるラッチ回路２６Ｂの出力２７と従来の方向レジス
タへの書き込み信号ＷＲで、２入力ＮＯＲ回路２４の出
力はハイレベルとなり、ＮＯＴ回路２５の出力Ｗはロー
レベルとなる。また、従来の方向レジスタへの書き込み
信号ＷＲがハイレベルになると、スイッチ回路１７と２
３がオフし、スイッチ回路１８と２２がオンし、ＮＯＴ
回路１５の出力がローレベルなのでラッチ回路２６Ａの
出力はローレベルに保持される。この時スイッチ回路２
２がオンしているので、ＮＯＴ回路２０の入力はローレ
ベルとなり、ＮＯＴ回路２０の出力はハイレベルにな
る。したがって、２入力ＮＯＲ回路２４の入力であるラ
ッチ回路２６Ｂの出力２７と従来の方向レジスタへの書
き込み信号ＷＲがハイレベルなので２入力ＮＯＲ回路２
４の出力はローレベルとなり、ＮＯＴ回路２５の出力で
あるＷはハイレベルとなる。図２に示すように、ラッチ
回路２６Ｂの出力２７がローレベルの時はＷＲの入力に
よってＷの出力が決まるが、ラッチ回路２６Ｂの出力２
７がハイレベルの時は、ＷＲの入力によらずＷの出力は
常にハイレベルとなる。以上の結果、実施例１において
は、図１０に示した方向レジスタへの書き込みは一度は
できるが、繰り返しはできなくなる。
き込み信号Ｗについて説明する。図２は、図１に対する
タイミング図を示したものである。Ｎチャネルトランジ
スタ１９に対してハイレベルの初期信号が一定期間入力
されるとＮＯＴ回路１５の入力はロ−レベルになり、Ｎ
ＯＴ回路１５の出力はハイレベルになる。その結果、ス
イッチ回路１８と２２がオンし、スイッチ回路１７と２
３がオフするため、ラッチ回路２６Ａの出力はハイレベ
ルに保持される。この時スイッチ回路２２がオンしてい
るので、ＮＯＴ回路２０の入力はハイレベルになり、ラ
ッチ回路２６Ｂの出力２７はロ−レベルになる。初期状
態では、図２に示すようにＷＲはハイレベルなので２入
力ＮＯＲ回路２４の出力はローレベルとなり、ＮＯＴ回
路２５の出力Ｗはハイレベルとなる。次に、従来の方向
レジスタへの書き込み信号ＷＲがローレベルになると、
スイッチ回路１７と２３がオンし、スイッチ回路１８と
２２がオフし、ＮＯＴ回路１５の出力はローレベルとな
る。この時、ラッチ回路２６Ｂはローレベルに保持され
ているので、ラッチ回路２６Ｂの出力２７はローレベル
のままである。その結果、２入力ＮＯＲ回路２４の入力
であるラッチ回路２６Ｂの出力２７と従来の方向レジス
タへの書き込み信号ＷＲで、２入力ＮＯＲ回路２４の出
力はハイレベルとなり、ＮＯＴ回路２５の出力Ｗはロー
レベルとなる。また、従来の方向レジスタへの書き込み
信号ＷＲがハイレベルになると、スイッチ回路１７と２
３がオフし、スイッチ回路１８と２２がオンし、ＮＯＴ
回路１５の出力がローレベルなのでラッチ回路２６Ａの
出力はローレベルに保持される。この時スイッチ回路２
２がオンしているので、ＮＯＴ回路２０の入力はローレ
ベルとなり、ＮＯＴ回路２０の出力はハイレベルにな
る。したがって、２入力ＮＯＲ回路２４の入力であるラ
ッチ回路２６Ｂの出力２７と従来の方向レジスタへの書
き込み信号ＷＲがハイレベルなので２入力ＮＯＲ回路２
４の出力はローレベルとなり、ＮＯＴ回路２５の出力で
あるＷはハイレベルとなる。図２に示すように、ラッチ
回路２６Ｂの出力２７がローレベルの時はＷＲの入力に
よってＷの出力が決まるが、ラッチ回路２６Ｂの出力２
７がハイレベルの時は、ＷＲの入力によらずＷの出力は
常にハイレベルとなる。以上の結果、実施例１において
は、図１０に示した方向レジスタへの書き込みは一度は
できるが、繰り返しはできなくなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】次に、許可レジスタ４４について説明す
る。図３において、Ｎチャネルトランジスタ３２に対し
てハイレベルの初期化信号が一定期間入力されるとＮＯ
Ｔ回路２８の入力がローレベルになり、Ｎチャネルトラ
ンジスタ３２の出力はハイレベルになる。その結果、ス
イッチ回路３１、３５がオンし、スイッチ回路３０、３
６がオフするため、ラッチ回路４２Ａはハイレベルに保
持される。この時、スイッチ回路３５がオンしているの
で、ＮＯＴ回路３３の入力がハイレベルになり、ＮＯＴ
回路３８と２入力ＮＯＲ回路４０の入力がそれぞれロー
レベルとなる。ＮＯＴ回路３８の入力がローレベルなの
でＮＯＴ回路３７の出力もローレベルとなり、２入力Ｎ
ＯＲ回路２９の一方の入力はローレベルとなる。次に、
許可レジスタへの書き込みを行うとライト信号がローレ
ベルとなり、スイッチ回路３０、３６がオンし、スイッ
チ回路３１、３５がオフするのでＮＯＴ回路２８の出力
はロ−レベルとなる。この時、スイッチ回路３６がオン
しているので、ラッチ回路４２Ｂの出力４３はローレベ
ルに保持され、ＮＯＴ回路３８と２入力ＮＯＲ回路４０
への入力はローレベルのままである。また、ライト信号
がハイレベルになると、スイッチ回路３０、３５がオフ
し、スイッチ回路３１、３６がオンするので、ＮＯＴ回
路２８の出力がローレベルになり、ラッチ回路４２Ａの
出力はローレベルに保持される。この時、スイッチ回路
３５がオンしているので、ＮＯＴ回路３３の入力はロー
レベルになりＮＯＴ回路３８の入力と２入力ＮＯＲ回路
４０の一方の入力はハイレベルとなる。ＮＯＴ回路３８
の入力がハイレベルなのでＮＯＴ回路３７の出力もハイ
レベルとなる。さらに、ＮＯＴ回路３７と３８で遅延回
路４２Ｃが構成されているので、ＮＯＴ回路３８にハイ
レベルの信号が入力されてからＮＯＴ回路３７からハイ
レベルの信号が出力されるまでに数１０ｎｓ遅れがあ
る。ＮＯＴ回路３７の出力がハイレベルなので、２入力
ＮＯＲ回路２９の１つの入力はハイレベルになり、２入
力ＮＯＲ回路２９の出力はローレベルとなる。したがっ
て、ＮＯＴ回路２８の入力はローレベルになり、２入力
ＮＯＲ回路２９のもう１つの入力とＮＯＴ回路３３の入
力はハイレベルとなり、ラッチ回路４２Ａの出力はハイ
レベルに保持されラッチ回路４２Ｂの出力はローレベル
に保持される。
る。図３において、Ｎチャネルトランジスタ３２に対し
てハイレベルの初期化信号が一定期間入力されるとＮＯ
Ｔ回路２８の入力がローレベルになり、Ｎチャネルトラ
ンジスタ３２の出力はハイレベルになる。その結果、ス
イッチ回路３１、３５がオンし、スイッチ回路３０、３
６がオフするため、ラッチ回路４２Ａはハイレベルに保
持される。この時、スイッチ回路３５がオンしているの
で、ＮＯＴ回路３３の入力がハイレベルになり、ＮＯＴ
回路３８と２入力ＮＯＲ回路４０の入力がそれぞれロー
レベルとなる。ＮＯＴ回路３８の入力がローレベルなの
でＮＯＴ回路３７の出力もローレベルとなり、２入力Ｎ
ＯＲ回路２９の一方の入力はローレベルとなる。次に、
許可レジスタへの書き込みを行うとライト信号がローレ
ベルとなり、スイッチ回路３０、３６がオンし、スイッ
チ回路３１、３５がオフするのでＮＯＴ回路２８の出力
はロ−レベルとなる。この時、スイッチ回路３６がオン
しているので、ラッチ回路４２Ｂの出力４３はローレベ
ルに保持され、ＮＯＴ回路３８と２入力ＮＯＲ回路４０
への入力はローレベルのままである。また、ライト信号
がハイレベルになると、スイッチ回路３０、３５がオフ
し、スイッチ回路３１、３６がオンするので、ＮＯＴ回
路２８の出力がローレベルになり、ラッチ回路４２Ａの
出力はローレベルに保持される。この時、スイッチ回路
３５がオンしているので、ＮＯＴ回路３３の入力はロー
レベルになりＮＯＴ回路３８の入力と２入力ＮＯＲ回路
４０の一方の入力はハイレベルとなる。ＮＯＴ回路３８
の入力がハイレベルなのでＮＯＴ回路３７の出力もハイ
レベルとなる。さらに、ＮＯＴ回路３７と３８で遅延回
路４２Ｃが構成されているので、ＮＯＴ回路３８にハイ
レベルの信号が入力されてからＮＯＴ回路３７からハイ
レベルの信号が出力されるまでに数１０ｎｓ遅れがあ
る。ＮＯＴ回路３７の出力がハイレベルなので、２入力
ＮＯＲ回路２９の１つの入力はハイレベルになり、２入
力ＮＯＲ回路２９の出力はローレベルとなる。したがっ
て、ＮＯＴ回路２８の入力はローレベルになり、２入力
ＮＯＲ回路２９のもう１つの入力とＮＯＴ回路３３の入
力はハイレベルとなり、ラッチ回路４２Ａの出力はハイ
レベルに保持されラッチ回路４２Ｂの出力はローレベル
に保持される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】図９において、ノイズなどにより方向レジ
スタの内容５９が変化するとＥＸＯＲ回路５３の一方の
入力が変化し、もう一方の入力は遅延回路６０の出力に
なっているので変化するまでに１０数ｎｓ時間がかか
る。そのため、ＥＸＯＲ回路５３の出力はこの１０数ｎ
ｓの間ローレベルとなり、この時方向レジスタへの書き
込み信号５８はハイレベル、ＮＯＴ回路５６の出力はロ
ーレベルとなる。２入力ＮＯＲ回路５４の両方の入力が
ローレベルになるので、その出力はハイレベルとなり、
ＮＯＴ回路５５の出力はローレベルとなる。したがっ
て、この時には割り込み回路ブロック５７に１０数ｎｓ
のローパルスを入力して、割り込み処理を行う。また、
方向レジスタへの書き込みを行ったときは、方向レジス
タへの書き込み信号５８がローレベルとなり、ＮＯＴ回
路５６の出力がハイレベルとなる。この時、２入力ＮＯ
Ｒ回路５４の一方の入力がハイレベルなので、その出力
はローレベルとなり、ＮＯＴ回路５５の出力はハイレベ
ルとなる。したがって、この時にはＮＯＴ回路５５の出
力が変化しないので、割り込み処理は行われない。この
ように、ノイズなどにより方向レジスタの内容が変化し
たことを検知できる。
スタの内容５９が変化するとＥＸＯＲ回路５３の一方の
入力が変化し、もう一方の入力は遅延回路６０の出力に
なっているので変化するまでに１０数ｎｓ時間がかか
る。そのため、ＥＸＯＲ回路５３の出力はこの１０数ｎ
ｓの間ローレベルとなり、この時方向レジスタへの書き
込み信号５８はハイレベル、ＮＯＴ回路５６の出力はロ
ーレベルとなる。２入力ＮＯＲ回路５４の両方の入力が
ローレベルになるので、その出力はハイレベルとなり、
ＮＯＴ回路５５の出力はローレベルとなる。したがっ
て、この時には割り込み回路ブロック５７に１０数ｎｓ
のローパルスを入力して、割り込み処理を行う。また、
方向レジスタへの書き込みを行ったときは、方向レジス
タへの書き込み信号５８がローレベルとなり、ＮＯＴ回
路５６の出力がハイレベルとなる。この時、２入力ＮＯ
Ｒ回路５４の一方の入力がハイレベルなので、その出力
はローレベルとなり、ＮＯＴ回路５５の出力はハイレベ
ルとなる。したがって、この時にはＮＯＴ回路５５の出
力が変化しないので、割り込み処理は行われない。この
ように、ノイズなどにより方向レジスタの内容が変化し
たことを検知できる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】請求項第３項の発明におけるデータ入出力
回路によれば、方向レジスタの内容を変更したい場合に
ついてのみ方向レジスタへの書き込みを２度行うことで
できるという効果を奏する。
回路によれば、方向レジスタの内容を変更したい場合に
ついてのみ方向レジスタへの書き込みを２度行うことで
できるという効果を奏する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】請求項第４項の発明におけるデータ入出力
回路によれば、割り込み処理回路を設けたことにより、
方向レジスタへの書き込みが２回以上行われたことを検
知することができるという効果を奏する。
回路によれば、割り込み処理回路を設けたことにより、
方向レジスタへの書き込みが２回以上行われたことを検
知することができるという効果を奏する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】請求項第５項の発明におけるデータ入出力
回路によれば、初期化信号発生回路を設けたことによ
り、方向レジスタへの書き込みが２回以上行われたこと
を検知して方向レジスタの内容を初期化することができ
るという効果を奏する。
回路によれば、初期化信号発生回路を設けたことによ
り、方向レジスタへの書き込みが２回以上行われたこと
を検知して方向レジスタの内容を初期化することができ
るという効果を奏する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １、２、１５、１６、２０、２１、２５、２８、３３、
３４、３７、３８、４８、５１、５２、５５、５６ Ｎ
ＯＴ回路、３、４、１７、１８、２２、２３、３０、３
１、３５、３６ スイッチ回路、５、１９、３２ Ｎチ
ャネルトランジスタ、１０ 方向レジスタ、１１ 入出
力回路、１３ データ入出力回路ブロック、４４ 方向
レジスタへの書き込み許可レジスタ、４９、５７ 割り
込み回路ブロック、２４、２９、４０、５４ ２入力Ｎ
ＯＲ回路、４１、４６ ２入力ＮＡＮＤ回路、 ５３
２入力ＥＸＯＲ回路、６０、４２Ｃ 遅延回路、２６
Ａ、２６Ｂ、２６Ｃ、４２Ａ、４２Ｂ ラッチ回路、１
２ 外部入力端子、１３ データ入出力回路ブロック、
１４ データバス、５０ 初期化回路ブロック、５８方
向レジスタへの書き込み信号、５９ 方向レジスタの内
容。
３４、３７、３８、４８、５１、５２、５５、５６ Ｎ
ＯＴ回路、３、４、１７、１８、２２、２３、３０、３
１、３５、３６ スイッチ回路、５、１９、３２ Ｎチ
ャネルトランジスタ、１０ 方向レジスタ、１１ 入出
力回路、１３ データ入出力回路ブロック、４４ 方向
レジスタへの書き込み許可レジスタ、４９、５７ 割り
込み回路ブロック、２４、２９、４０、５４ ２入力Ｎ
ＯＲ回路、４１、４６ ２入力ＮＡＮＤ回路、 ５３
２入力ＥＸＯＲ回路、６０、４２Ｃ 遅延回路、２６
Ａ、２６Ｂ、２６Ｃ、４２Ａ、４２Ｂ ラッチ回路、１
２ 外部入力端子、１３ データ入出力回路ブロック、
１４ データバス、５０ 初期化回路ブロック、５８方
向レジスタへの書き込み信号、５９ 方向レジスタの内
容。
Claims (6)
- 【請求項１】 データ入出力の方向を決める方向レジス
タを備えたデータ入出力回路において、上記方向レジス
タへの書き込みが一度しか行えず、繰り返して書き込み
ができない書き込み禁止回路を設けたことを特徴とする
データ入出力回路。 - 【請求項２】 請求項１のデータ入出力回路において、
一度方向レジスタの入出力の方向を設定した後にその入
出力の方向を変更したい場合、上記方向レジスタに書き
込みを行えるように書き込み許可レジスタを設けたこと
を特徴とするデータ入出力回路。 - 【請求項３】 請求項１のデータ入出力回路において、
一度方向レジスタの入出力の方向を設定した後にその入
出力の方向を変更したい場合、上記方向レジスタへの書
き込みを二度行うことで上記方向レジスタの内容が変更
できる回路を設けたことを特徴とするデータ入出力回
路。 - 【請求項４】 データ入出力の方向を決める方向レジス
タを備えたデータ入出力回路において、上記方向レジス
タへの書き込みを一度だけに制限する回路を設けると共
に、ノイズなどによりプログラムが暴走して、再度上記
方向レジスタへの書き込みが行われた場合に割り込み処
理を行う回路を設け、上記方向レジスタへの書き込みが
２回以上行われたことが検知できるようにしたことを特
徴とするデータ入出力回路。 - 【請求項５】 データ入出力の方向を決める方向レジス
タを備えたデータ入出力回路において、上記方向レジス
タへの書き込みを一度だけに制限する回路を設けると共
に、ノイズなどによりプログラムが暴走して、再度上記
方向レジスタへの書き込みが行われた場合に初期化信号
を発生する回路を設け、上記方向レジスタの入出力の方
向を強制的に初期化することを特徴とするデータ入出力
回路。 - 【請求項６】 データ入出力の方向を決める方向レジス
タを備えたデータ入出力回路において、上記方向レジス
タの内容がノイズなどにより変化したことを検知する割
り込み処理回路を設けたことを特徴とするデータ入出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165688A JPH0721094A (ja) | 1993-07-05 | 1993-07-05 | データ入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165688A JPH0721094A (ja) | 1993-07-05 | 1993-07-05 | データ入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721094A true JPH0721094A (ja) | 1995-01-24 |
Family
ID=15817158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165688A Pending JPH0721094A (ja) | 1993-07-05 | 1993-07-05 | データ入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015162192A (ja) * | 2014-02-28 | 2015-09-07 | 株式会社沖データ | 半導体集積回路 |
-
1993
- 1993-07-05 JP JP5165688A patent/JPH0721094A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015162192A (ja) * | 2014-02-28 | 2015-09-07 | 株式会社沖データ | 半導体集積回路 |
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