JPH0721113A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】マルチプロセッサシステムに関し、同時に複数
のプロセッサと複数のメモリ間でデータ（ＤＴ）信号の
送受を可能とする。 【構成】ｎ個のプロセッサ（１、２・・ｎ）と、ｎ個の
メモリ（１１、１２・・１ｎ）と、このｎ個のメモリに
対応して設けられるｎ個のバスセレクタ（３１、３２・
・３ｎ）、及びリクエストセレクトコントローラ（２
０）を有する。前記リクエストセレクトコントローラに
は、ｎ個のプロセッサからのアドレス（ＡＤ）信号及び
バス要求（リクエスト）信号が共通に入力される。前記
ｎ個のプロセッサ毎のアドレス（ＡＤ）信号をデコード
することにより、アクセスすべきメモリを検知し、ｎ個
のバスセレクタの内、対応するバスセレクタを制御し
て、アドレス（ＡＤ）信号をアクセスすべきメモリに接
続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムに関し、特にプロセッサのメモリアクセス待機時間
を減少せしめたマルチプロセッサシステムに関する。

【０００２】

【従来例】図５は、マルチプロセッサシステムの従来の
構成例を示すブロック図である。図において、１、２・
・ｎは、ｎ個のプロセッサである。１１、１２・・１ｎ
は、ｎ個のメモリである。

【０００３】ｎ個のプロセッサ１、２・・ｎは、個々に
バスセレクタ３０を通して、ｎ個のメモリ１１、１２・
・１ｎにアクセスしてデータの書き込み、読み出しを行
う。４は、ｎ個のメモリ１１、１２・・１ｎを共通にバ
スセレクタ３０に接続するメモリバスである。

【０００４】バスセレクタ３０は、ｎ個のプロセッサ
１、２・・ｎからのメモリアクセス要求（ＲＥＱ）信号
を検知し、既に他のプロセッサにメモリバス４が占有さ
れていなければ、メモリバス４をメモリアクセス要求を
出しているプロセッサに接続する。

【０００５】ついで、接続されたプロセッサとメモリ間
でデータ（ＤＴ）の送受を行う。したがって、メモリア
クセス要求（ＲＥＱ）信号が検知される場合であって
も、既に他のプロセッサとメモリ間でメモリバス４が既
に占有されている時は、先のメモリアクセス処理が完了
するまで、他のプロセッサは、メモリにアクセス出来
ず、待機することが必要である。

【０００６】

【発明が解決しようとする課題】したがって、複数のプ
ロセッサからのアクセスすべきメモリのアドレスが異な
り、したがって複数のプロセッサと複数のメモリとの間
でデータの書き込み、読出しが可能であっても従来のマ
ルチプロセッサシステムでは、一のプロセッサと一のメ
モリとの間でしかメモリバス４を占有させることはでき
ない。

【０００７】このため先のメモリアクセス処理が完了す
るまで他のプロセッサは待機しなければならない。した
がって、本発明は、かかる従来の問題を解決するマルチ
プロセッサシステムを提供することを目的とする。

【０００８】

【課題を解決するための手段及び作用】図１は、本発明
の原理図である。図において、１、２・・ｎは、ｎ個の
プロセッサであり、１１、１２・・１ｎは、ｎ個のメモ
リである。３１、３２・・３ｎは、前記ｎ個のメモリ１
１、１２・・１ｎに対応して設けられるｎ個のバスセレ
クタであり、２０は、リクエストセレクトコントローラ
である。

【０００９】このリクエストセレクトコントローラ２０
には、ｎ個のプロセッサ１、２・・ｎの各々からアクセ
スすべきメモリのアドレス（ＡＤ）信号が入力される。
更にｎ個のプロセッサ１、２・・ｎ毎のアドレス（Ａ
Ｄ）信号をデコードすることにより、アクセスすべきメ
モリを検知する。

【００１０】ついでｎ個のバスセレクタ３１、３２・・
３ｎの内、検知されたアクセスすべきメモリに対応する
バスセレクタを制御して前記バスセレクタに入力するア
ドレス（ＡＤ）信号をアクセスすべきメモリに接続す
る。

【００１１】更に、ｎ個のバス要求（リクエスト）デコ
ーダと、前記ｎ個のバスセレクタ３１、３２・・３ｎの
各々に対応して設けられるｎ個のメモリアクセスコント
ローラを有する。

【００１２】ｎ個のバス要求（リクエスト）デコーダの
各々は、前記ｎ個のプロセッサ（１、２・・ｎ）の内、
対応するプロセッサからのアドレス（ＡＤ）信号をデコ
ードし、アクセスすべきメモリを検知し、アクセスすべ
きメモリに対応するバスセレクタを制御するメモリアク
セスコントローラに制御信号を送る。

【００１３】この制御信号が送られるメモリアクセスコ
ントローラは、対応するバスセレクタを制御して、バス
セレクタに入力する、プロセッサからのアドレス（Ａ
Ｄ）信号をアクセスすべきメモリに接続する。

【００１４】又、前記ｎ個のプロセッサは、ゲーム機本
体に備えられるプロセッサ及びゲーム機用のカートリッ
ジ内に収容されるプロセッサであり、更に前記ｎ個のメ
モリは、該カートリッジ内に収容されるゲームプログラ
ムを記憶するＲＯＭ及び、ゲームデータを一次記憶する
ＲＡＭである。

【００１５】更に、前記ｎ個のメモリアクセスコントロ
ーラに対応して、ｎ個のタイミングジェネレータを有す
る。このｎ個のタイミングジェネレータは、対応するメ
モリアクセスコントローラからメモリアクセス要求（Ｃ
ＨＩＰ−ＲＥＱ）信号を入力し、このメモリアクセス要
求（ＣＨＩＰ−ＲＥＱ）信号を契機として所定時間にア
ドレス選択信号を生成して前記メモリ１１、１２・・１
ｎに送る。

【００１６】メモリ１１、１２・・１ｎの書込又は読出
が終了するタイミング（メモリサイクルの終了するタイ
ミング）で、該メモリアクセスコントローラ（２１１、
２１２・・２１ｎ）にメモリアクセス受入れ（ＣＨＩＰ
−ＡＣＫ）信号を送る。

【００１７】更に、前記メモリ１１、１２・・１ｎをＤ
ＲＡＭとし、前記ｎ個のタイミングジェネレータの各々
は、カウンタとデコーダを有する。このカウンタは、対
応するメモリアクセスコントローラから入力されるメモ
リアクセス要求（ＣＨＩＰ−ＲＥＱ）信号をスタートタ
イミングとして、計数し、前記デコーダは、前記カウン
タの計数値に応じて、前記アドレス選択信号を生成す
る。

【００１８】又、更に具体的には前記メモリ１１、１２
・・１ｎをＤＲＡＭとし、前記アドレス選択信号は、行
選択（ＲＡＳ）信号及び列選択（ＣＡＳ）信号である。
以上のように本発明では、複数のプロセッサ１、２・・
ｎと複数のメモリ１１、１２・・１ｎに対応して、バス
セレクタ３１、３２・・３ｎが備えられる。

【００１９】そして、一のプロセッサと一のメモリとが
バスセレクタにより接続されている場合であっても、他
のプロセッサが他のメモリに対しメモリアクセスする場
合は、対応するバスセレクタによりそれらの間を接続す
ることが可能である。

【００２０】したがって、当該他のプロセッサは、一の
プロセッサと一のメモリとの間でのバス占有が終了まで
待機することが必要でなくなる。このために各プロセッ
サにおけるメモリアクセスサイクルは、短縮され、メモ
リに対するデータの書込／読出動作が高速化される。

【００２１】

【実施例】図２は、本発明の１実施例のブロック図であ
る。以下実施例の説明において、同一又は類似のものに
は同一の記号及び数字を付している。

【００２２】図２において、１、２・・ｎは、ｎ個のプ
ロセッサである。１１、１２・・１ｎは、ｎ個のメモリ
であり、実施例として以下ダイナミックＲＡＭ（ＤＲＡ
Ｍ）であるとして説明する。

【００２３】ｎ個のプロセッサ１、２・・ｎからのアド
レス（ＡＤ）信号線は、共通にｎ個のバスセレクタ３
１、３２・・３ｎに接続されている。更に、データ（Ｄ
Ｔ）信号線も同様に共通にｎ個のプロセッサ１、２・・
ｎからｎ個のバスセレクタ３１、３２・・３ｎに接続さ
れている。

【００２４】ｎ個のバスセレクタ３１、３２・・３ｎ
は、ｎ個のメモリ１１、１２・・１ｎのそれぞれ対応す
るメモリにアドレス（ＡＤ）信号及びデータ（ＤＴ）信
号を伝送するバス線を通して接続されている。

【００２５】２０は、リクエストセレクトコントローラ
であり、ｎ個のバスセレクタ３１、３２・・３ｎのそれ
ぞれに対応するｎ個のバスリクエストデコーダ２１、２
２・・２ｎと、メモリアクセスコントローラ２１１、２
１２・・２１ｎを有する。

【００２６】バスリクエストデコーダ２１には、アドレ
ス（ＡＤ）信号線を通して，プロセッサ１からのメモリ
アクセス要求（ＲＥＱ）信号とアドレス（ＡＤ）信号が
入力されるように接続されている。

【００２７】即ち、バスリクエストデコーダ２１には、
プロセッサ２からのメモリアクセス要求（ＲＥＱ）信号
とアドレス（ＡＤ）信号が入力されるように接続され
る。同様にして、バスリクエストデコーダ２ｎには、プ
ロセッサｎからのメモリアクセス要求（ＲＥＱ）信号と
アドレス（ＡＤ）信号が入力されるように接続される。

【００２８】したがって、デコーダ２１、２２・・２ｎ
のそれぞれは、対応するプロセッサからのメモリアクセ
ス要求（ＲＥＱ）信号とアドレス（ＡＤ）信号を入力
し、メモリアクセス要求（ＲＥＱ）信号の有無を検知す
る。

【００２９】メモリアクセス要求（ＲＥＱ）信号の存在
を検知すると、ついでアドレス（ＡＤ）信号をデコード
して、いずれのメモリに対応するアドレス（ＡＤ）かを
検知する。そして、当該デコードされたアドレス（Ａ
Ｄ）を含むメモリ１１、１２・・１ｎに対応するメモリ
アクセスコントローラ２１１、２１２・・２１ｎに当該
メモリアクセス要求（ＲＥＱ）信号を転送する。

【００３０】即ち、今プロセッサ１からのアドレス（Ａ
Ｄ）信号がメモリ１２のメモリアドレスである場合、バ
スリクエストデコーダ２１は、メモリアクセスコントロ
ーラ２１２にメモリアクセス要求（ＲＥＱ）信号を転送
する。

【００３１】このようにｎ個のメモリアクセスコントロ
ーラ２１１、２１２・・２１ｎは、ｎ個のバスリクエス
トデコーダ２１、２２・・２ｎからのメモリアクセス要
求（ＲＥＱ）信号が入力可能に構成されている。

【００３２】メモリアクセスコントローラ２１１、２１
２・・２１ｎの各々は、最先に入力されるメモリアクセ
ス要求（ＲＥＱ）信号を有効とし、当該要求（ＲＥＱ）
信号の送出元のバスリクエストデコーダ、即ちそれに対
応するプロセッサ番号をバスセレクタ３１、３２・・３
ｎに入力する。

【００３３】例えば、メモリアクセスコントローラ２１
１に最先に入力するメモリアクセス要求（ＲＥＱ）信号
が、バスリクエストデコーダ２２からの信号である場
合、メモリアクセスコントローラ２１１は、バスセレク
タ３１に、プロセッサ２からのアドレス（ＡＤ）信号及
びデータ（ＤＴ）信号を有効とするように制御信号Ｓ１
を送る。

【００３４】バスセレクタ３１は、メモリアクセスコン
トローラ２１１からの制御信号Ｓ１に基づきプロセッサ
２にメモリ１１と接続されるバスを占有させる。これに
より、プロセッサ２とメモリ１１との間でアドレス（Ａ
Ｄ）信号及びデータ（ＤＴ）が占有的に送受可能とな
る。

【００３５】この時同時に、他のバスセレクタによっ
て、他のプロセッサに他のメモリとの間のバスを占有さ
せ、当該バスを通して、アドレス（ＡＤ）信号及びデー
タ（ＤＴ）信号の送受を行わせることが可能である。

【００３６】かかる本発明の構成により、図５に示す従
来の構成では不可能であったが、同時に複数のプロセッ
サ及び複数のメモリ間でアドレス（ＡＤ）信号及びデー
タ（ＤＴ）信号の送受が可能となり、バス占有の待ち合
わせ時間が短縮される。これにより、メモリへのデータ
の書き込み及びメモリからのデータの読出しが高速化さ
れる。

【００３７】更に、図２において、４１、４２・・４ｎ
は、それぞれメモリアクセスコントローラ２１１、２１
２・・２１ｎに対応して設けられるｎ個のタイミングジ
ェネレータである。

【００３８】本発明の実施例では、更にかかるタイミン
ジェネレータ４１、４２・・４ｎを設けることにより、
メモリ１１、１２・・１ｎに対して高速にアクセス可能
としている。

【００３９】即ち、メモリアクセスコントローラ２１
１、２１２・・２１ｎの各々は、バスセレクタ３１、３
２・・３ｎに制御信号Ｓ１、Ｓ２・・Ｓｎを送る際、対
応するタイミングジェネレータ４１、４２・・４ｎにメ
モリアクセス要求（ＲＥＱ）信号を送る。

【００４０】メモリアクセス要求（ＲＥＱ）信号を送ら
れたタイミングジェネレータ４１、４２・・４ｎは、そ
れを契機として所定時間後に、ＤＲＡＭであるメモリ１
１、１２・・１ｎに対する行選択（ＲＡＳ）信号、列選
択（ＣＡＳ）信号を生成し、メモリに送る。

【００４１】対応するメモリでは、行選択（ＲＡＳ）信
号及び列選択（ＣＡＳ）信号のタイミングで、対応する
セレクタ３１、３２・・３ｎから送られるアドレス（Ａ
Ｄ）信号により、アクセスすべきメモリのアドレス選択
が可能となる。

【００４２】そして、読出の制御の時は、選択されたメ
モリのアドレス位置に記憶されているデータが読みださ
れる。反対に書込制御の時は、選択されたメモリのアド
レス位置にプロセッサからのデータを書込み記憶する。

【００４３】尚、読出又は書込の制御は、図２では図示
されていないが、後に図３及び図４に関連して説明され
るようにバスセレクタ３１、３２・・３ｎから対応する
タイミングジェネレータ４１、４２・・４ｎに読出又は
書込の制御信号Ｒ／Ｗが送られる。

【００４４】更にタイミングジェネレータ４１、４２・
・４ｎは、この制御信号Ｒ／Ｗに基づき読出信号（Ｏ
Ｅ）又は書込信号（ＷＥ）を生成し、メモリ１１、１２
・１ｎに送るように構成されている。

【００４５】図３は、タイミングジェネレータ４１の構
成例であって、セレクタ３１の構成の一部とともに、メ
モリ１１との接続関係を示している。尚、他のタイミン
グジェネレータ４２・・４ｎの構成も同様であるので、
図３においてタイミングジェネレータ４１をそれらの典
型例として以下説明する。

【００４６】セレクタ３１の一部にＤ−ＦＦ３１０、３
１１及び３１２を有し、これらＤ−ＦＦは、ラッチ回路
を構成している。即ち、Ｄ−ＦＦ３１０は、メモリアク
セスコントローラ２１１からの制御信号Ｓ１により、選
択制御されるプロセッサからのアドレス（ＡＤ）信号を
一旦ラッチして、メモリ１１に入力する。

【００４７】更に、Ｄ−ＦＦ３１１は、同様に制御信号
Ｓ１により、選択制御されるプロセッサからのデータ
（ＤＴ）を一旦ラッチして、メモリ１１に入力して書き
込み記憶させる。一方、Ｄ−ＦＦ３１２は、メモリ１１
から読み出されたデータ（ＤＴ）を一旦ラッチして、制
御信号Ｓ１により、選択制御されるプロセッサに送る。

【００４８】これら、Ｄ−ＦＦ３１０、３１１及び３１
２におけるアドレス（ＡＤ）信号及びデータ（ＤＴ）の
ラッチは、後に説明するタイミングジェネレータ４１内
のデコーダ４１１の出力により制御される。

【００４９】タイミングジェネレータ４１は、カウンタ
４１０、上記デコーダ４１１及びナンドゲート４１２に
より構成されている。ナンドゲート４１２の一入力端に
は、メモリアクセスコントローラ２１１から転送される
メモリアクセス要求（ＲＥＱ）信号が入力される。

【００５０】ナンドゲート４１２の他の入力端には、デ
コーダ４１１の出力が入力される。このデコーダ４１１
の出力は、後に説明するメモリ１１のメモリサイクルが
終了し、メモリアクセス要求（ＲＥＱ）信号が受け入れ
られる状態にある時にナンドゲート４１２の他の入力端
に入力される。

【００５１】更に、ナンドゲート４１２を通してメモリ
アクセス要求（ＲＥＱ）信号は、カウンタ４１０に入力
される。カウンタ４１０は、このメモリアクセス要求
（ＲＥＱ）信号を契機として、計数をスタートする。

【００５２】カウンタ４１０のＱＡ〜ＱＤ端子から計数
値が出力され、デコーダ４１１に入力する。デコーダ４
１１は、ＱＡ〜ＱＤ端子から計数値をデコードし、メモ
リアクセス要求（ＲＥＱ）信号のタイミングから所定計
数値に達している（所定時間経過している）ことを検出
すると、メモリアクセス要求（ＲＥＱ）信号に対する応
答（ＡＣＫ）信号をメモリアクセスコントローラ２１１
に送る。

【００５３】応答（ＡＣＫ）信号は、メモリアクセスコ
ントローラ２１１及びメモリアクセス要求（ＲＥＱ）信
号を出しているプロセッサに対応するバスリクエストデ
コーダを通して当該プロセッサに返送される。これによ
り、このプロセッサからアドレス（ＡＤ）信号及びデー
タ（ＤＴ）信号をセレクタ３１、３２・・３ｎに送るこ
とが可能となる。

【００５４】更に、デコーダ４１１は、カウンタ４１０
からの計数値が所定計数値に達していることをデコード
し、行選択信号（ＲＡＳ）、列選択信号（ＣＡＳ）をメ
モリ１１に送る。

【００５５】メモリ１１では、行選択信号（ＲＡＳ）及
び列選択信号（ＣＡＳ）のタイミングで、それぞれＤ−
ＦＦ３１０を通して送られるアドレス（ＡＤ）信号の行
アドレス及び列アドレスにより、記憶セルが選択され
る。

【００５６】更に、メモリ１１は、セレクタ３１からデ
コーダ４１１に送られるＲ／Ｗ制御信号に基づき、デコ
ーダ４１１で生成される読出信号（ＯＥ）及び書込信号
（ＷＥ）が入力される。

【００５７】したがって、メモリ１１は、先にアドレス
（ＡＤ）信号の行アドレス及び列アドレスにより選択さ
れる記憶セルに対し、読出信号（ＯＥ）及び書込信号
（ＷＥ）にしたがって、データ（ＤＴ）の読出又は、書
込を行う。

【００５８】ここで、アドレス（ＡＤ）信号の行アドレ
ス及び列アドレスにより記憶セルを選択し、データ（Ｄ
Ｔ）の読出又は、書込を行うまでの期間がメモリサイク
ルである。図４は、これらの関係を説明するタイムチャ
ートである。

【００５９】図４（１）は、行選択信号（ＲＡＳ）のタ
イムチャートであり、低論理を“１”としている。更
に、行選択信号（ＲＡＳ）の立ち下がりから次の立ち下
がりまでの期間がメモリサイクルとなる。この行選択信
号（ＲＡＳ）の立ち下がりのタイミングで行アドレスが
入力する。

【００６０】一方、図４（２）は、列選択信号（ＣＡ
Ｓ）のタイムチャートであり、同様にに低論理を“１”
としている。行選択信号（ＲＡＳ）の立ち下がりに遅
れ、列選択信号（ＣＡＳ）も立ち下がり、このタイミン
グで列アドレスが入力される。

【００６１】したがって、メモリサイクル期間中で、列
選択信号（ＣＡＳ）が立ち下がるタイミング以降の期間
において、メモリ１においてデータ（ＤＴ）の書込／読
出が行われる。

【００６２】尚、以上の実施例では、ｎ個のプロセッサ
とｎ個のメモリを使用する場合の構成について説明した
が、本発明は、かかる構成に限定されるものではない。
例えば、カートリッジにゲームプログラムを収容した形
式のコンピュータゲーム機に本発明を適用することも可
能である。

【００６３】即ち、複数のプロセッサとして、ゲーム機
本体に備えられるマイクロコンピュータと、カートリッ
ジに備えられるマイクロコンピュータ、より具体的には
ＤＳＰ（ディジタル・シグナル・プロセッサ）の２つプ
ロセッサを想定し，メモリとして、カートリッジに備え
られゲームプログラムを収容するＲＯＭとゲームデータ
を記憶するＲＡＭを想定して本発明を採用することが可
能である。

【００６４】

【発明の効果】以上実施例にしたがい説明したように、
本発明により、同時に複数のプロセッサと複数のメモリ
間でデータ（ＤＴ）信号の送受が可能である。これによ
り、一のプロセッサとメモリ間でデータ（ＤＴ）信号の
送受のためバスを占有する場合、当該処理が終了するま
で他のプロセッサは、待機しなければならないという従
来の問題が解決される。

【００６５】又、本発明の実施例にしたがうと、メモリ
１１、１２・・１ｎのメモリサイクルの終了により、他
のプロセッサからのメモリアクセス要求（ＲＥＱ）の受
入れが可能となるので、メモリに対し高速にアクセス可
能のマルチプロセッサシステムが提供可能である。

【図面の簡単な説明】

【図１】本発明の原理図を示す。

【図２】本発明の実施例を示すブロック図である。

【図３】図２のタイミングジェネレータの構成例を示す
ブロック図である。

【図４】メモリサイクルの説明図である。

【図５】従来の一構成例を示すブロック図である。

【符号の説明】

１、２・・ｎ プロセッサ １１、１２・・ｎ メモリ ２０ リクエストセレクトコントローラ ２１、２２・・２ｎ バスリクエストデコーダ ２１１、２１２・・２１ｎ メモリアクセスコントロー
ラ ３１、３２・・３ｎ バスセレクタ ２１、２２・・２ｎ バスリクエストデコーダ ２１１、２１２・・２１ｎ メモリアクセスコントロー
ラ ４１、４２・・４ｎ タイミングジェネレータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】ｎ個のプロセッサ（１、２・・ｎ）と、 ｎ個のメモリ（１１、１２・・１ｎ）と、 該ｎ個のメモリ（１１、１２・・１ｎ）に対応して設け
   られるｎ個のバスセレクタ（３１、３２・・３ｎ）及び
   リクエストセレクトコントローラ（２０）を有し、 該リクエストセレクトコントローラ（２０）は、該ｎ個
   のプロセッサ（１、２・・ｎ）の各々からアクセスすべ
   きメモリのアドレス（ＡＤ）信号が入力され、 該ｎ個のプロセッサ（１、２・・ｎ）毎のアドレス（Ａ
   Ｄ）信号をデコードすることにより、アクセスすべきメ
   モリを検知し、 該ｎ個のバスセレクタ（３１、３２・・３ｎ）の内、該
   検知されたアクセスすべきメモリに対応するバスセレク
   タを制御して、該バスセレクタに入力する該アドレス
   （ＡＤ）信号を該アクセスすべきメモリに接続するよう
   に構成したことを特徴とするマルチプロセッサシステ
   ム。
2. 【請求項２】請求項１において、該リクエストセレクト
   コントローラ（２０）は、 ｎ個のバス要求（リクエスト）デコーダ（２１、２２・
   ・２ｎ）と、 前記ｎ個のバスセレクタ（３１、３２・・３ｎ）の各々
   に対応して設けられるｎ個のメモリアクセスコントロー
   ラ（２１１、２１２・・２１ｎ）を有し、 該ｎ個のバス要求（リクエスト）デコーダ（２１、２２
   ・・２ｎ）の各々は、前記ｎ個のプロセッサ（１、２・
   ・ｎ）の内、対応するプロセッサからのアドレス（Ａ
   Ｄ）信号をデコードし、アクセスすべきメモリを検知
   し、該アクセスすべきメモリに対応するバスセレクタを
   制御するメモリアクセスコントローラに制御信号を送
   り、 該制御信号が送られるメモリアクセスコントローラは、
   対応するバスセレクタを制御して、該バスセレクタに入
   力する、プロセッサからの該アドレス（ＡＤ）信号を該
   アクセスすべきメモリに接続するように構成したことを
   特徴とするマルチプロセッサシステム。
3. 【請求項３】請求項１乃至２において、 前記ｎ個のプロセッサは、ゲーム機本体に備えられるプ
   ロセッサ及び該ゲーム機用のカートリッジ内に収容され
   るプロセッサであり、 更に前記ｎ個のメモリは、該カートリッジ内に収容され
   るゲームプログラムを記憶するＲＯＭ及び、ゲームデー
   タを一次記憶するＲＡＭであることを特徴とするマルチ
   プロセッサシステム。
4. 【請求項４】請求項２において、 更に、前記ｎ個のメモリアクセスコントローラ（２１
   １、２１２・・２１ｎ）に対応して、タイミングジェネ
   レータ（４１、４２・・４ｎ）を有し、 該タイミングジェネレータ（４１、４２・・４ｎ）は、 対応するメモリアクセスコントローラからメモリアクセ
   ス要求（ＣＨＩＰ−ＲＥＱ）信号を入力し、該メモリア
   クセス要求（ＣＨＩＰ−ＲＥＱ）信号を契機として所定
   時間にアドレス選択信号を生成して前記メモリ（１１、
   １２・・１ｎ）に送り、 該メモリ（１１、１２・・１ｎ）の書込又は読出が終了
   するタイミング（メモリサイクルの終了するタイミン
   グ）で、該メモリアクセスコントローラ（２１１、２１
   ２・・２１ｎ）にメモリアクセス受入れ（ＣＨＩＰ−Ａ
   ＣＫ）信号を送るように構成したことを特徴とするマル
   チプロセッサシステム。
5. 【請求項５】請求項４において、 前記メモリ（１１、１２・・１ｎ）をＤＲＡＭとし、 前記タイミングジェネレータ（４１、４２・・４ｎ）の
   各々は、カウンタ（４１０）とデコーダ（４１１）を有
   し、 該カウンタ（４１０）は、対応するメモリアクセスコン
   トローラから入力されるメモリアクセス要求（ＣＨＩＰ
   −ＲＥＱ）信号をスタートタイミングとして、計数し、 該デコーダ（４１１）は、該カウンタ（４１０）の計数
   値に応じて、前記アドレス選択信号を生成するように構
   成したことを特徴とするマルチプロセッサシステム。
6. 【請求項６】請求項４又は５において、 前記メモリ（１１、１２・・１ｎ）をＤＲＡＭとし、 前記アドレス選択信号は、行選択（ＲＡＳ）信号及び列
   選択（ＣＡＳ）信号であることを特徴とするマルチプロ
   セッサシステム。