JPH07211706A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH07211706A JPH07211706A JP2577095A JP2577095A JPH07211706A JP H07211706 A JPH07211706 A JP H07211706A JP 2577095 A JP2577095 A JP 2577095A JP 2577095 A JP2577095 A JP 2577095A JP H07211706 A JPH07211706 A JP H07211706A
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- pattern
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Abstract
(57)【要約】
【構成】 基板の表面に凹分を設ける工程と、この凹部
の側壁に自己整合膜を選択形成する工程とを備え、前記
凹部に幅狭部を設ける事により分岐形状の自己整合膜を
形成するようにした事を特徴とするパターン形成方法。 【効果】 本発明によれば分岐を有するパターンを得る
事ができ、これを単独で或いは直線状や閉ループ状の自
己整合膜パターン形成法の設計自由度を大幅に向上させ
る事ができる。
の側壁に自己整合膜を選択形成する工程とを備え、前記
凹部に幅狭部を設ける事により分岐形状の自己整合膜を
形成するようにした事を特徴とするパターン形成方法。 【効果】 本発明によれば分岐を有するパターンを得る
事ができ、これを単独で或いは直線状や閉ループ状の自
己整合膜パターン形成法の設計自由度を大幅に向上させ
る事ができる。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ等に使用するパタ
ーン形成方法に関する。
ーン形成方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩに使用するパターンの形成
方法としてフォトレジストをマスクととしてパターンを
抜くＰＥＰ（Photo-Engrave-Process ）工程が一般的で
あった。これに対して最近、自己整合膜により微細パタ
ーンを形成する方法が注目されている。これは、例えば
特開昭５８−２１７４９９号に記載されている様に（図
５）シリコン基板（５１）の表面に酸化膜（５２）を形
成し、更に多結晶シリコン層（５３）をパターニング形
成する。そして全面を酸化し薄い酸化膜（５４）を形成
する。（図５ａ）。次に、全面を反応性イオンエッチン
グし、多結晶シリコン膜（５３）の側壁に選択的に熱酸
化膜（５４）を自己整合して残す（図５ｂ）。そして所
望により多結晶シリコン層（５３）を除去する（図５
ｃ）、といったものである。
方法としてフォトレジストをマスクととしてパターンを
抜くＰＥＰ（Photo-Engrave-Process ）工程が一般的で
あった。これに対して最近、自己整合膜により微細パタ
ーンを形成する方法が注目されている。これは、例えば
特開昭５８−２１７４９９号に記載されている様に（図
５）シリコン基板（５１）の表面に酸化膜（５２）を形
成し、更に多結晶シリコン層（５３）をパターニング形
成する。そして全面を酸化し薄い酸化膜（５４）を形成
する。（図５ａ）。次に、全面を反応性イオンエッチン
グし、多結晶シリコン膜（５３）の側壁に選択的に熱酸
化膜（５４）を自己整合して残す（図５ｂ）。そして所
望により多結晶シリコン層（５３）を除去する（図５
ｃ）、といったものである。
【０００３】
【発明が解決しようとする課題】これにより発明はＰＥ
Ｐ工程に依るより微細なパターンが形成できる。しかし
ながら従来は、直線的なパターンは形成できても分岐パ
ターンを形成する方法がなく、従ってパターン設計に制
約があった。
Ｐ工程に依るより微細なパターンが形成できる。しかし
ながら従来は、直線的なパターンは形成できても分岐パ
ターンを形成する方法がなく、従ってパターン設計に制
約があった。
【０００４】本発明は、自己整合膜パターンの設計自由
度を大きくする事のできるパターン形成方法を提供する
事を目的とする。
度を大きくする事のできるパターン形成方法を提供する
事を目的とする。
【０００５】
【課題を解決するための手段】本発明は、基板の主面に
凹部を設け、次いで前記凹部の側壁に自己整合膜を選択
形成するようにし、その際、凹部に幅狭部を設けること
により自己整合膜に分岐部を持たせるものである。
凹部を設け、次いで前記凹部の側壁に自己整合膜を選択
形成するようにし、その際、凹部に幅狭部を設けること
により自己整合膜に分岐部を持たせるものである。
【０００６】
【作用】本発明によれば、従来閉ループ状のパターンし
か得られなかったのに対し、分岐部を有する自己整合膜
パターンを実現する事が出来る様になる。従ってこれを
単独で、或いは直線状や閉ループ状の自己整合膜パター
ンと組み合わせて用いることにより、自己整合膜を用い
たパターン形成法の設計自由度を大幅に向上させる事が
できる。
か得られなかったのに対し、分岐部を有する自己整合膜
パターンを実現する事が出来る様になる。従ってこれを
単独で、或いは直線状や閉ループ状の自己整合膜パター
ンと組み合わせて用いることにより、自己整合膜を用い
たパターン形成法の設計自由度を大幅に向上させる事が
できる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【０００８】図１は配線パターンに適用したもので、
（ａ）は平面図、（ｂ）〜（ｄ）は工程断面図を示す。
即ち、先ず、Ｐ型シリコン基板（１１）に必要な素子を
形成する。例えばＭＯＳＦＥＴや拡散配線を形成する。
（１２）はこの様にして得たｎ+ 拡散層を示している。
次に、表面に１μ厚のシリコン酸化膜（１３）を平坦に
形成する。地下に凹凸がある場合には、エッチバックや
バイアススパッタ等によりシリコン酸化膜（１３）を平
坦に形成する事ができる。次に、コンタクトホールＣ1
〜Ｃ8 を形成する。各コンタクトホールは拡散層、ＭＯ
ＳＦＥＴのゲート電極、多結晶シリコン配線等に対して
開けられる。次に、各コンタクトホールに導体膜、例え
ばｎ+ 多結晶シリコン層（１４）を平坦に埋め込む（図
１ｂ）。
（ａ）は平面図、（ｂ）〜（ｄ）は工程断面図を示す。
即ち、先ず、Ｐ型シリコン基板（１１）に必要な素子を
形成する。例えばＭＯＳＦＥＴや拡散配線を形成する。
（１２）はこの様にして得たｎ+ 拡散層を示している。
次に、表面に１μ厚のシリコン酸化膜（１３）を平坦に
形成する。地下に凹凸がある場合には、エッチバックや
バイアススパッタ等によりシリコン酸化膜（１３）を平
坦に形成する事ができる。次に、コンタクトホールＣ1
〜Ｃ8 を形成する。各コンタクトホールは拡散層、ＭＯ
ＳＦＥＴのゲート電極、多結晶シリコン配線等に対して
開けられる。次に、各コンタクトホールに導体膜、例え
ばｎ+ 多結晶シリコン層（１４）を平坦に埋め込む（図
１ｂ）。
【０００９】この後、全面に２μ厚のシリコン酸化膜
（１５）を形成し、パターニングする。これにより、幅
広部（Ａ）では２．５μ、幅狭部（Ｂ）では１μの幅の
凹部が形成される。そして、気相成長法（ＣＶＤ法）に
より導体膜、例えばＷ（タングステン）膜（１６）を成
長する。成長膜厚は０．５μとした（図１ｃ）。Ｗの他
にＭｏ，Ａｌ，ｎ+ 多結晶シリコン等も使用できる。次
にＣＣｌ4 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によりこれを垂直方向に０．５μエッチングする。
これによりシリコン酸化膜（１５）の側壁にＷ膜（１
６）の自己整合膜パターンが選択形成される（図１
ｄ）。この後、図１（ａ）で破線で囲んだ領域にレジス
トパターンを設け、不要なＷ膜（１６）を除去する。こ
の後は、レジストパターンを除去し、全体を酸化膜で被
覆する。先に形成したシリコン酸化膜（１５）を除去し
てから酸化膜被覆してもよい。或いは更に配線層を形成
する事もできる。以上の様にして、コンタクトホールＣ
1 ，Ｃ2 間、Ｃ3 ，Ｃ4 間、Ｃ5 〜Ｃ8 間が接続され
る。そしてＣ5 〜Ｃ8 間を結ぶＷ膜（１６）により分岐
パターンが形成される。この様に本実施例においては分
岐配線の形成が可能である。従って、自己整合膜によっ
て配線を形成する際、その配線パターンの設計自由度を
向上させることができる。
（１５）を形成し、パターニングする。これにより、幅
広部（Ａ）では２．５μ、幅狭部（Ｂ）では１μの幅の
凹部が形成される。そして、気相成長法（ＣＶＤ法）に
より導体膜、例えばＷ（タングステン）膜（１６）を成
長する。成長膜厚は０．５μとした（図１ｃ）。Ｗの他
にＭｏ，Ａｌ，ｎ+ 多結晶シリコン等も使用できる。次
にＣＣｌ4 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によりこれを垂直方向に０．５μエッチングする。
これによりシリコン酸化膜（１５）の側壁にＷ膜（１
６）の自己整合膜パターンが選択形成される（図１
ｄ）。この後、図１（ａ）で破線で囲んだ領域にレジス
トパターンを設け、不要なＷ膜（１６）を除去する。こ
の後は、レジストパターンを除去し、全体を酸化膜で被
覆する。先に形成したシリコン酸化膜（１５）を除去し
てから酸化膜被覆してもよい。或いは更に配線層を形成
する事もできる。以上の様にして、コンタクトホールＣ
1 ，Ｃ2 間、Ｃ3 ，Ｃ4 間、Ｃ5 〜Ｃ8 間が接続され
る。そしてＣ5 〜Ｃ8 間を結ぶＷ膜（１６）により分岐
パターンが形成される。この様に本実施例においては分
岐配線の形成が可能である。従って、自己整合膜によっ
て配線を形成する際、その配線パターンの設計自由度を
向上させることができる。
【００１０】図２は変形例を示す。製造工程は上記実施
例と同じであるので説明を省略する。この例ではコンタ
クトホールＣ9 ，Ｃ10間、Ｃ11〜Ｃ15間、Ｃ16，Ｃ17間
がＷ膜（１６）によって接続される。
例と同じであるので説明を省略する。この例ではコンタ
クトホールＣ9 ，Ｃ10間、Ｃ11〜Ｃ15間、Ｃ16，Ｃ17間
がＷ膜（１６）によって接続される。
【００１１】又、以上の様な分岐配線により、高速動作
が実現できる。例えば、Ｃ6 からＣ5 ，Ｃ7 ，Ｃ8 ，ま
たＣ14からＣ13，Ｃ11，Ｃ12，Ｃ15へ信号伝達する場
合、配線距離が短いので配線抵抗が小さく信号の伝達が
早い。又、所望により破線外のＷ膜（１６）を除去する
工程を無くしても構わない。
が実現できる。例えば、Ｃ6 からＣ5 ，Ｃ7 ，Ｃ8 ，ま
たＣ14からＣ13，Ｃ11，Ｃ12，Ｃ15へ信号伝達する場
合、配線距離が短いので配線抵抗が小さく信号の伝達が
早い。又、所望により破線外のＷ膜（１６）を除去する
工程を無くしても構わない。
【００１２】図３は、本発明をＥ2 ＰＲＯＭの電極に適
用した実施例で（ａ）は平面図、（ｂ）〜（ｄ）はその
工程断面図を示す。
用した実施例で（ａ）は平面図、（ｂ）〜（ｄ）はその
工程断面図を示す。
【００１３】即ち、先ずＰ型シリコン基板（３１）のフ
ィールド領域をエッチングして溝を設け、そこに堆積絶
縁膜を平坦に埋込んでフィールド絶縁層（３２）を形成
する。次いで基板全面を酸化して５００オングストロー
ム厚のゲート酸化膜（３３）を形成する。そして書換え
領域（ｃ）の基板上のゲート酸化膜（３３）を除去し、
そこにＡｓをイオン注入してｎ+ 層（３４）を形成し、
その表面に１００オングストローム厚のトンネル絶縁膜
（３５）を熱酸化により形成する。次に１μ厚のリンド
ープ多結晶シリコン層を形成し、これをパターニングし
てフローティングゲートＦＧ（３６）を形成する。この
パターニング時に、露出するゲート酸化膜（３３）、ト
ンネル絶縁膜（３５）も除去する。次いで、全体を再度
熱酸化し、フローティングゲート（３６）表面で１００
０オングストローム、基板表面で５００オングストロー
ム厚の第２ゲート酸化膜（３７）が形成される。これに
より、基板主面に幅広部（Ａ）では８μ幅、幅狭部
（Ｂ）では０．８μ幅の凹部が形成される。次に、ＣＶ
Ｄ法によりリンをドープした多結晶シリコン層を４００
０オングストローム厚形成し、ＣＦ4 ＋Ｈ2 ガスを用い
たＲＩＥにより基板垂直方向に４０００オングストロー
ム厚エッチングする。そして、露出する第２ゲート酸化
膜（３７）を除去する。これにより多結晶シリコン層か
ら成る第１制御ゲート電極ＣＧ1 （３８）が形成され
る。そしてこれをマスクにＡｓイオン注入を行ない、ｎ
+ ソース（３９）、ドレイン（４０）を形成する（図３
ｂ）。この後、シリコン酸化膜（４１）により表面を平
坦にし、多結晶シリコン上で１０００オングストローム
厚の第３ゲート酸化膜（４２）を熱酸化により形成す
る。次いでリンをドープした多結晶シリコン層を形成
し、これをパターニングして第２制御ゲート電極ＣＧ2
（４３）を形成する（図３ｃ）。この後、全面にシリコ
ン酸化膜（４４）を形成し、ドレイン（４０）に達する
コンタクトホールを開け、Ａｌ配線（４５）を形成する
（図３ｄ）。
ィールド領域をエッチングして溝を設け、そこに堆積絶
縁膜を平坦に埋込んでフィールド絶縁層（３２）を形成
する。次いで基板全面を酸化して５００オングストロー
ム厚のゲート酸化膜（３３）を形成する。そして書換え
領域（ｃ）の基板上のゲート酸化膜（３３）を除去し、
そこにＡｓをイオン注入してｎ+ 層（３４）を形成し、
その表面に１００オングストローム厚のトンネル絶縁膜
（３５）を熱酸化により形成する。次に１μ厚のリンド
ープ多結晶シリコン層を形成し、これをパターニングし
てフローティングゲートＦＧ（３６）を形成する。この
パターニング時に、露出するゲート酸化膜（３３）、ト
ンネル絶縁膜（３５）も除去する。次いで、全体を再度
熱酸化し、フローティングゲート（３６）表面で１００
０オングストローム、基板表面で５００オングストロー
ム厚の第２ゲート酸化膜（３７）が形成される。これに
より、基板主面に幅広部（Ａ）では８μ幅、幅狭部
（Ｂ）では０．８μ幅の凹部が形成される。次に、ＣＶ
Ｄ法によりリンをドープした多結晶シリコン層を４００
０オングストローム厚形成し、ＣＦ4 ＋Ｈ2 ガスを用い
たＲＩＥにより基板垂直方向に４０００オングストロー
ム厚エッチングする。そして、露出する第２ゲート酸化
膜（３７）を除去する。これにより多結晶シリコン層か
ら成る第１制御ゲート電極ＣＧ1 （３８）が形成され
る。そしてこれをマスクにＡｓイオン注入を行ない、ｎ
+ ソース（３９）、ドレイン（４０）を形成する（図３
ｂ）。この後、シリコン酸化膜（４１）により表面を平
坦にし、多結晶シリコン上で１０００オングストローム
厚の第３ゲート酸化膜（４２）を熱酸化により形成す
る。次いでリンをドープした多結晶シリコン層を形成
し、これをパターニングして第２制御ゲート電極ＣＧ2
（４３）を形成する（図３ｃ）。この後、全面にシリコ
ン酸化膜（４４）を形成し、ドレイン（４０）に達する
コンタクトホールを開け、Ａｌ配線（４５）を形成する
（図３ｄ）。
【００１４】書込みは、ソース（３９）を全セル０Ｖ、
ＣＧ1 ，ＣＧ2 を＋２０Ｖ、非選択セルのＣＧ1 ，ＣＧ
2 を０Ｖ、ドレイン（４０）を０Ｖ又は開放とする。こ
れにより、ＦＧは高電位となり、ソースと同電位のｎ+
層（３４）から電子をＦＧに注入することにより行な
う。
ＣＧ1 ，ＣＧ2 を＋２０Ｖ、非選択セルのＣＧ1 ，ＣＧ
2 を０Ｖ、ドレイン（４０）を０Ｖ又は開放とする。こ
れにより、ＦＧは高電位となり、ソースと同電位のｎ+
層（３４）から電子をＦＧに注入することにより行な
う。
【００１５】消去時は、ソース（３９）を全セル＋２０
Ｖ、選択したＣＧ1 ，ＣＧ2 を０Ｖ、非選択セルのＣＧ
1 ，ＣＧ2 を＋２０Ｖ、ドレインを０Ｖ又は開放とす
る。これにより、ＦＧは低電位となり、ＦＧからｎ+ 層
（３４）に電子が放出される。
Ｖ、選択したＣＧ1 ，ＣＧ2 を０Ｖ、非選択セルのＣＧ
1 ，ＣＧ2 を＋２０Ｖ、ドレインを０Ｖ又は開放とす
る。これにより、ＦＧは低電位となり、ＦＧからｎ+ 層
（３４）に電子が放出される。
【００１６】セル内容の読出しは、ＣＧ1 に＋５Ｖの選
択電位を与え、ソース（３９）、ドレイン（４０）間の
導通、非導通によりセル内容を検知する事により行な
う。ＣＧ1 によりオフセットゲートが構成されているの
で書換えによりＦＧ下がノーマリオンとなっても選択読
出しできる。
択電位を与え、ソース（３９）、ドレイン（４０）間の
導通、非導通によりセル内容を検知する事により行な
う。ＣＧ1 によりオフセットゲートが構成されているの
で書換えによりＦＧ下がノーマリオンとなっても選択読
出しできる。
【００１７】この例では、鎖状の自己整合電極が形成さ
れ、又、Ｅ2 ＰＲＯＭの密度化，高速書換えが達成され
ている。
れ、又、Ｅ2 ＰＲＯＭの密度化，高速書換えが達成され
ている。
【００１８】又、第２制御ゲート電極ＣＧ2 （４３）を
無くし書換え領域（ｃ）のｎ+ 層（３４）をドレイン
（４０）側から延在させる様にしてもよい。又、以上２
つのメモリの例において多結晶シリコンよりなるフロー
ティングゲート（３６）を横方向の各セル連続に形成
し、ＭｏやＭｏシリサイド等によりその両側壁に第１制
御ゲート電極ＣＧ1 （３８）をＲＩＥによる全面エッチ
ングにより自己整合形成し、その後各セル間のフローテ
ィングゲート（３６）のみを選択エッチングにより切り
離す事も考えられるが本実施例では工程がより簡略化で
きる。
無くし書換え領域（ｃ）のｎ+ 層（３４）をドレイン
（４０）側から延在させる様にしてもよい。又、以上２
つのメモリの例において多結晶シリコンよりなるフロー
ティングゲート（３６）を横方向の各セル連続に形成
し、ＭｏやＭｏシリサイド等によりその両側壁に第１制
御ゲート電極ＣＧ1 （３８）をＲＩＥによる全面エッチ
ングにより自己整合形成し、その後各セル間のフローテ
ィングゲート（３６）のみを選択エッチングにより切り
離す事も考えられるが本実施例では工程がより簡略化で
きる。
【００１９】図４はＬＳＩ基板のＷｅｌｌ形成に適用し
た例である。先ず、Ｐ型シリコン基板（４６）の主面に
シリコン酸化膜マスク（４７）を形成し、基板を２μの
深さエッチングする。これにより幅広部（Ａ）では１５
μ、幅狭部（Ｂ）では１μの幅の凹部が形成される。次
に、ＣＶＤ法によりシリコン酸化膜（４８）を０．５μ
厚形成する（図４ｂ）。次にＣＦ4 ガスを用いたＲＩＥ
により、これを０．５μエッチングする。そして、ｎ型
シリコン層（４９）をエピタキシャル選択成長し（図４
ｃ）、マスク（４７）を除去する（図４）。かかる基板
はｎ−Ｗｅｌｌが密にモザイク配置され、ｐ−ｃｈ，Ｎ
−ｃｈ ＭＯＳＦＥＴの共存するＬＳＩに提供する事が
できる。尚、図４（ｂ）の工程においてシリコン酸化膜
（４８）の形成は、マスク（４７）をシリコン窒化膜と
して熱酸化により形成し、しかる後ＲＩＥで自己整合膜
とする事も可能である。
た例である。先ず、Ｐ型シリコン基板（４６）の主面に
シリコン酸化膜マスク（４７）を形成し、基板を２μの
深さエッチングする。これにより幅広部（Ａ）では１５
μ、幅狭部（Ｂ）では１μの幅の凹部が形成される。次
に、ＣＶＤ法によりシリコン酸化膜（４８）を０．５μ
厚形成する（図４ｂ）。次にＣＦ4 ガスを用いたＲＩＥ
により、これを０．５μエッチングする。そして、ｎ型
シリコン層（４９）をエピタキシャル選択成長し（図４
ｃ）、マスク（４７）を除去する（図４）。かかる基板
はｎ−Ｗｅｌｌが密にモザイク配置され、ｐ−ｃｈ，Ｎ
−ｃｈ ＭＯＳＦＥＴの共存するＬＳＩに提供する事が
できる。尚、図４（ｂ）の工程においてシリコン酸化膜
（４８）の形成は、マスク（４７）をシリコン窒化膜と
して熱酸化により形成し、しかる後ＲＩＥで自己整合膜
とする事も可能である。
【００２０】又、本発明は上記例に限らず種々変更して
実施する事ができる。例えば、図５において、多結晶シ
リコン層（５３）を例えば２つ近接して設け、その表面
に加工マスク例えばシリコン酸化膜を残した状態でパタ
ーン（５３）の側壁にＷをＳＦ6 ＋Ｈ2 ガスにより選択
気相成長させ、図５（ｃ）において自己整合膜（５４）
をかかるＷ膜とした８の字或いは鎖状の分岐を有するパ
ターンとして得ることもできる。そして（５４）をマス
クにしてシリコン酸化膜（５２）をエッチング加工すれ
ば、これをイオン注入マスクとして使用する事ができ
る。
実施する事ができる。例えば、図５において、多結晶シ
リコン層（５３）を例えば２つ近接して設け、その表面
に加工マスク例えばシリコン酸化膜を残した状態でパタ
ーン（５３）の側壁にＷをＳＦ6 ＋Ｈ2 ガスにより選択
気相成長させ、図５（ｃ）において自己整合膜（５４）
をかかるＷ膜とした８の字或いは鎖状の分岐を有するパ
ターンとして得ることもできる。そして（５４）をマス
クにしてシリコン酸化膜（５２）をエッチング加工すれ
ば、これをイオン注入マスクとして使用する事ができ
る。
【００２１】
【発明の効果】以上の様に、本発明によれば分岐を有す
るパターンを得る事が出来、これを単独で或いは直線状
や閉ループ状の自己整合膜パターンと組み合わせる事に
より、自己整合膜のパターン形成法の設計自由度を大幅
に向上させる事が出来る。
るパターンを得る事が出来、これを単独で或いは直線状
や閉ループ状の自己整合膜パターンと組み合わせる事に
より、自己整合膜のパターン形成法の設計自由度を大幅
に向上させる事が出来る。
【図面の簡単な説明】
【図１】 本発明の実施例の図。
【図２】 他の実施例の平面図。
【図３】 他の実施例の図。
【図４】 更に他の実施例を示す図。
【図５】 従来例を説明する断面図。
１１…Ｐ型シリコン基板 １２…ｎ+ 層 １３，１５…シリコン酸化膜 １４…ｎ+ 多結晶シリコン層 １６…Ｗ膜 Ａ…凹部の幅広部 Ｂ…凹部の幅狭い部 Ｃ1 〜Ｃ8 …コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (1)
- 【請求項１】基板の表面に凹部を設ける工程と、この凹
部の側壁に自己整合膜を選択形成する工程とを備え、前
記、凹部に幅狭部を設ける事により分岐形状の自己整合
膜を形成するようにした事を特徴とするパターン形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025770A JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025770A JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178402A Division JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211706A true JPH07211706A (ja) | 1995-08-11 |
| JP2625651B2 JP2625651B2 (ja) | 1997-07-02 |
Family
ID=12175087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025770A Expired - Lifetime JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625651B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956740A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-01-23 JP JP7025770A patent/JP2625651B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956740A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2625651B2 (ja) | 1997-07-02 |
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