JPH0783009B2 - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPH0783009B2 JPH0783009B2 JP59178402A JP17840284A JPH0783009B2 JP H0783009 B2 JPH0783009 B2 JP H0783009B2 JP 59178402 A JP59178402 A JP 59178402A JP 17840284 A JP17840284 A JP 17840284A JP H0783009 B2 JPH0783009 B2 JP H0783009B2
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- JP
- Japan
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- film
- pattern
- self
- oxide film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
- H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
- H10P76/2041—Photolithographic processes
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はLSI等に使用するパターン形成方法に関する。
従来、LSIに使用するパターンの形成方法としてフォト
レジストをマスクとしてパターンを抜くPEP（Photo−En
grave−Process）工程が一般的であった。これに対して
最近、自己整合膜により微細パターンを形成する方法が
注目されている。これは、例えば特開昭58−217499号に
記載されている様に（第４回）シリコン基板（51）の表
面に酸化膜（52）を形成し、更に多結晶シリコン層（5
3）をパターニング形成する。そして全面を酸化し薄い
酸化膜（54）を形成する（第４図ａ）。次に、全面を反
応性イオンエッチングし、多結晶シリコン膜（53）の側
壁に選択的に熱酸化膜（54）を自己整合して残す（第４
図ｂ）。そして所望により多結晶シリコン層（53）を除
去する（第４図ｃ）、といったものである。
レジストをマスクとしてパターンを抜くPEP（Photo−En
grave−Process）工程が一般的であった。これに対して
最近、自己整合膜により微細パターンを形成する方法が
注目されている。これは、例えば特開昭58−217499号に
記載されている様に（第４回）シリコン基板（51）の表
面に酸化膜（52）を形成し、更に多結晶シリコン層（5
3）をパターニング形成する。そして全面を酸化し薄い
酸化膜（54）を形成する（第４図ａ）。次に、全面を反
応性イオンエッチングし、多結晶シリコン膜（53）の側
壁に選択的に熱酸化膜（54）を自己整合して残す（第４
図ｂ）。そして所望により多結晶シリコン層（53）を除
去する（第４図ｃ）、といったものである。
これによりPEP工程に依るより微細なパターンが形成で
きる。しかしながら従来は、直線的なパターンは形成で
きても分岐パターンを形成する方法がなく、従ってパタ
ーン設計に制約があった。
きる。しかしながら従来は、直線的なパターンは形成で
きても分岐パターンを形成する方法がなく、従ってパタ
ーン設計に制約があった。
本発明は、自己整合膜パターンの設計自由度を大きくす
る事のできるパターン形成方法を提供する事を目的とす
る。
る事のできるパターン形成方法を提供する事を目的とす
る。
本発明は、基板の主面に凹部を設け、次いで前記凹部の
側壁に自己整合膜を選択形成するようにし、その際、凹
部に幅狭部を設けることにより自己整合膜に分岐部を持
たせるものである。
側壁に自己整合膜を選択形成するようにし、その際、凹
部に幅狭部を設けることにより自己整合膜に分岐部を持
たせるものである。
本発明によれば、従来閉ループ状のパターンしか得られ
なかったのに対し、分岐部を有する自己整合膜パターン
を実現する事が出来る様になる。
なかったのに対し、分岐部を有する自己整合膜パターン
を実現する事が出来る様になる。
従ってこれを単独で、或いは直線状や閉ループ状の自己
整合膜パターンと組み合せて用いることにより、自己整
合膜を用いたパターン形成法の設計自由度を大幅に向上
させる事ができる。
整合膜パターンと組み合せて用いることにより、自己整
合膜を用いたパターン形成法の設計自由度を大幅に向上
させる事ができる。
以下、本発明の実施例を図面を参照して説明する。
第１図は配線パターンに適用したもので、（ａ）は平面
図、（ｂ）〜（ｄ）は工程断面図を示す。即ち、先ず、
Ｐ型シリコン基板（11）に必要な素子を形成する。例え
ばMOSFETや拡散配線を形成する。（12）はこの様にして
得たn+拡散層を示している。次に、表面に１μ厚のシリ
コン酸化膜（13）を平坦に形成する。下地に凹凸がある
場合には、エッチバックやバイアススパッタ等によりシ
リコン酸化膜（13）を平坦に形成する事ができる。次
に、コンタクトホールC1〜C3を形成する。各コンタクト
ホールは拡散層、MOSFETのゲート電極、多結晶シリコン
配線等に対して開けられる。次に、各コンタクトホール
に導体膜、例えばn+多結晶シリコン層（14）を平坦に埋
め込む（第１図ｂ）。
図、（ｂ）〜（ｄ）は工程断面図を示す。即ち、先ず、
Ｐ型シリコン基板（11）に必要な素子を形成する。例え
ばMOSFETや拡散配線を形成する。（12）はこの様にして
得たn+拡散層を示している。次に、表面に１μ厚のシリ
コン酸化膜（13）を平坦に形成する。下地に凹凸がある
場合には、エッチバックやバイアススパッタ等によりシ
リコン酸化膜（13）を平坦に形成する事ができる。次
に、コンタクトホールC1〜C3を形成する。各コンタクト
ホールは拡散層、MOSFETのゲート電極、多結晶シリコン
配線等に対して開けられる。次に、各コンタクトホール
に導体膜、例えばn+多結晶シリコン層（14）を平坦に埋
め込む（第１図ｂ）。
この後、全面に２μ厚のシリコン酸化膜（15）を形成
し、パターニングする。これにより、幅広部（Ａ）では
2.5μ、幅狭部（Ｂ）では１μの幅の凹部が形成され
る。そして、気相成長法（CVD法）により導体膜、例え
ばＷ（タングステン）膜（16）を成長する。成長膜厚は
0.5μとした（第１図ｃ）。Ｗの他にMo,Al,n+多結晶シ
リコン等も使用できる。次にCCl4ガスを用いた反応性イ
オンエッチング（RIE）によりこれを垂直方向に0.5μエ
ッチングする。これによりシリコン酸化膜（15）の側壁
にＷ膜（16）の自己整合膜パターンが選択形成される
（第１図ｄ）。この後、第１図（ａ）で破線で囲んだ領
域にレジストパターンを設け、不要なＷ膜（16）を除去
する。この後は、レジストパターンを除去し、全体を酸
化膜で被覆する。先に形成したシリコン酸化膜（15）を
除去してから酸化膜被覆してもよい。或いは更に配線層
を形成する事もできる。
し、パターニングする。これにより、幅広部（Ａ）では
2.5μ、幅狭部（Ｂ）では１μの幅の凹部が形成され
る。そして、気相成長法（CVD法）により導体膜、例え
ばＷ（タングステン）膜（16）を成長する。成長膜厚は
0.5μとした（第１図ｃ）。Ｗの他にMo,Al,n+多結晶シ
リコン等も使用できる。次にCCl4ガスを用いた反応性イ
オンエッチング（RIE）によりこれを垂直方向に0.5μエ
ッチングする。これによりシリコン酸化膜（15）の側壁
にＷ膜（16）の自己整合膜パターンが選択形成される
（第１図ｄ）。この後、第１図（ａ）で破線で囲んだ領
域にレジストパターンを設け、不要なＷ膜（16）を除去
する。この後は、レジストパターンを除去し、全体を酸
化膜で被覆する。先に形成したシリコン酸化膜（15）を
除去してから酸化膜被覆してもよい。或いは更に配線層
を形成する事もできる。
以上の様にして、コンタクトホールC1，C2間、C3，C
4間、C5〜C8間が接続される。そしてC5〜C8間を結ぶＷ
膜（16）により分岐パターンが形成される。この様に本
実施例においては分岐配線の形成が可能である。従っ
て、自己整合膜によって配線を形成する際、その配線パ
ターンの設計自由度を向上させることができる。
4間、C5〜C8間が接続される。そしてC5〜C8間を結ぶＷ
膜（16）により分岐パターンが形成される。この様に本
実施例においては分岐配線の形成が可能である。従っ
て、自己整合膜によって配線を形成する際、その配線パ
ターンの設計自由度を向上させることができる。
第２図は変形例を示す。製造工程は上記実施例と同じで
あるので説明を省略する。この例ではコンタクトホール
C9，C10間、C11〜C15間、C16，C17間がＷ膜（16）によ
って接続される。
あるので説明を省略する。この例ではコンタクトホール
C9，C10間、C11〜C15間、C16，C17間がＷ膜（16）によ
って接続される。
又、以上の様な分岐配線により、高速動作が実現でき
る。例えば、C6からC5，C7，C8，またC14からC13，
C11，C12，C15へ信号伝達する場合、配線距離が短いの
で配線抵抗が小さく信号の伝達が早い。又、所望により
破線外のＷ膜（16）を除去する工程を無くしても構わな
い。
る。例えば、C6からC5，C7，C8，またC14からC13，
C11，C12，C15へ信号伝達する場合、配線距離が短いの
で配線抵抗が小さく信号の伝達が早い。又、所望により
破線外のＷ膜（16）を除去する工程を無くしても構わな
い。
第３図は、本発明をE2PROMの電極配線に適用した実施例
で（ａ）は平面図、（ｂ）〜（ｄ）はその工程断面図を
示す。
で（ａ）は平面図、（ｂ）〜（ｄ）はその工程断面図を
示す。
即ち、先ずＰ型シリコン基板（31）のフィールド領域を
エッチングして溝を設け、そこに堆積絶縁膜を平坦に埋
込んでフィールド絶縁層（32）を形成する。次いで基板
全面を酸化して500Å厚のゲート酸化膜（33）を形成す
る。そして書換え領域（ｃ）の基板上のゲート酸化膜
（33）を除去し、そこにAsをイオン注入してn+層（34）
を形成し、その表面に100Å厚のトンネル絶縁膜（35）
を熱酸化により形成する。次に、１μ厚のリンドープ多
結晶シリコン層を形成し、これをパターニングしてフロ
ーティングゲートFG（36）を形成する。このパターニン
グ時に、露出するゲート酸化膜（33）、トンネル絶縁膜
（35）も除去する。次いで、全体を再度熱酸化し、フロ
ーティングゲート（36）表面で1000Å、基板表面で500
Å厚の第２ゲート酸化膜（37）が形成される。これによ
り、基板主面に幅広部（Ａ）では８μ幅、幅狭部（Ｂ）
では0.8μ幅の凹部が形成される。次に、CVD法によりリ
ンをドープした多結晶シリコン層を4000Å厚形成し、CF
4＋H2ガスを用いたRIEにより基板と垂直方向に4000Å厚
エッチングする。そして、露出する第２ゲート酸化膜
（37）を除去する。これにより多結晶シリコン層から成
る第１制御ゲート電極CG1(38)が形成される。そしてこ
れをマスクにAsイオン注入を行ない、n+ソース（39）、
ドレイン（40）を形成する（第３図ｂ）。この後、シリ
コン酸化膜（41）により表面を平坦にし、多結晶シリコ
ン上で1000Å厚の第３ゲート酸化膜（42）を熱酸化によ
り形成する。次いでリンをドープした多結晶シリコン層
を形成し、これをパターニングして第２制御ゲート電極
CG2(43)を形成する（第３図ｃ）。この後、全面にシリ
コン酸化膜（44）を形成し、ドレイン（40）に達するコ
ンタクトホールを開け、Al配線（45）を形成する（第３
図ｄ）。
エッチングして溝を設け、そこに堆積絶縁膜を平坦に埋
込んでフィールド絶縁層（32）を形成する。次いで基板
全面を酸化して500Å厚のゲート酸化膜（33）を形成す
る。そして書換え領域（ｃ）の基板上のゲート酸化膜
（33）を除去し、そこにAsをイオン注入してn+層（34）
を形成し、その表面に100Å厚のトンネル絶縁膜（35）
を熱酸化により形成する。次に、１μ厚のリンドープ多
結晶シリコン層を形成し、これをパターニングしてフロ
ーティングゲートFG（36）を形成する。このパターニン
グ時に、露出するゲート酸化膜（33）、トンネル絶縁膜
（35）も除去する。次いで、全体を再度熱酸化し、フロ
ーティングゲート（36）表面で1000Å、基板表面で500
Å厚の第２ゲート酸化膜（37）が形成される。これによ
り、基板主面に幅広部（Ａ）では８μ幅、幅狭部（Ｂ）
では0.8μ幅の凹部が形成される。次に、CVD法によりリ
ンをドープした多結晶シリコン層を4000Å厚形成し、CF
4＋H2ガスを用いたRIEにより基板と垂直方向に4000Å厚
エッチングする。そして、露出する第２ゲート酸化膜
（37）を除去する。これにより多結晶シリコン層から成
る第１制御ゲート電極CG1(38)が形成される。そしてこ
れをマスクにAsイオン注入を行ない、n+ソース（39）、
ドレイン（40）を形成する（第３図ｂ）。この後、シリ
コン酸化膜（41）により表面を平坦にし、多結晶シリコ
ン上で1000Å厚の第３ゲート酸化膜（42）を熱酸化によ
り形成する。次いでリンをドープした多結晶シリコン層
を形成し、これをパターニングして第２制御ゲート電極
CG2(43)を形成する（第３図ｃ）。この後、全面にシリ
コン酸化膜（44）を形成し、ドレイン（40）に達するコ
ンタクトホールを開け、Al配線（45）を形成する（第３
図ｄ）。
書込みは、ソース（39）を全セル0V、CG1，CG2を＋20
V、非選択セルのCG1，CG2を0V、ドレイン（40）を0V又
は開放とする。これにより、FGは高電位となり、ソース
と同電位のn+層（34）から電子をFGに注入することによ
り行なう。
V、非選択セルのCG1，CG2を0V、ドレイン（40）を0V又
は開放とする。これにより、FGは高電位となり、ソース
と同電位のn+層（34）から電子をFGに注入することによ
り行なう。
消去時は、ソース（39）を全セル＋20V、選択したCG1，
CG2を0V、非選択セルのCG1，CG2を＋20V、ドレインを0V
又は開放とする。これにより、FGは低電位となり、FGか
らn+層（34）に電子が放出される。
CG2を0V、非選択セルのCG1，CG2を＋20V、ドレインを0V
又は開放とする。これにより、FGは低電位となり、FGか
らn+層（34）に電子が放出される。
セル内容の読出しは、CG1に＋5Vの選択電位を与え、ソ
ース（39）、ドレイン（40）間の導通，非導通によりセ
ル内容を検知する事により行なう。CG1によりオフセッ
トゲートが構成されているので書換えによりFG下がノー
マリオンとなっても選択読出しできる。
ース（39）、ドレイン（40）間の導通，非導通によりセ
ル内容を検知する事により行なう。CG1によりオフセッ
トゲートが構成されているので書換えによりFG下がノー
マリオンとなっても選択読出しできる。
この例では、鎖状の自己整合電極配線が形成され、又、
E2PROMの高密度化，高速書換えが達成されている。
E2PROMの高密度化，高速書換えが達成されている。
又、第２制御ゲート電極CG2(43)を無くし書換え領域
（ｃ）のn+層（34）をドレイン（40）側から延在させる
様にしてもよい。又、以上２つのメモリの例において多
結晶シリコンよりなるフローティングゲート（36）を横
方向の各セル連続に形成し、MoやMoシリサイド等により
その両側壁に第１制御ゲート電極CG1(38)をRIEによる全
面エッチングにより自己整合形成し、その後各セル間の
フローティングゲート（36）のみを選択エッチングによ
り切り離なす事も考えられる本実施例では工程がより簡
略化できる。
（ｃ）のn+層（34）をドレイン（40）側から延在させる
様にしてもよい。又、以上２つのメモリの例において多
結晶シリコンよりなるフローティングゲート（36）を横
方向の各セル連続に形成し、MoやMoシリサイド等により
その両側壁に第１制御ゲート電極CG1(38)をRIEによる全
面エッチングにより自己整合形成し、その後各セル間の
フローティングゲート（36）のみを選択エッチングによ
り切り離なす事も考えられる本実施例では工程がより簡
略化できる。
以上の様に、本発明によれば分岐を有するパターンを得
る事ができ、これを単独で或いは直線状や閉ループ状の
自己整合膜パターンと組み合わせることにより、自己整
合膜のパターン形成法の設計自由度を大幅に向上させる
事ができる。
る事ができ、これを単独で或いは直線状や閉ループ状の
自己整合膜パターンと組み合わせることにより、自己整
合膜のパターン形成法の設計自由度を大幅に向上させる
事ができる。
第１図（ａ）は本発明の実施例の平面図、（ｂ）〜
（ｄ）はその工程を示す断面図、第２図は他の実施例の
平面図、第３図（ａ）は他の実施例の平面図、（ｂ）〜
（ｄ）はその工程を示す断面図、第４図（ａ）〜（ｃ）
は従来例を説明する断面図である。 第１図において、 11…Ｐ型シリコン基板、12…n+層、13,15…シリコン酸
化膜、14…n+多結晶シリコン層、16…Ｗ膜、Ａ…凹部の
幅広部、Ｂ…凹部の幅狭部、C1〜C8…コンタクトホー
ル。
（ｄ）はその工程を示す断面図、第２図は他の実施例の
平面図、第３図（ａ）は他の実施例の平面図、（ｂ）〜
（ｄ）はその工程を示す断面図、第４図（ａ）〜（ｃ）
は従来例を説明する断面図である。 第１図において、 11…Ｐ型シリコン基板、12…n+層、13,15…シリコン酸
化膜、14…n+多結晶シリコン層、16…Ｗ膜、Ａ…凹部の
幅広部、Ｂ…凹部の幅狭部、C1〜C8…コンタクトホー
ル。
Claims (2)
- 【請求項１】表面に凹部を有する基体を準備する工程
と、この凹部の側壁に電極あるいは配線となる自己整合
膜を選択形成する工程とを備え、前記凹部に幅狭部を設
ける事により分岐形状の自己整合膜を形成するようにし
た事を特徴とするパターン形成方法。 - 【請求項２】気相成長法により膜を成長させた後、この
膜を主面と垂直方向にエッチングする事により自己整合
膜を設ける事を特徴とする前記特許請求の範囲第１項記
載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178402A JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178402A JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025770A Division JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158237A JPS6158237A (ja) | 1986-03-25 |
| JPH0783009B2 true JPH0783009B2 (ja) | 1995-09-06 |
Family
ID=16047869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178402A Expired - Lifetime JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783009B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956740A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-29 JP JP59178402A patent/JPH0783009B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158237A (ja) | 1986-03-25 |
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