JPH07211779A

JPH07211779A - 半導体集積回路

Info

Publication number: JPH07211779A
Application number: JP496094A
Authority: JP
Inventors: Makoto Yanagisawa; 誠柳沢; Takaaki Suzuki; 孝章鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-01-21
Filing date: 1994-01-21
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】半導体基板上に絶縁層を介して複数のヒューズ
を一列に配列し、これら複数のヒューズのうち、必要な
ヒューズをレーザリペア装置などにより切断する工程を
含んで構成される半導体集積回路、たとえば、ＤＲＡＭ
に関し、ヒューズの配列ピッチを小さくできるように
し、チップ面積の増大を招くことなく、ヒューズの数を
増やすことができるようにする。【構成】ｐＭＯＳトランジスタを形成するためのウエル
形成工程において形成されるＮ^-ウエル５１の表面側
の、ヒューズ４１₁〜４１₁₄の切断目標部分４４₁〜４４
₁₄の下方部分にＰウエル５２₁〜５２₁₄を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に絶縁層
を介して複数のヒューズを一列に配列し、これら複数の
ヒューズのうち、必要なヒューズをレーザリペア装置な
どにより切断する工程を含んで構成される半導体集積回
路に関する。

【０００２】

【従来の技術】従来、この種の半導体集積回路として、
図５にその要部を示すようなＤＲＡＭ（Ｄynamic Ｒand
om Ａccess Ｍemory）が知られている。

【０００３】図中、１は正規のメモリセルが配列されて
なるメモリセルアレイ部、２は冗長行を構成するスペア
のメモリセルが配列されてなるスペアメモリセルアレイ
部、３は冗長列を構成するスペアのメモリセルが配列さ
れてなるスペアメモリセルアレイ部である。

【０００４】また、Ａ０〜Ａ７はアドレス信号、４は外
部から供給されるロウアドレス信号を取り込み、相補信
号化してなる内部ロウアドレス信号を出力するロウアド
レスバッファである。

【０００５】また、５はロウアドレスバッファ４から出
力される内部ロウアドレス信号をプリデコードするロウ
プリデコーダ、６はロウプリデコーダ５から出力される
ロウプリデコード信号をデコードしてメモリセルアレイ
部１のワード線の選択を行うロウデコーダである。

【０００６】また、７は外部から供給されるロウアドレ
ス信号が指定するロウアドレスをロウアドレスバッファ
４から出力される内部ロウアドレス信号を介して冗長ロ
ウアドレスと比較するロウアドレスコンペア回路であ
る。

【０００７】また、８はロウアドレスコンペア回路７か
ら出力される比較結果信号に基づいて内部ロウアドレス
信号が指定するロウアドレスと冗長ロウアドレスとが一
致したか否かを判定するジャッジ回路である。

【０００８】また、９はジャッジ回路８から一致検出信
号が出力された場合、スペアメモリセルアレイ部２に設
けられている冗長ワード線の選択を行うスペアロウデコ
ーダである。

【０００９】また、１０は外部から供給されるコラムア
ドレス信号を取り込み、相補信号化してなる内部コラム
アドレス信号を出力するコラムアドレスバッファ、１１
はコラムアドレスバッファ１０から出力される内部ロウ
アドレス信号をプリデコードするコラムプリデコーダで
ある。

【００１０】また、１２はコラムプリデコーダ１１から
出力されるコラムプリデコード信号をデコードしてメモ
リセルアレイ部１及びスペアメモリセルアレイ部２から
なるメモリセルアレイ部のコラムを選択するためのコラ
ム選択信号を出力するコラムデコーダである。

【００１１】また、１３はコラムデコーダ１２から出力
されるコラム選択信号に基づいてメモリセルアレイ部１
及びスペアメモリセルアレイ部２からなるメモリセルア
レイ部のコラム選択を行うＩ／Ｏゲート、１４はメモリ
セルアレイ部１又はスペアメモリセルアレイ部２から読
み出されたデータの増幅を行うセンスアンプ回路であ
る。

【００１２】また、１５は後述するクロック・ジェネレ
ータから出力されるクロック信号により活性化され、ヒ
ューズが記憶している冗長コラムアドレスを内部的にラ
ッチして出力するヒューズアドレスラッチ回路である。

【００１３】また、１６は外部から供給されるコラムア
ドレス信号が指定するコラムアドレスをコラムアドレス
バッファ１０から出力される内部コラムアドレス信号を
介して冗長コラムアドレスと比較するコラムアドレスコ
ンペア回路である。

【００１４】また、１７はコラムアドレスコンペア回路
１６による比較結果に基づいてスペアメモリセルアレイ
部３のコラムを選択するためのコラム選択信号を出力す
るスペアコラムデコーダである。

【００１５】また、１８はスペアコラムデコーダ１７か
ら出力されるコラム選択信号に基づいてコラムの選択を
行うスペアＩ／Ｏゲート回路、１９はスペアメモリセル
アレイ部３から読み出されたデータの増幅を行うスペア
センスアンプ回路である。

【００１６】また、２０は出力データＤＯＵＴをラッチ
するデータ出力バッファ、２１は入力データＤＩＮをラ
ッチするデータ入力バッファ、２２は外部から供給され
るライトイネーブル信号／ＷＥに基づいてデータ入力バ
ッファ２１を制御するライトクロック信号を出力するラ
イトクロック・ジェネレータである。

【００１７】また、２３は外部から供給されるロウアド
レス・ストローブ信号／ＲＡＳ及びコラムアドレス・ス
トローブ信号／ＣＡＳに基づいてロウデコーダ６、セン
スアンプ回路１４、スペアセンスアンプ回路１９、ヒュ
ーズアドレスラッチ回路１５を制御するクロック信号を
出力するクロックジェネレータである。

【００１８】また、２４はクロックジェネレータ２３か
ら出力されるクロック信号に基づいてロウプリデコーダ
５、コラムプリデコーダ１１、データ出力バッファ２０
及びライトクロック・ジェネレータ２２を制御するクロ
ック信号を発生するクロックジェネレータである。

【００１９】ここに、ロウアドレスコンペア回路７は、
図６にその回路図を示すように構成されている。図中、
ｒａ０、／ｒａ０・・・／ｒａ６は内部ロウアドレス信
号、ＴＥＳＴはテスト信号である。

【００２０】また、２５〜３１はｎＭＯＳトランジス
タ、３２〜３８はｐＭＯＳトランジスタ、３９、４０は
インバータ、４１₁〜４１₁₄はポリシリコンにより形成
されるヒューズ、ｅｒａ０〜ｅｒａ６は比較結果信号で
あり、これら比較結果信号ｅｒａ０〜ｅｒａ６はジャッ
ジ回路８に供給される。

【００２１】このＤＲＡＭにおいては、ウエハ状態の下
におけるプローブを使用したテスト時には、テスト信号
ＴＥＳＴ＝Ｌレベル、インバータ３９の出力＝Ｈレベ
ル、インバータ４０の出力＝Ｌレベル、ｎＭＯＳトラン
ジスタ２５〜３１＝ＯＦＦ、ｐＭＯＳトランジスタ３２
〜３８＝ＯＦＦとされ、テストが実行される。

【００２２】そして、冗長ロウアドレスが決定された場
合、外部から供給されるロウアドレス信号が指定するロ
ウアドレスが冗長アドレスに一致する場合には、比較結
果信号ｅｒａ０〜ｅｒａ６が全て「１」となるように、
ヒューズ４１₁〜４１₁₄のうち、必要なヒューズの切断
が行われる。

【００２３】ここに、基板上、ヒューズ４１₁〜４１₁₄
が配列される部分は、従来、図７にその概略的平面図、
図８に図７のＡ−Ａ線に沿った概略的断面図を示すよう
に構成されていた。

【００２４】これら図７、図８において、４２はＰ型シ
リコン基板、４３₁、４３₂、４３₃、４３₁₄はそれぞれ
ヒューズ４１₁、４１₂、４１₃、４１₁₄の切断目標部分
４４₁、４４₂、４４₃、４４₁₄の下方部分に設けられた
Ｎウエルである。

【００２５】ここに、ヒューズ４１₁〜４１₁₄は等間隔
で配列されており、ヒューズ４１₁〜４１₁₄の下方部分
には、それぞれ、Ｎウエル４３₁〜４３₁₄が形成されて
いるが、図７及び図８では、ヒューズ４１₄〜４１₁₃及
びＮウエル４３₄〜４３₁₃の図示を省略している。

【００２６】なお、Ｎウエル４３₁〜４３₁₄はｐＭＯＳ
トランジスタを形成するために必要なＮウエルを形成す
る工程において形成されるものである。

【００２７】また、図７、図８において、４５はフィー
ルド酸化膜（ＦＯＸ）、４６はシリコン酸化膜、４７は
リンガラス（ＰＳＧ）膜、４８はレーザビームを照射す
るための開口部、４９₁〜４９₃、４９₁₄、５０₁〜５
０₃、５０₁₄は上層配線とのコンタクト部である。

【００２８】ここに、ヒューズ４１₁〜４１₁₄のうち、
必要なヒューズをレーザリペア装置によるレーザビーム
の照射により切断した場合、レーザビームのオーバパワ
ーにより、切断したヒューズの一部又は全部が、その残
滓によってＰ型シリコン基板４２と接触してしまう場合
がある。

【００２９】この場合においても、その接触がＮウエル
４３₁〜４３₁₄の中の対応するＮウエルにとどまる限
り、Ｐ型シリコン基板４２と接触してしまったヒューズ
からのリーク電流の発生を避けることができ、安定した
動作を確保することができる。

【００３０】

【発明が解決しようとする課題】ところで、Ｎウエル４
３₁〜４３₁₄は、ｐＭＯＳトランジスタを構成するため
のＮウエルを形成する工程で形成されるので、その深さ
は、約３μｍとなってしまい、横方向の広がりも大きい
ものとなってしまう。

【００３１】即ち、ヒューズ４１₁〜４１₁₄について、
図７、図８に示すような構造を有する従来のＤＲＡＭに
おいては、Ｎウエル４３₁〜４３₁₄の配列ピッチを大き
くしなければならず、ヒューズ４１₁〜４１₁₄の配列ピ
ッチも大きいものとなってしまう。

【００３２】ここに、近年、ＤＲＡＭにおいては、歩留
まりの向上を図るため、冗長行及び冗長列を増やす傾向
にあり、このため、ロウアドレスコンペア回路７に設け
られるヒューズの数が増加する傾向にある。

【００３３】しかし、従来のＤＲＡＭにおいては、前述
のように、Ｎウエル４３₁〜４３₁₄の配列ピッチを大き
くしなければならず、このため、ヒューズの数を増やす
と、チップ面積が増大し、価格の上昇を招いてしまうと
いう問題点があった。

【００３４】本発明は、かかる点に鑑み、ヒューズの配
列ピッチを小さくできるようにし、チップ面積の増大を
招くことなく、ヒューズの数を増やすことができるよう
にした半導体集積回路を提供することを目的とする。

【００３５】

【課題を解決するための手段】本発明中、第１の発明に
よる半導体集積回路は、第１の導電形の半導体基板上に
絶縁層を介して複数のヒューズを一列に配列し、これら
複数のヒューズのうち、必要なヒューズを切断する工程
を含んで構成される半導体集積回路を改良するものであ
り、半導体基板の表面側の、前記複数のヒューズの切断
目標部分の下方部分の各々を包含する領域に、第１の導
電形のＭＩＳトランジスタを形成するためのウエル形成
工程において形成される第２の導電形の第１のウエルを
設けると共に、この第１のウエルの表面側の、前記複数
のヒューズの切断目標部分の下方部分の各々に、第１の
導電形の第２のウエルを設けて構成するというものであ
る。

【００３６】また、第２の発明は、同じく、第１の導電
形の半導体基板上に絶縁層を介して複数のヒューズを配
列し、これら複数のヒューズのうち、必要なヒューズを
切断する工程を含んで構成される半導体集積回路を改良
するものであり、半導体基板の表面側の、前記複数のヒ
ューズの切断目標部分の下方部分の各々を包含する領域
に、第１の導電形のＭＩＳトランジスタを形成するため
のウエル形成工程において形成される抵抗値を比較的大
きくする第２の導電形の第１のウエルを設けると共に、
この第１のウエルの表面側の、前記複数のヒューズの中
の１個おきのヒューズの切断目標部分の下方部分の各々
に、第１の導電形の第２のウエルを設けて構成するとい
うものである。

【００３７】

【作用】第１の発明においては、ヒューズ切断時、切断
したヒューズがその残滓により半導体基板と接触してし
まった場合であっても、その接触が第２のウエルにとど
まる限り、半導体基板と接触してしまったヒューズから
のリーク電流の発生を避けることができる。

【００３８】ここに、この第２のウエルは、ＭＩＳトラ
ンジスタを形成するためのウエル形成工程において形成
される第１のウエルの表面側に設けられるので、その深
さは浅く、その分、熱拡散時に横に広がる割合も小さ
い。

【００３９】したがって、この第１の発明によれば、第
２のウエルの配列ピッチを小さくすることにより、ヒュ
ーズの配列ピッチを小さくすることができ、チップ面積
の増大を招くことなく、ヒューズの数を増やすことがで
きる。

【００４０】また、第２の発明においても、ヒューズ切
断時、切断したヒューズがその残滓により半導体基板と
接触してしまった場合であっても、その接触が第２のウ
エルにとどまる限り、半導体基板と接触してしまったヒ
ューズからのリーク電流の発生を避けることができる。

【００４１】但し、この第２の発明においては、下方部
分に第２のウエルが形成されていないヒューズが半導体
基板と接触してしまう場合があるが、この場合において
も、第１のウエルは抵抗値が比較的大きくなるようにさ
れているので、下方部分に第２のウエルが形成されてい
ない、半導体基板と接触してしまったヒューズから流れ
るリーク電流は小さく、動作に影響を与えることはな
い。

【００４２】ここに、第２のウエルは、ＭＩＳトランジ
スタを形成するためのウエル形成工程において形成され
る第１のウエルの表面側に設けられるので、その深さは
浅く、熱拡散時に横に広がる割合も小さいものであり、
しかも、一列に配列された複数のヒューズの中の１個お
きのヒューズの切断目標部分の下方部分の各々に設ける
とされている。

【００４３】したがって、この第２の発明によれば、第
２のウエルの配列ピッチを小さくすることにより、第１
の発明よりもヒューズの配列ピッチを小さくすることが
でき、チップ面積の増大を招くことなく、第１の発明よ
りもヒューズの数を増やすことができる。

【００４４】

【実施例】以下、図１〜図４を参照して、本発明の第１
実施例及び第２実施例について、本発明を図５に示すＤ
ＲＡＭを改良する場合を例にして説明する。なお、これ
ら図１〜図４において、図７、図８に対応する部分には
同一符号を付し、その重複説明は省略する。

【００４５】第１実施例・・図１、図２図１は本発明の第１実施例（第１の発明の一実施例）の
要部を示す概略的平面図であり、図２は図１のＢ−Ｂ線
に沿った概略的断面図である。

【００４６】ここに、本発明の第１実施例は、図５に示
すロウアドレスコンペア回路７を構成するヒューズ４１
₁〜４１₁₄（図６参照）の配列部分については、図１、
図２に示すように構成し、その他については、図５に示
す従来のＤＲＡＭと同様に構成するというものである。

【００４７】これら図１、図２において、５１はｐＭＯ
Ｓトランジスタを形成するためのＮウエルの形成時に形
成されるＮ型不純物を比較的薄くされ、抵抗値を比較的
大きくされているＮ^-ウエルであり、このＮ^-ウエル５１
は、例えば、３μｍの深さとされる。

【００４８】また、５２₁、５２₂、５２₃、５２₁₄はそ
れぞれヒューズ４１₁、４１₂、４１₃、４１₁₄の切断目
標部分４４₁、４４₂、４４₃、４４₁₄の下方に設けられ
たＰウエルである。

【００４９】ここに、ヒューズ４１₁〜４１₁₄は等間隔
で配列されており、ヒューズ４１₁〜４１₁₄の下方部分
には、それぞれ、Ｐウエル５２₁〜５２₁₄が形成されて
いるが、図１及び図２では、ヒューズ４１₄〜４１₁₃及
びＰウエル５２₄〜５２₁₃の図示を省略している。

【００５０】また、５３はＮ^-ウエル５１にバイアス電
圧として電源電圧ＶＣＣを供給するアルミニウム配線
層、５４、５５はコンタクトホール、５６はアルミニウ
ム配線層５３とＮ^-ウエル５１との接続を図るためのＮ⁺
接続層、５７〜７２はＮ⁺接続層のアルミニウム配線層
５３とのコンタクト部である。

【００５１】ここに、ヒューズ４１₁〜４１₁₄のうち、
必要なヒューズをレーザリペア装置によるレーザビーム
の照射により切断した場合、レーザビームのオーバパワ
ーにより、切断したヒューズの一部又は全部が、その残
滓によってＰ型シリコン基板４２と接触してしまう場合
がある。

【００５２】この場合においても、Ｐ型シリコン基板４
２と接触してしまったヒューズの電位は動作時において
は電源電圧ＶＣＣ又は０［Ｖ］とされることから、その
接触がＰウエル５２₁〜５２₁₄の中の対応するＰウエル
にとどまる限り、Ｐ型シリコン基板４２と接触してしま
ったヒューズからのリーク電流の発生を避けることがで
き、安定した動作を確保することができる。

【００５３】ここに、Ｐウエル５２₁〜５２₁₄は、ヒュ
ーズ４１₁〜４１₁₄の切断目標部分４４₁〜４４₁₄の下方
部分、かつ、ｐＭＯＳトランジスタを形成するためのウ
エル形成工程において形成されるＮ^-ウエル５１の表面
側に設けられるので、その深さは浅く、その分、熱拡散
時に横に広がる割合も小さい。

【００５４】したがって、この第１実施例によれば、Ｐ
ウエル５２₁〜５２₁₄の配列ピッチを小さくすることに
より、ヒューズ４１₁〜４１₁₄の配列ピッチを小さく、
たとえば、６.５μｍとすることができ、チップ面積の
増大を招くことなく、ヒューズの数を増やすことができ
る。

【００５５】第２実施例・・図３、図４図３は本発明の第２実施例（第２の発明の一実施例）の
要部を示す概略的平面図であり、図４は図３のＣ−Ｃ線
に沿った概略的断面図である。

【００５６】ここに、本発明の第２実施例は、図５に示
すロウアドレスコンペア回路７を構成するヒューズ４１
₁〜４１₁₄（図６参照）の配列部分については、図３、
図４に示すように構成し、その他については、図５に示
す従来のＤＲＡＭと同様に構成するというものである。

【００５７】これら図３、図４において、７３はｐＭＯ
Ｓトランジスタを形成するためのＮウエルの形成時に形
成されるＮ型不純物を比較的薄くされ、抵抗値を比較的
大きくされているＮ^-ウエルであり、このＮ^-ウエル７３
は、例えば、３μｍの深さとされる。

【００５８】また、７４₁、７４₃、７４₅、７４₁₃はそ
れぞれヒューズ４１₁、４１₃、４１₅、４１₁₃の切断目
標部分４４₁、４４₃、４４₅（図示せず）、４４₁₃（図
示せず）の下方に設けられたＰウエルである。

【００５９】ここに、ヒューズ４１₁〜４１₁₄は等間隔
で配列されており、ヒューズ４１₁、４１₃、４１₅、４
１₇、４１₉、４１₁₁、４１₁₃の下方部分には、それぞ
れ、Ｐウエル７４₁、７４₃、７４₅、７４₇、７４₉、７
４₁₁、７４₁₃が形成されているが、図３及び図４におい
ては、ヒューズ４１₅〜４１₁₃及びＰウエル７４₇、７４
₉、７４₁₁の図示を省略している。

【００６０】即ち、この第２実施例においては、ヒュー
ズ４１₂、４１₄、４１₆、４１₈、４１₁₀、４１₁₂、４１
₁₄の下方部分にはＰウエルは形成されていない。

【００６１】また、７５はＮ^-ウエル７３にバイアス電
圧として電源電圧ＶＣＣを供給するアルミニウム配線
層、７６、７７はコンタクトホール、７８はアルミニウ
ム配線層７５とＮ^-ウエル７３との接続を図るためのＮ⁺
接続層、７９〜９０はＮ⁺接続層のアルミニウム配線層
７５とのコンタクト部である。

【００６２】ここに、ヒューズ４１₁〜４１₁₄のうち、
必要なヒューズをレーザリペア装置によるレーザビーム
の照射により切断した場合、レーザビームのオーバパワ
ーにより、切断したヒューズの一部又は全部が、その残
滓によってＰ型シリコン基板４２と接触してしまう場合
がある。

【００６３】この場合において、たとえば、ヒューズ４
１₁、４１₃、４１₅、４１₇、４１₉、４１₁₁、４１₁₃の
いずれか又は全部がＰ型シリコン基板４２と接触してし
まった場合には、その接触がＰウエル７４₁〜７４₁₄の
中の対応するＰウエルにとどまる限り、Ｐ型シリコン基
板４２と接触してしまったヒューズからのリーク電流の
発生を避けることができ、安定した動作を確保すること
ができる。

【００６４】また、ヒューズ４１₂、４１₄、４１₆、４
１₈、４１₁₀、４１₁₂、４１₁₄のいずれか又は全部がＮ^-
ウエル７３と接触してしまった場合においても、Ｎ^-ウ
エル７３は抵抗値を比較的大きくしているので、Ｎ^-ウ
エル７３と接触してしまったヒューズから流れるリーク
電流は、極めて小さいものとなり、動作に影響を与える
ことはない。

【００６５】また、この場合、Ｎ^-ウエル７３には、ア
ルミニウム配線層７５及びＮ⁺拡散層７８を介して電源
電圧ＶＣＣが印加されるが、Ｎ^-ウエル７３は抵抗値を
比較的大きくしているので、たとえ、Ｎ⁺拡散層７８か
らＰ型シリコン基板４２と接触してしまったヒューズに
流れる電流も小さいものとなり、動作に影響を与えるこ
とはない。

【００６６】ここに、Ｐウエル７４₁、７４₃、７４₅、
７４₇、７４₉、７４₁₁、７４₁₃は、ｐＭＯＳトランジス
タを形成するためのウエル形成工程において形成される
Ｎ^-ウエル７３の表面側に設けられるので、その深さは
浅く、その分、熱拡散時に横に広がる割合も小さい。

【００６７】したがって、この第２実施例によれば、Ｐ
ウエル７４₁、７４₃、７４₅、７４₇、７４₉、７４₁₁、
７４₁₃の配列ピッチを小さくすることにより、第１実施
例の場合よりもヒューズ４１₁〜４１₁₄の配列ピッチを
小さくすることができ、チップ面積の増大を招くことな
く、第１実施例の場合よりもヒューズの数を増やすこと
ができる。

【００６８】

【発明の効果】以上のように、本発明中、第１の発明に
よれば、ＭＩＳトランジスタを形成するためのウエル形
成工程において形成される第１のウエルの表面側の、一
列に配列される複数のヒューズの切断目標部分の下方部
分の各々に、第２のウエルを形成することによって、切
断したヒューズがその残滓により半導体基板と接触して
しまった場合においても、リーク電流が流れないように
するという構成を採用したので、第２のウエルの配列ピ
ッチを小さくすることにより、ヒューズの配列ピッチを
小さくすることができ、チップ面積の増大を招くことな
く、ヒューズの数を増やすことができる。

【００６９】また、第２の発明によれば、ＭＩＳトラン
ジスタを形成するためのウエル形成工程において形成さ
れる第１のウエルの表面側の、一列に配列される複数の
ヒューズの中の１個おきのヒューズの切断目標部分の下
方部分の各々に、第２のウエルを形成することによっ
て、切断したヒューズがその残滓により半導体基板と接
触してしまった場合においても、リーク電流が流れない
ようにするという構成を採用したので、第２のウエルの
配列ピッチを小さくすることにより、第１の発明よりも
ヒューズの配列ピッチを小さくすることができ、チップ
面積の増大を招くことなく、第１の発明よりもヒューズ
の数を増やすことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例（第１の発明の一実施例）
の要部を示す概略的平面図である。

【図２】図１のＢ−Ｂ線に沿った概略的断面図である。

【図３】本発明の第２実施例（第２の発明の一実施例）
の要部を示す概略的平面図である。

【図４】図３のＣ−Ｃ線に沿った概略的断面図である。

【図５】ＤＲＡＭの一例の要部を示すブロック図であ
る。

【図６】図５に示すＤＲＡＭが設けているロウアドレス
コンペア回路を示す回路図である。

【図７】図５に示すＤＲＡＭが設けているロウアドレス
コンペア回路のヒューズが配列されている部分の従来の
構成を示す概略的平面図である。

【図８】図７のＡ−Ａ線に沿った概略的断面図である。

【符号の説明】

４１₁〜４１₁₄ ヒューズ

Claims

【特許請求の範囲】

【請求項１】第１の導電形の半導体基板上に絶縁層を介
して複数のヒューズを一列に配列し、これら複数のヒュ
ーズのうち、必要なヒューズを切断する工程を含んで構
成される半導体集積回路において、前記半導体基板の表面側の、前記複数のヒューズの切断
目標部分の下方部分の各々を包含する領域に、第１の導
電形のＭＩＳトランジスタを形成するためのウエル形成
工程において形成される第２の導電形の第１のウエルを
設けると共に、この第１のウエルの表面側の、前記複数
のヒューズの切断目標部分の下方部分の各々に、第１の
導電形の第２のウエルを設けて構成されていることを特
徴とする半導体集積回路。
【請求項２】第１の導電形の半導体基板上に絶縁層を介
して複数のヒューズを一列に配列し、これら複数のヒュ
ーズのうち、必要なヒューズを切断する工程を含んで構
成される半導体集積回路において、前記半導体基板の表面側の、前記複数のヒューズの切断
目標部分の下方部分の各々を包含する領域に、第１の導
電形のＭＩＳトランジスタを形成するためのウエル形成
工程において形成される抵抗値を比較的大きくする第２
の導電形の第１のウエルを設けると共に、この第１のウ
エルの表面側の、前記複数のヒューズの中の１個おきの
ヒューズの切断目標部分の下方部分の各々に、第１の導
電形の第２のウエルを設けて構成されていることを特徴
とする半導体集積回路。
【請求項３】前記第１の導電形はＰ形不純物による導電
形であり、前記第２の導電形はＮ形不純物による導電形
であり、前記第１のウエルには正のバイアス電圧が印加
される構成とされており、前記第２のウエルにはバイア
ス電圧が印加されない構成とされていることを特徴とす
る請求項１又は２記載の半導体集積回路。