JPH0917874A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0917874A JPH0917874A JP7164345A JP16434595A JPH0917874A JP H0917874 A JPH0917874 A JP H0917874A JP 7164345 A JP7164345 A JP 7164345A JP 16434595 A JP16434595 A JP 16434595A JP H0917874 A JPH0917874 A JP H0917874A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 238000009966 trimming Methods 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 19
- 239000010703 silicon Substances 0.000 abstract description 19
- 238000009413 insulation Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】十分のエネルギーによりレーザを照射してヒュ
ーズを確実に切断した際にヒューズ下の絶縁膜が破壊し
ても、正常な論理出力が得ることができる半導体装置お
よびその製造方法を提供する。 【構成】Ｎ型のシリコン基板１の主面に設けられた絶縁
膜４と、絶縁膜４上に設けられたレーザトリミング用の
多結晶シリコン構成のヒューズ５と、第１のＰウェル領
域２と、第１のＰウェル領域２内に形成されたＮ型の素
子領域１２，１３と、第１のＰウェル領域２と同じ深さ
を有してヒューズ５下のシリコン基板の箇所に第２のＰ
ウェル領域３と、第２のＰウェル領域３を接地電位に固
定する手段９，３２とを有する。
ーズを確実に切断した際にヒューズ下の絶縁膜が破壊し
ても、正常な論理出力が得ることができる半導体装置お
よびその製造方法を提供する。 【構成】Ｎ型のシリコン基板１の主面に設けられた絶縁
膜４と、絶縁膜４上に設けられたレーザトリミング用の
多結晶シリコン構成のヒューズ５と、第１のＰウェル領
域２と、第１のＰウェル領域２内に形成されたＮ型の素
子領域１２，１３と、第１のＰウェル領域２と同じ深さ
を有してヒューズ５下のシリコン基板の箇所に第２のＰ
ウェル領域３と、第２のＰウェル領域３を接地電位に固
定する手段９，３２とを有する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特にレーザトリミング用の多結晶シリ
コン構成のヒューズを有する半導体装置およびその製造
方法に関する。
造方法に係わり、特にレーザトリミング用の多結晶シリ
コン構成のヒューズを有する半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】半導体装置でレーザトリミング用の多結
晶シリコン構成のヒューズは半導体メモリのリダンダン
シービットの切換用のスイッチなどに利用されている。
晶シリコン構成のヒューズは半導体メモリのリダンダン
シービットの切換用のスイッチなどに利用されている。
【０００３】例えば図４において、多結晶シリコン構成
のヒューズ５とＮチャネル型絶縁ゲート電界効果トラン
ジスタ（以下、ＮＭＯＳ、と称す）１０を直列接続し、
ヒューズ５の一端を正電圧を供給する高電位側の電源電
圧（以下、ＶＤＤ、と称す）ライン（端子）３１に接続
し、ヒューズ５の他端をＮＭＯＳ１０のドレイン１３と
ともにインバータ（以下、ＩＮＶ、と称す）３３の入力
端３４に接続し、ＮＭＯＳ１０のソース１２を低電位側
の電源電圧（以下、接地電圧、と称す）ライン（端子）
３２に接続し、ＮＭＯＳ１０のゲートをＩＮＶ３３の出
力端３５に接続している。
のヒューズ５とＮチャネル型絶縁ゲート電界効果トラン
ジスタ（以下、ＮＭＯＳ、と称す）１０を直列接続し、
ヒューズ５の一端を正電圧を供給する高電位側の電源電
圧（以下、ＶＤＤ、と称す）ライン（端子）３１に接続
し、ヒューズ５の他端をＮＭＯＳ１０のドレイン１３と
ともにインバータ（以下、ＩＮＶ、と称す）３３の入力
端３４に接続し、ＮＭＯＳ１０のソース１２を低電位側
の電源電圧（以下、接地電圧、と称す）ライン（端子）
３２に接続し、ＮＭＯＳ１０のゲートをＩＮＶ３３の出
力端３５に接続している。
【０００４】このような回路において、ヒューズ５を切
断しない場合は、ＩＮＶ３３の入力端３４はハイレベル
（Ｈ）となり、ＩＮＶ３３の出力端３５はロウレベル
（Ｌ）となり、これによりゲート１４はロウレベルとな
ってＮＭＯＳ１０はオフ状態となり、この回路からの出
力はロウレベルとなる。
断しない場合は、ＩＮＶ３３の入力端３４はハイレベル
（Ｈ）となり、ＩＮＶ３３の出力端３５はロウレベル
（Ｌ）となり、これによりゲート１４はロウレベルとな
ってＮＭＯＳ１０はオフ状態となり、この回路からの出
力はロウレベルとなる。
【０００５】ヒューズ５がレーザトリミングにより切断
した場合は、ＩＮＶ３３の入力端３４はロウレベルとな
り、ＩＮＶ３３の出力端３５ハイレベルとなり、これに
よりゲート１４はハイレベルとなってＮＭＯＳ１０はオ
ン状態となり、この回路からの出力はハイレベルとな
る。
した場合は、ＩＮＶ３３の入力端３４はロウレベルとな
り、ＩＮＶ３３の出力端３５ハイレベルとなり、これに
よりゲート１４はハイレベルとなってＮＭＯＳ１０はオ
ン状態となり、この回路からの出力はハイレベルとな
る。
【０００６】この回路の従来技術の構造を図７に示す。
Ｎ型シリコン基板１の主面にフィールド絶縁膜４が設け
られ、ＮＭＯＳ１０を形成する箇所にＰウェル領域２が
形成されている。Ｐウエル２内にＮ型ソース１２および
Ｎ型ドレイン１３が形成され、チャネル領域１１上にゲ
ート絶縁膜１５を介してポリシリゲート１４が形成され
てＮＭＯＳ１０を構成している。また、Ｎ型シリコン基
板１、すなわちシリコン基板のＮ型の主面にＰ型ソース
２２およびＮ型ドレイン２３が形成され、チャネル領域
２１上にゲート絶縁膜２５を介してポリシリゲート２４
が形成されてＰチャネル型絶縁ゲート電界効果トランジ
スタ（以下、ＰＭＯＳ、と称す）２０を構成している。
このＮＭＯＳ１０とＰＭＯＳ２０でＣＭＯＳ構成の半導
体装置となっており、図４の論理回路ではこのうちＮＭ
ＯＳ１０を使用している。
Ｎ型シリコン基板１の主面にフィールド絶縁膜４が設け
られ、ＮＭＯＳ１０を形成する箇所にＰウェル領域２が
形成されている。Ｐウエル２内にＮ型ソース１２および
Ｎ型ドレイン１３が形成され、チャネル領域１１上にゲ
ート絶縁膜１５を介してポリシリゲート１４が形成され
てＮＭＯＳ１０を構成している。また、Ｎ型シリコン基
板１、すなわちシリコン基板のＮ型の主面にＰ型ソース
２２およびＮ型ドレイン２３が形成され、チャネル領域
２１上にゲート絶縁膜２５を介してポリシリゲート２４
が形成されてＰチャネル型絶縁ゲート電界効果トランジ
スタ（以下、ＰＭＯＳ、と称す）２０を構成している。
このＮＭＯＳ１０とＰＭＯＳ２０でＣＭＯＳ構成の半導
体装置となっており、図４の論理回路ではこのうちＮＭ
ＯＳ１０を使用している。
【０００７】フィールド絶縁膜４上にレーザトリミング
用の多結晶シリコン構成のヒューズ５が形成され、絶縁
層６の開口部７に露出したヒューズ５の箇所にレーザ８
を照射することによりヒューズ５を切断する。
用の多結晶シリコン構成のヒューズ５が形成され、絶縁
層６の開口部７に露出したヒューズ５の箇所にレーザ８
を照射することによりヒューズ５を切断する。
【０００８】そして、Ｐウェル領域２およびＮ型ソース
１２は接地電圧ライン３２に接続されて接地電位（０ボ
ルト）に固定し、Ｎ型シリコン基板１はＶＤＤライン３
１に接続されてＰＭＯＳ２０の基板電位をＶＤＤ電位
（正電位）に固定し、ヒューズ５の一端がＶＤＤライン
３２に接続され、他端がＮ型ドレイン１３に接続される
ことにより図４の回路を構成している。
１２は接地電圧ライン３２に接続されて接地電位（０ボ
ルト）に固定し、Ｎ型シリコン基板１はＶＤＤライン３
１に接続されてＰＭＯＳ２０の基板電位をＶＤＤ電位
（正電位）に固定し、ヒューズ５の一端がＶＤＤライン
３２に接続され、他端がＮ型ドレイン１３に接続される
ことにより図４の回路を構成している。
【０００９】
【発明が解決しようとする課題】上記図７の半導体装置
において、十分のエネルギーによりレーザ８を照射しな
いとヒューズ５を確実に切断することができない。
において、十分のエネルギーによりレーザ８を照射しな
いとヒューズ５を確実に切断することができない。
【００１０】このためにヒューズ５は切断できてもその
下のフィールド絶縁膜４が破壊して、ヒューズ５の切断
端がＮ型シリコン基板１に短絡する事故がしばしば発生
する。この際に、Ｎ型ドレイン１３に接続するヒューズ
５の切断端がＮ型シリコン基板１に短絡すると、図４の
ＩＮＶ３３の入力端３４がハイレベルとなり、この回路
の出力はロウレベルとなってしまう。
下のフィールド絶縁膜４が破壊して、ヒューズ５の切断
端がＮ型シリコン基板１に短絡する事故がしばしば発生
する。この際に、Ｎ型ドレイン１３に接続するヒューズ
５の切断端がＮ型シリコン基板１に短絡すると、図４の
ＩＮＶ３３の入力端３４がハイレベルとなり、この回路
の出力はロウレベルとなってしまう。
【００１１】すなわち出力をハイレベルにするためにヒ
ューズ５を切断したのに、出力がロウレベルとなってし
まうから、レーザトリミングが不可能となる。
ューズ５を切断したのに、出力がロウレベルとなってし
まうから、レーザトリミングが不可能となる。
【００１２】一方、特開平３−８３３６１号公報には、
基板と逆の導電型の拡散層上に絶縁膜を介してヒューズ
を形成し、レーザトリミングの際の絶縁膜の破壊しても
基板と拡散層とのｐｎ接合により、ヒューズと基板とが
短絡することを防止しまた基板表面を保護する技術が開
示されている。しかしながら同公報では絶縁膜が破壊し
ても正常な論理出力を得ようとする思想が無いから、拡
散層を固定電位にする手段が設けられておらず、この拡
散層の電位はフローティング状態である。したがって絶
縁膜の破壊の際に基板表面は保護できても正常な論理出
力を出力することができない。また同公報の拡散層はど
のようなものであるのか具体的に開示していないから、
通常のソース、ドレインと同様の浅いものである。この
ような拡散層は、絶縁膜を破壊するような強エネルギー
のレーザにより、容易にそのｐｎ接合も破壊されてしま
う。
基板と逆の導電型の拡散層上に絶縁膜を介してヒューズ
を形成し、レーザトリミングの際の絶縁膜の破壊しても
基板と拡散層とのｐｎ接合により、ヒューズと基板とが
短絡することを防止しまた基板表面を保護する技術が開
示されている。しかしながら同公報では絶縁膜が破壊し
ても正常な論理出力を得ようとする思想が無いから、拡
散層を固定電位にする手段が設けられておらず、この拡
散層の電位はフローティング状態である。したがって絶
縁膜の破壊の際に基板表面は保護できても正常な論理出
力を出力することができない。また同公報の拡散層はど
のようなものであるのか具体的に開示していないから、
通常のソース、ドレインと同様の浅いものである。この
ような拡散層は、絶縁膜を破壊するような強エネルギー
のレーザにより、容易にそのｐｎ接合も破壊されてしま
う。
【００１３】したがって本発明の目的は、十分のエネル
ギーによりレーザを照射してヒューズを確実に切断した
際にヒューズ下の絶縁膜が破壊しても、正常な論理出力
が得ることができる半導体装置およびその製造方法を提
供することである。
ギーによりレーザを照射してヒューズを確実に切断した
際にヒューズ下の絶縁膜が破壊しても、正常な論理出力
が得ることができる半導体装置およびその製造方法を提
供することである。
【００１４】
【課題を解決するための手段】本発明の特徴は、第１導
電型の半導体基板の主面に設けられた絶縁膜と、前記絶
縁膜上に設けられたレーザトリミング用の多結晶シリコ
ン構成のヒューズと、前記主面より基板内部に形成され
た、第１導電型とは逆の導電型の第２導電型の第１のウ
ェル領域と、前記第１のウェル領域内に形成された第１
導電型の素子領域と、前記第１のウェル領域と同じ深さ
を有して前記ヒューズ下の半導体基板の箇所に前記主面
より基板内部に形成された第２導電型の第２のウェル領
域と、前記第２のウェル領域を前記第１導電型の半導体
基板の電位とは異なるウェル電位に固定する手段とを有
する半導体装置にある。あるいは、第１導電型の半導体
基板の主面に設けられた絶縁膜と、前記主面より基板内
部に形成された、第１導電型とは逆の導電型の第２導電
型のウェル領域と、前記ウェル領域内に形成された第１
導電型の素子領域と、前記ウェル領域上の前記絶縁膜の
上に形成されたレーザトリミング用の多結晶シリコン構
成のヒューズと、前記ウェル領域を前記第１導電型の半
導体基板の電位とは異なる電位に固定する手段とを有す
る半導体装置にある。
電型の半導体基板の主面に設けられた絶縁膜と、前記絶
縁膜上に設けられたレーザトリミング用の多結晶シリコ
ン構成のヒューズと、前記主面より基板内部に形成され
た、第１導電型とは逆の導電型の第２導電型の第１のウ
ェル領域と、前記第１のウェル領域内に形成された第１
導電型の素子領域と、前記第１のウェル領域と同じ深さ
を有して前記ヒューズ下の半導体基板の箇所に前記主面
より基板内部に形成された第２導電型の第２のウェル領
域と、前記第２のウェル領域を前記第１導電型の半導体
基板の電位とは異なるウェル電位に固定する手段とを有
する半導体装置にある。あるいは、第１導電型の半導体
基板の主面に設けられた絶縁膜と、前記主面より基板内
部に形成された、第１導電型とは逆の導電型の第２導電
型のウェル領域と、前記ウェル領域内に形成された第１
導電型の素子領域と、前記ウェル領域上の前記絶縁膜の
上に形成されたレーザトリミング用の多結晶シリコン構
成のヒューズと、前記ウェル領域を前記第１導電型の半
導体基板の電位とは異なる電位に固定する手段とを有す
る半導体装置にある。
【００１５】ここで、前記第１導電型はＮ型であり、前
記第２導電型はＰ型であり、前記素子領域はＮＭＯＳの
Ｎ型ソースおよびドレイン領域であり、前記ウェル電位
は接地電圧供給手段により零電位の接地電位に固定する
することができる。
記第２導電型はＰ型であり、前記素子領域はＮＭＯＳの
Ｎ型ソースおよびドレイン領域であり、前記ウェル電位
は接地電圧供給手段により零電位の接地電位に固定する
することができる。
【００１６】あるいは、前記第１導電型はＰ型であり、
前記第２導電型はＮ型であり、前記素子領域はＲＭＯＳ
のＰ型ソースおよびドレイン領域であり、前記ウェル電
位はＶＤＤ供給手段により正電位であるＶＤＤ電位に固
定することができる。
前記第２導電型はＮ型であり、前記素子領域はＲＭＯＳ
のＰ型ソースおよびドレイン領域であり、前記ウェル電
位はＶＤＤ供給手段により正電位であるＶＤＤ電位に固
定することができる。
【００１７】また、前記素子領域はＮＭＯＳ（もしくは
ＰＭＯＳ）のソースおよびドレイン領域であり、前記半
導体基板の他の箇所にＰＭＯＳ（もしくはＮＭＯＳ）が
形成され、このＮＭＯＳ（もしくはＰＭＯＳ）とＰＭＯ
Ｓ（もしくはＮＭＯＳ）によりＣＭＯＳ構成の半導体装
置となっていることができる。
ＰＭＯＳ）のソースおよびドレイン領域であり、前記半
導体基板の他の箇所にＰＭＯＳ（もしくはＮＭＯＳ）が
形成され、このＮＭＯＳ（もしくはＰＭＯＳ）とＰＭＯ
Ｓ（もしくはＮＭＯＳ）によりＣＭＯＳ構成の半導体装
置となっていることができる。
【００１８】また、上記第１および第２のウェル領域を
有する半導体装置を製造するに際して、第１導電型の前
記半導体基板の第１および第２の部分に選択的にかつ同
時に第２導電型の不純物を導入し、しかる後に前記絶縁
膜を形成し、これにより深さ方向の不純物濃度プロファ
イルおよび深さが互いに同一の前記第１および第２のウ
ェル領域を前記第１および第２の部分にそれぞれ形成す
ることができる。
有する半導体装置を製造するに際して、第１導電型の前
記半導体基板の第１および第２の部分に選択的にかつ同
時に第２導電型の不純物を導入し、しかる後に前記絶縁
膜を形成し、これにより深さ方向の不純物濃度プロファ
イルおよび深さが互いに同一の前記第１および第２のウ
ェル領域を前記第１および第２の部分にそれぞれ形成す
ることができる。
【００１９】
【作用】このように本発明では、ヒューズ下の絶縁膜の
下に接地電位もしくはＶＤＤ電位に固定されたウェル領
域を設けたから、十分のエネルギーによりレーザを照射
してヒューズを確実に切断した際にヒューズ下の絶縁膜
が破壊してＩＮＶ入力側のヒューズ切断端が絶縁膜下と
短絡しても、ウェル領域から接地電位もしくはＶＤＤ電
位が供給され意図する正常な出力レベルが得られる。
下に接地電位もしくはＶＤＤ電位に固定されたウェル領
域を設けたから、十分のエネルギーによりレーザを照射
してヒューズを確実に切断した際にヒューズ下の絶縁膜
が破壊してＩＮＶ入力側のヒューズ切断端が絶縁膜下と
短絡しても、ウェル領域から接地電位もしくはＶＤＤ電
位が供給され意図する正常な出力レベルが得られる。
【００２０】またウェル領域内のソース、ドレイン領域
等の素子領域の接合深さが、例えば１μｍの際はウェル
領域の接合深さは１０μｍであり、微細設計で素子領域
の接合深さが、例えば０．２μｍの際はウェル領域の接
合深さは２μｍとなり、ウェル領域の接合深さは素子領
域の接合深さの約５倍〜１０倍となっている。したがっ
て絶縁膜を破壊するような強力なレーザエネルギーの照
射でもウェル領域の接合が破壊することがなく上記正常
な出力レベルが保障される。
等の素子領域の接合深さが、例えば１μｍの際はウェル
領域の接合深さは１０μｍであり、微細設計で素子領域
の接合深さが、例えば０．２μｍの際はウェル領域の接
合深さは２μｍとなり、ウェル領域の接合深さは素子領
域の接合深さの約５倍〜１０倍となっている。したがっ
て絶縁膜を破壊するような強力なレーザエネルギーの照
射でもウェル領域の接合が破壊することがなく上記正常
な出力レベルが保障される。
【００２１】
【実施例】以下、図面を参照して本発明を説明する。図
１および図２は、図４の論理回路に用いる本発明の第１
の実施例の半導体装置を示す図である。
１および図２は、図４の論理回路に用いる本発明の第１
の実施例の半導体装置を示す図である。
【００２２】まず図１において、Ｎ型シリコン基板１の
主面から選択的にＰ型不純物を導入してＮ型シリコン基
板の第１の部分および第２の部分にそれぞれ第１のＰ型
不純物領域２′および第２のＰ型不純物領域３′を同時
に形成する。その後、例えばフィールド酸化膜４を形成
する際の高熱酸化等の熱処理により第１および第２のＰ
型不純物領域２′，３′が同様に拡がって図２の第１の
Ｐウエル領域２および第２のウェル領域３が得られる。
したがってこの第１および第２のＰウェル領域２，３は
たがいに同一の深さ方向の不純物濃度プロファイルを有
し、またたがいに同一の、例えば２〜１０μｍの深い接
合深さを有している。
主面から選択的にＰ型不純物を導入してＮ型シリコン基
板の第１の部分および第２の部分にそれぞれ第１のＰ型
不純物領域２′および第２のＰ型不純物領域３′を同時
に形成する。その後、例えばフィールド酸化膜４を形成
する際の高熱酸化等の熱処理により第１および第２のＰ
型不純物領域２′，３′が同様に拡がって図２の第１の
Ｐウエル領域２および第２のウェル領域３が得られる。
したがってこの第１および第２のＰウェル領域２，３は
たがいに同一の深さ方向の不純物濃度プロファイルを有
し、またたがいに同一の、例えば２〜１０μｍの深い接
合深さを有している。
【００２３】この図２において、フィールド絶縁膜４に
区画され囲まれた領域にＮＭＯＳ１０とＰＭＯＳ２０が
形成されてＣＭＯＳ構造となっている。
区画され囲まれた領域にＮＭＯＳ１０とＰＭＯＳ２０が
形成されてＣＭＯＳ構造となっている。
【００２４】すなわちＮＭＯＳ１０は第１のＰウェル領
域２内に形成された０．２〜１．０μｍと浅い接合深さ
のＮ型ソース、ドレイン領域１２，１３と、チャネル領
域１１上にゲート絶縁膜１５を介して形成されたポリシ
リゲート１４を有して構成されている。
域２内に形成された０．２〜１．０μｍと浅い接合深さ
のＮ型ソース、ドレイン領域１２，１３と、チャネル領
域１１上にゲート絶縁膜１５を介して形成されたポリシ
リゲート１４を有して構成されている。
【００２５】一方、ＰＭＯＳ２０はＮ型シリコン基板
１、すなわちシリコン基板１のＮ型の主面から内部に形
成された０．２〜１．０μｍと浅い接合深さのＰ型ソー
ス、ドレイン領域２２，２３と、チャネル領域２１上に
ゲート絶縁膜２５を介して形成されたポリシリゲート２
４を有して構成されている。
１、すなわちシリコン基板１のＮ型の主面から内部に形
成された０．２〜１．０μｍと浅い接合深さのＰ型ソー
ス、ドレイン領域２２，２３と、チャネル領域２１上に
ゲート絶縁膜２５を介して形成されたポリシリゲート２
４を有して構成されている。
【００２６】このようにＮＭＯＳ１０とＰＭＯＳ２０と
を形成してＣＭＯＳ構造の半導体装置となっている。
を形成してＣＭＯＳ構造の半導体装置となっている。
【００２７】さらに第２のＰウェル領域３上のフィール
ド絶縁膜４上に多結晶シリコン構成のヒューズ５が形成
され、全体を被覆する絶縁層６に開口部７が形成され、
プログラミングに必要な際に開口部７を通してレーザ８
を照射してヒューズ５を切断するようになっている。
ド絶縁膜４上に多結晶シリコン構成のヒューズ５が形成
され、全体を被覆する絶縁層６に開口部７が形成され、
プログラミングに必要な際に開口部７を通してレーザ８
を照射してヒューズ５を切断するようになっている。
【００２８】ＮＭＯＳ１０を形成する第１のＰウェル領
域２およびヒューズ５の下に形成されている第２のＰウ
ェル領域３は、絶縁層６およびフィールド絶縁膜４に設
けられたコンタクトホールを通してウェル電極配線９に
より接地電圧ライン３２にそれぞれ接続されている。し
たがって、第１のＰウェル２と同様に第２のＰウェル３
も接地電位（０ボルト）に固定されている。また、Ｎ型
シリコン基板１はＶＤＤライン３１に接続してＰＭＯＳ
２０の基板電位をＶＤＤにしており、ヒューズ５の一端
はＶＤＤライン３１に接続し、他端はＮＭＯＳ１０のＮ
型ドレイン１３に接続し、そのノードがＩＮＶ（インバ
ータ）３３（図４）の入力端３４に接続し、ＮＭＯＳ１
０のゲート１４がＩＮＶ３３の出力端３５に接続し、Ｎ
ＭＯＳ１０のＮ型ソース１２が接地電圧ライン３２に接
続している。
域２およびヒューズ５の下に形成されている第２のＰウ
ェル領域３は、絶縁層６およびフィールド絶縁膜４に設
けられたコンタクトホールを通してウェル電極配線９に
より接地電圧ライン３２にそれぞれ接続されている。し
たがって、第１のＰウェル２と同様に第２のＰウェル３
も接地電位（０ボルト）に固定されている。また、Ｎ型
シリコン基板１はＶＤＤライン３１に接続してＰＭＯＳ
２０の基板電位をＶＤＤにしており、ヒューズ５の一端
はＶＤＤライン３１に接続し、他端はＮＭＯＳ１０のＮ
型ドレイン１３に接続し、そのノードがＩＮＶ（インバ
ータ）３３（図４）の入力端３４に接続し、ＮＭＯＳ１
０のゲート１４がＩＮＶ３３の出力端３５に接続し、Ｎ
ＭＯＳ１０のＮ型ソース１２が接地電圧ライン３２に接
続している。
【００２９】ヒューズ５を切断しない場合は、図４の論
理回路において、ＩＮＶ３３の入力端３４はハイレベル
となり、ＩＮＶ３３の出力端３５はロウレベルとなり、
これによりゲート１４はロウレベルとなってＮＭＯＳ１
０はオフ状態となり、この回路からの出力はロウレベル
となる。
理回路において、ＩＮＶ３３の入力端３４はハイレベル
となり、ＩＮＶ３３の出力端３５はロウレベルとなり、
これによりゲート１４はロウレベルとなってＮＭＯＳ１
０はオフ状態となり、この回路からの出力はロウレベル
となる。
【００３０】ヒューズ５がレーザトリミングにより切断
した場合は、ＩＮＶ３３の入力端３４はロウレベルとな
り、ＩＮＶ３３の出力端３５ハイレベルとなり、これに
よりゲート１４はハイレベルとなってＮＭＯＳ１０はオ
ン状態となり、この回路からの出力はハイレベルとな
る。
した場合は、ＩＮＶ３３の入力端３４はロウレベルとな
り、ＩＮＶ３３の出力端３５ハイレベルとなり、これに
よりゲート１４はハイレベルとなってＮＭＯＳ１０はオ
ン状態となり、この回路からの出力はハイレベルとな
る。
【００３１】図２を参照して、このヒューズ５を溶断す
る際に、レーザ８のエネルギーを高めて確実に切断する
必要がある。したがってフィールド絶縁膜４が破壊して
ＮＭＯＳ１０のＮ型ドレイン１３に接続する、すなわち
ＩＮＶの入力端に接続するヒューズの切断端が破壊した
フィールド絶縁膜の下のシリコン領域に短絡する場合が
生じる。
る際に、レーザ８のエネルギーを高めて確実に切断する
必要がある。したがってフィールド絶縁膜４が破壊して
ＮＭＯＳ１０のＮ型ドレイン１３に接続する、すなわち
ＩＮＶの入力端に接続するヒューズの切断端が破壊した
フィールド絶縁膜の下のシリコン領域に短絡する場合が
生じる。
【００３２】しかしながら本実施例ではこのシリコン領
域は接地電位に固定された第２のＰウェル３であるか
ら、この短絡が発生しても、第２のＰウェル領域３から
の接地電位により、ＩＮＶの入力端はロウレベルとな
り、その出力はハイレベルとなる。
域は接地電位に固定された第２のＰウェル３であるか
ら、この短絡が発生しても、第２のＰウェル領域３から
の接地電位により、ＩＮＶの入力端はロウレベルとな
り、その出力はハイレベルとなる。
【００３３】すなわちヒューズの切断により出力をハイ
レベルとしたい回路では、フィールド絶縁膜の破壊によ
る短絡が発生してもハイレベルとなるから、所定のプロ
グラミングを行なうことができる。
レベルとしたい回路では、フィールド絶縁膜の破壊によ
る短絡が発生してもハイレベルとなるから、所定のプロ
グラミングを行なうことができる。
【００３４】しかもヒューズ下の拡散層は、ソース、ド
レイン等の素子領域の接合深さよりも約１０倍深い接合
深さのウェル領域であるから、フィルド絶縁膜が破壊す
るほどの強力なエネルギーのレーザ照射でもその接合が
破壊することがなく、上記ハイレベルの維持が確実なも
のとなる。
レイン等の素子領域の接合深さよりも約１０倍深い接合
深さのウェル領域であるから、フィルド絶縁膜が破壊す
るほどの強力なエネルギーのレーザ照射でもその接合が
破壊することがなく、上記ハイレベルの維持が確実なも
のとなる。
【００３５】図３は本発明の第２の実施例を示す図であ
る。尚、図３において図２と同一もしくは類似の箇所は
同じ符号で示してあるから、重複する説明は省略する。
る。尚、図３において図２と同一もしくは類似の箇所は
同じ符号で示してあるから、重複する説明は省略する。
【００３６】図２の第１の実施例ではＮＭＯＳ１０を形
成する第１のＰウェル領域２およびヒューズ５の下に形
成されている第２のＰウェル領域３をそれぞれ形成して
いた。しかしこの図３に示す第２の実施例では、一つの
Ｐウェル領域４２にＮＭＯＳ１０を形成しかつその上に
ヒューズ５を位置させている。
成する第１のＰウェル領域２およびヒューズ５の下に形
成されている第２のＰウェル領域３をそれぞれ形成して
いた。しかしこの図３に示す第２の実施例では、一つの
Ｐウェル領域４２にＮＭＯＳ１０を形成しかつその上に
ヒューズ５を位置させている。
【００３７】第１の実施例ではＮＭＯＳ１０とヒューズ
５の相対的位置関係を自由に設定できるからレイアウト
設計上の制約が小となる利点があり、一方、第２の実施
例では一つのＰウェル領域でＮＭＯＳ１０の形成とその
上のヒューズ５の形成を行うから集積度が向上する利点
を有する。
５の相対的位置関係を自由に設定できるからレイアウト
設計上の制約が小となる利点があり、一方、第２の実施
例では一つのＰウェル領域でＮＭＯＳ１０の形成とその
上のヒューズ５の形成を行うから集積度が向上する利点
を有する。
【００３８】次に、図５および図６を参照して本発明の
第３の実施例を説明する。尚、図５および図６において
図２、図３および図４と同一もしくは類似の箇所は同じ
符号で示してあるから、重複する説明はなるべく省略す
る。
第３の実施例を説明する。尚、図５および図６において
図２、図３および図４と同一もしくは類似の箇所は同じ
符号で示してあるから、重複する説明はなるべく省略す
る。
【００３９】図５ではＰ型シリコン基板４１に第１のＮ
ウェル領域４２および第２のウェル領域４３を形成し、
第１のＮウェル領域４２にＰＭＯＳ２０を形成し、第２
のＮウェル領域４３上のフィールド絶縁膜４の上に多結
晶シリコン構成のヒューズ５を形成している。この第１
のＮウェル領域４２と第２のＮウェル領域４３は、第１
の実施例の第１のＰウェル領域２と第２のＰウェル領域
３の場合と同様に、同時に形成しているから、第１のＮ
ウェル領域４２および第２のウェル領域４３の深さ方向
の濃度プロファイルや接合深さはたがいに同一である。
ウェル領域４２および第２のウェル領域４３を形成し、
第１のＮウェル領域４２にＰＭＯＳ２０を形成し、第２
のＮウェル領域４３上のフィールド絶縁膜４の上に多結
晶シリコン構成のヒューズ５を形成している。この第１
のＮウェル領域４２と第２のＮウェル領域４３は、第１
の実施例の第１のＰウェル領域２と第２のＰウェル領域
３の場合と同様に、同時に形成しているから、第１のＮ
ウェル領域４２および第２のウェル領域４３の深さ方向
の濃度プロファイルや接合深さはたがいに同一である。
【００４０】第１のＮウェル４２および第２のＮウェル
４３は絶縁層６およびフィールド絶縁膜４に設けられた
コンタクトホールを通してウェル電極配線９によりＶＤ
Ｄライン３１にそれぞれ接続し、これにより第１のＮウ
ェル４２と同様に第２のＮウェル４３もＶＤＤ電位（正
電圧）となっている。また、Ｐ型シリコン基板４１は接
地電圧ライン３２に接続してＮＭＯＳ１０の基板電位を
接地電圧にしており、ヒューズ５の一端は接地電圧ライ
ン３２に接続し、他端はＰＭＯＳ２０のＰ型ドレイン２
３に接続し、そのノードがＩＮＶ（インバータ）の入力
端に接続し、ＰＭＯＳ２０のゲート２４がＩＮＶの出力
端に接続し、ＰＭＯＳ２０のＰ型ソース２２がＶＤＤラ
イン３２に接続している。
４３は絶縁層６およびフィールド絶縁膜４に設けられた
コンタクトホールを通してウェル電極配線９によりＶＤ
Ｄライン３１にそれぞれ接続し、これにより第１のＮウ
ェル４２と同様に第２のＮウェル４３もＶＤＤ電位（正
電圧）となっている。また、Ｐ型シリコン基板４１は接
地電圧ライン３２に接続してＮＭＯＳ１０の基板電位を
接地電圧にしており、ヒューズ５の一端は接地電圧ライ
ン３２に接続し、他端はＰＭＯＳ２０のＰ型ドレイン２
３に接続し、そのノードがＩＮＶ（インバータ）の入力
端に接続し、ＰＭＯＳ２０のゲート２４がＩＮＶの出力
端に接続し、ＰＭＯＳ２０のＰ型ソース２２がＶＤＤラ
イン３２に接続している。
【００４１】ヒューズ５を切断しない場合は、図６の論
理回路において、ＩＮＶ３３の入力端３４はロウレベル
となり、ＩＮＶ３３の出力端３５はハイレベルとなり、
これによりゲート２４はハイレベルとなってＰＭＯＳ２
０はオフ状態となり、この回路からの出力はハイレベル
となる。
理回路において、ＩＮＶ３３の入力端３４はロウレベル
となり、ＩＮＶ３３の出力端３５はハイレベルとなり、
これによりゲート２４はハイレベルとなってＰＭＯＳ２
０はオフ状態となり、この回路からの出力はハイレベル
となる。
【００４２】ヒューズ５がレーザトリミングにより切断
した場合は、ＩＮＶ３３の入力端３４はハイレベルとな
り、ＩＮＶ３３の出力端３５はロウレベルとなり、これ
によりゲート２４はロウレベルとなってＰＭＯＳ２０は
オン状態となり、この回路からの出力はロウレベルとな
る。
した場合は、ＩＮＶ３３の入力端３４はハイレベルとな
り、ＩＮＶ３３の出力端３５はロウレベルとなり、これ
によりゲート２４はロウレベルとなってＰＭＯＳ２０は
オン状態となり、この回路からの出力はロウレベルとな
る。
【００４３】図５において、このヒューズ５を確実に溶
断するために、レーザ８のエネルギーを高めてフィール
ド絶縁膜４が破壊してＰＭＯＳ２０のＰ型ドレイン２３
に接続する、すなわちＩＮＶの入力端に接続するヒュー
ズの切断端が破壊したフィールド絶縁膜の下のシリコン
領域に短絡する場合が生じても、このシリコン領域はＶ
ＤＤ電位に固定された第２のＮウェル４３であるから、
第２のＮウェル領域４３からのＶＤＤ電位により、ＩＮ
Ｖの入力端はハイレベルとなり、その出力はロウレベル
となる。
断するために、レーザ８のエネルギーを高めてフィール
ド絶縁膜４が破壊してＰＭＯＳ２０のＰ型ドレイン２３
に接続する、すなわちＩＮＶの入力端に接続するヒュー
ズの切断端が破壊したフィールド絶縁膜の下のシリコン
領域に短絡する場合が生じても、このシリコン領域はＶ
ＤＤ電位に固定された第２のＮウェル４３であるから、
第２のＮウェル領域４３からのＶＤＤ電位により、ＩＮ
Ｖの入力端はハイレベルとなり、その出力はロウレベル
となる。
【００４４】すなわちヒューズの切断により出力をロウ
レベルとしたい回路では、フィールド絶縁膜の破壊によ
る短絡が発生してもロウレベルとなるから、所定のプロ
グラミングが可能となる。
レベルとしたい回路では、フィールド絶縁膜の破壊によ
る短絡が発生してもロウレベルとなるから、所定のプロ
グラミングが可能となる。
【００４５】また第１の実施例と第２の実施例との関係
のように、第３の実施例の第１および第２のＮウェル領
域４２，４３を一体的に一つのＮウェルにすることもで
きる。
のように、第３の実施例の第１および第２のＮウェル領
域４２，４３を一体的に一つのＮウェルにすることもで
きる。
【００４６】
【発明の効果】以上説明したように、本発明は多結晶シ
リコンで構成されるレーザトリミング用のヒューズの下
に基板と反対導電型のウェルを形成し、このウェルを所
定の固定電位にしたので、ヒューズ溶断を確実にするた
めに大きいエネルギーのレーザを照射してその下の絶縁
膜が破壊してもレーザトリミング後の回路の電位が期待
値どうりになるという効果を有する。
リコンで構成されるレーザトリミング用のヒューズの下
に基板と反対導電型のウェルを形成し、このウェルを所
定の固定電位にしたので、ヒューズ溶断を確実にするた
めに大きいエネルギーのレーザを照射してその下の絶縁
膜が破壊してもレーザトリミング後の回路の電位が期待
値どうりになるという効果を有する。
【００４７】さらにソース、ドレイン等の素子領域より
数倍〜１０倍ほど深い接合のウェルを用いているから、
絶縁膜が破壊するようなレーザ照射であってもその接合
が破壊することがなく、上記固定電位の維持を確実なも
のにする。
数倍〜１０倍ほど深い接合のウェルを用いているから、
絶縁膜が破壊するようなレーザ照射であってもその接合
が破壊することがなく、上記固定電位の維持を確実なも
のにする。
【００４８】またＣＭＯＳ構成のＮＭＯＳもしくはＰＭ
ＯＳを形成するウェルと同時に形成できるので、本発明
のウェルを設けても通常の製造フローをそのまま用いる
ことができる。
ＯＳを形成するウェルと同時に形成できるので、本発明
のウェルを設けても通常の製造フローをそのまま用いる
ことができる。
【図１】本発明の第１の実施例の半導体装置の製造方法
の一部の工程を示す断面図である。
の一部の工程を示す断面図である。
【図２】本発明の第１の実施例の半導体装置を示す一部
回路図を含む断面図である。
回路図を含む断面図である。
【図３】本発明の第２の実施例の半導体装置を示す一部
回路図を含む断面図である。
回路図を含む断面図である。
【図４】本発明の第１および第２の実施例の半導体装置
が用いる論理回路を示す回路図である。
が用いる論理回路を示す回路図である。
【図５】本発明の第３の実施例の半導体装置を示す一部
回路図を含む断面図である。
回路図を含む断面図である。
【図６】本発明の第３の実施例の半導体装置が用いる論
理回路を示す回路図である。
理回路を示す回路図である。
【図７】図４の論理回路を得るための従来技術の半導体
装置を示す一部回路図を含む断面図である。
装置を示す一部回路図を含む断面図である。
１ Ｎ型シリコン基板 ２ Ｐウェル領域（第１のＰウェル領域） ２′ 第１のＰ型不純物領域 ３ 第２のＰウェル領域 ３′ 第２のＰ型不純物領域 ４ フィールド絶縁膜 ５ 多結晶シリコン構成のヒューズ ６ 絶縁層 ７ 開口部 ８ レーザ ９ ウェル電極配線 １０ ＮＭＯＳ １１ チャネル領域 １２ Ｎ型ソース １３ Ｎ型ドレイン １４ ポリシリゲート １５ ゲート絶縁膜 ２０ ＮＭＯＳ ２１ チャネル領域 ２２ Ｐ型ソース ２３ Ｎ型ドレイン ２４ ポリシリゲート ２５ ゲート絶縁膜 ３１ ＶＤＤライン ３２ 接地電圧ライン ３３ ＩＮＶ ３４ 入力端 ３５ 出力端 ４１ Ｐ型シリコン基板 ４２ 第１のＮウェル領域 ４３ 第２のＮウェル領域
Claims (6)
- 【請求項１】 第１導電型の半導体基板の主面に設けら
れた絶縁膜と、前記絶縁膜上に設けられたレーザトリミ
ング用の多結晶シリコン構成のヒューズと、前記主面よ
り基板内部に形成された、第１導電型とは逆の導電型の
第２導電型の第１のウェル領域と、前記第１のウェル領
域内に形成された第１導電型の素子領域と、前記第１の
ウェル領域と同じ深さを有して前記ヒューズ下の半導体
基板の箇所に前記主面より基板内部に形成された第２導
電型の第２のウェル領域と、前記第２のウェル領域を前
記第１導電型の半導体基板の電位とは異なるウェル電位
に固定する手段とを有することを特徴とする半導体装
置。 - 【請求項２】 第１導電型の半導体基板の主面に設けら
れた絶縁膜と、前記主面より基板内部に形成された、第
１導電型とは逆の導電型の第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型の素子領域
と、前記ウェル領域上の前記絶縁膜の上に形成されたレ
ーザトリミング用の多結晶シリコン構成のヒューズと、
前記ウェル領域を前記第１導電型の半導体基板の電位と
は異なる電位に固定する手段とを有することを特徴とす
る半導体装置。 - 【請求項３】 前記第１導電型はＮ型であり、前記第２
導電型はＰ型であり、前記素子領域はＮチャネル型絶縁
ゲート電界効果トランジスタのＮ型ソースおよびドレイ
ン領域であり、前記ウェル電位は低電位側の電源電位で
あることを特徴とする請求項１もしくは請求項２記載の
半導体装置。 - 【請求項４】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であり、前記素子領域はＰチャネル型絶縁
ゲート電界効果トランジスタのＰ型ソースおよびドレイ
ン領域であり、前記ウェル電位は高電位側の電源電位で
あることを特徴とする請求項１もしくは請求項２記載の
半導体装置。 - 【請求項５】 前記素子領域は第１導電型チャネルの第
１の絶縁ゲート電界効果トランジスタのソースおよびド
レイン領域であり、前記半導体基板の他の箇所に第２導
電型チャネルの第２の絶縁ゲート電界効果トランジスタ
が形成され、前記第１および第２のトランジスタにより
ＣＭＯＳ構成の半導体装置となっていることを特徴とす
る請求項１もしくは請求項２記載の半導体装置。 - 【請求項６】 請求項１記載の半導体装置を製造するに
際して、第１導電型の前記半導体基板の第１および第２
の部分に選択的にかつ同時に第２導電型の不純物を導入
し、しかる後に前記絶縁膜を形成し、これにより深さ方
向の不純物濃度プロファイルおよび深さが互いに同一の
前記第１および第２のウェル領域を前記第１および第２
の部分にそれぞれ形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164345A JP2720836B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164345A JP2720836B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917874A true JPH0917874A (ja) | 1997-01-17 |
| JP2720836B2 JP2720836B2 (ja) | 1998-03-04 |
Family
ID=15791408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164345A Expired - Fee Related JP2720836B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720836B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990003718A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 반도체 소자 |
| US6198152B1 (en) | 1998-02-05 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US20110018092A1 (en) * | 2009-07-22 | 2011-01-27 | Ricoh Company, Ltd. | Semiconductor device |
| JP2011054701A (ja) * | 2009-09-01 | 2011-03-17 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2019033190A (ja) * | 2017-08-09 | 2019-02-28 | 富士電機株式会社 | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863148A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | 半導体装置 |
| JPH07211779A (ja) * | 1994-01-21 | 1995-08-11 | Fujitsu Ltd | 半導体集積回路 |
-
1995
- 1995-06-29 JP JP7164345A patent/JP2720836B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863148A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | 半導体装置 |
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| US20110018092A1 (en) * | 2009-07-22 | 2011-01-27 | Ricoh Company, Ltd. | Semiconductor device |
| US8426942B2 (en) * | 2009-07-22 | 2013-04-23 | Ricoh Company, Ltd. | Semiconductor device with a fuse |
| JP2011054701A (ja) * | 2009-09-01 | 2011-03-17 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2019033190A (ja) * | 2017-08-09 | 2019-02-28 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| US10297490B2 (en) * | 2017-08-09 | 2019-05-21 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720836B2 (ja) | 1998-03-04 |
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