JPH07211903A

JPH07211903A - 半導体装置の製造方法

Info

Publication number: JPH07211903A
Application number: JP16718394A
Authority: JP
Inventors: Kenichi Goto; 賢一後藤; Tatsuya Yamazaki; 辰也山崎; Atsuo Fushida; 篤郎伏田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-12-02
Filing date: 1994-07-19
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】シリサイド電極を備えたＭＯＳ型半導体装置に
関し、微細化されても十分良好なコンタクトを形成する
ことのできる半導体装置の製造方法を提供する。【構成】シリコン（Ｓｉ）基板内のｐ型領域上に側壁
絶縁物領域を備えた絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造両側のソース／ドレイン領域となる
領域に砒素イオンを５×１０¹⁵ｃｍ^-2未満のドーズ量で
イオン注入する工程と、表面上にＣｏ膜、ＴｉＮ膜を積
層する工程と、前記基板を加熱して前記Ｃｏ膜と下地Ｓ
ｉ領域のサリサイド反応を行なわせる工程と、前記Ｔｉ
Ｎ膜を除去する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
にシリサイド電極を備えたＭＯＳ型半導体装置に関す
る。

【０００２】

【従来の技術】半導体集積回路装置の集積度の向上と共
に、構成要素であるＭＯＳ型トランジスタは微細化が進
められている。

【０００３】ゲート長を例にとると、サブミクロンから
ハーフミクロンとゲート長は短くなり、さらには０．３
５μｍ、０．２５μｍ、０．１μｍと短くなる傾向にあ
る。ゲート長は短いほど高速動作に有利であるが、電極
部の抵抗は低く抑える必要がある。

【０００４】シリコン表面に対する低抵抗の電極材料と
してＴｉ、Ｐｔ、Ｃｏ等のシリサイドが知られている。
これらのシリサイドはシリコンとの接触面におけるシー
ト抵抗を低くでき、Ａｌ等の配線にＭＯＳトランジスタ
を接続するのに適している。

【０００５】ＭＯＳトランジスタのゲート電極として
は、多結晶シリコンや非晶質シリコン等のシリコン材料
が広く用いられている。ゲート電極をシリコンで形成し
た場合、ソース、ゲート、ドレインの材料がすべてシリ
コンとなる。サリサイド（自己整合シリサイド）プロセ
スを用いれば、これらのシリコン領域に同時にコンタク
トを形成することができる。

【０００６】ＭＯＳトランジスタが微細化されるのにつ
れ、微小シリコン面積へ良好なコンタクトを形成するこ
とが要求される。また、トランジスタの微細化と共に、
ゲート長を短くするのみでなく、ショートチャネル効果
防止等のため、ソース／ドレイン領域は浅くする必要が
ある。

【０００７】たとえば、ゲート長０．３５〜０．５μｍ
ではソース／ドレイン領域の深さは１５０〜２００ｎｍ
であるが、ゲート長０．２５μｍではソース／ドレイン
領域の深さは約１００ｎｍ、ゲート長０．１５μｍでは
ソース／ドレイン領域の深さは約８０ｎｍとなろう。

【０００８】

【発明が解決しようとする課題】このようにトランジス
タが微細化されてくると、従来のコンタクト形成技術で
は必ずしも良好なコンタクトをシリコン上に形成するこ
とができなくなる。

【０００９】本発明の目的は、微細化されても十分良好
なコンタクトを形成することのできる半導体装置の製造
方法を提供することである。

【００１０】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン（Ｓｉ）基板内のｐ型領域上に側壁
絶縁物領域を備えた絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造両側のソース／ドレイン領域となる
領域に砒素イオンを５×１０¹⁵ｃｍ^-2未満のドーズ量で
イオン注入する工程と、表面上にＣｏ膜、ＴｉＮ膜を積
層する工程と、前記基板を加熱して前記Ｃｏ膜と下地Ｓ
ｉ領域のサリサイド反応を行なわせる工程と、前記Ｔｉ
Ｎ膜を除去する工程とを含む。

【００１１】

【作用】５×１０¹⁵ｃｍ^-2以上のＡｓドーズ量を採用す
ると、Ｃｏシリサイド層を形成してもシート抵抗が十分
下がらなかったり、シリサイド層が剥離する現象が生じ
る。砒素のイオン注入を、ドーズ量５×１０¹⁵ｃｍ^-2未
満に制限することにより、その上にＣｏ膜を形成し、Ｃ
ｏシリサイドを形成したときにシリサイド化工程が良好
に進む。

【００１２】また、Ｃｏ膜をＴｉＮ膜で覆った状態で加
熱して下地Ｓｉとシリサイド反応を行なわせることによ
り、低抵抗のＣｏシリサイド電極を得ることができる。
ＴｉＮ膜に保護作用があるものと考えられる。

【００１３】半導体基板表面上に絶縁物領域で画定され
たシリコン領域を露出し、Ｃｏ膜、ＴｉＮ膜を積層し、
加熱することにより、サリサイド（自己整合シリサイ
ド）反応を行なわせることができる。

【００１４】

【実施例】本発明の理解を深めるため、まず予備実験に
ついて説明する。図７（Ａ）、（Ｂ）は、予備実験に用
いたサンプルの形状およびサリサイド化条件を示す。

【００１５】図７（Ａ）は、予備実験に用いたサンプル
の要部を概略的に示す。シリコン基板５１表面上に熱酸
化によりゲート酸化膜５２を形成し、その上にＣＶＤに
より非晶質シリコン層５３を形成する。非晶質シリコン
層５３およびその下のゲート酸化膜５２をゲート長ＧＬ
でパターニングする。

【００１６】このようにして形成された絶縁ゲート構造
の側壁を、ＣＶＤにより窒化シリコン層で埋め込み、リ
アクティブイオンエッチング（ＲＩＥ）を行なうことに
より、側壁絶縁物領域５６を形成する。

【００１７】その後、表面からたとえば砒素イオンをイ
オン注入することにより、非晶質シリコン層５３を導電
性としてゲート電極とすると共に、ゲート電極両側にソ
ース／ドレイン領域５４、５５を形成する。なお、側壁
絶縁物領域形成前にも軽いイオン注入を行ない、ＬＤＤ
（lightly doped drain ）構造とする。

【００１８】その後、スパッタリングで表面上に所定の
金属層を厚さＴ堆積し、下地シリコンとシリサイド反応
を行なわせることにより、シリサイド電極５８を形成す
る。シリサイド反応は、下地にシリコンが露出している
領域でのみ進行するため、自己整合されたサリサイド反
応となる。その後、未反応の金属層は除去する。

【００１９】サリサイド反応を行なわせるための金属と
しては、図７（Ｂ）に示すＴｉ、Ｐｔ、Ｃｏの３種類を
用いた。金属層の厚さＴは、Ｔｉの場合は３０ｎｍ、Ｐ
ｔの場合は１０−３０ｎｍ、Ｃｏの場合は１８ｎｍとし
た。また、Ｔｉサリサイド反応はシリサイド反応を行な
わせるための第１アニールと相転移用の第２アニールを
含む２段アニールで行なった。Ｔｉの場合、第１アニー
ルは６７５℃で３０秒間、第２アニールは８００℃で３
０秒間行なった。

【００２０】なお、第１アニールと第２アニールの間に
未反応の金属層を除去するためのウォッシュアウトを行
なった。未反応のＴｉを除去するためには、ＮＨ₄Ｏ
Ｈ：Ｈ ₂Ｏ₂：Ｈ₂Ｏ（１：１：２）混合溶液に６５℃
で９０秒間サンプルを浸漬した。

【００２１】Ｐｔの場合は、６００℃で３０秒間の第１
アニールのみを行なった。第１アニール後、残った金属
層をＨＮＯ₃＋ＨＣｌで８０℃において６０秒間除去し
た。Ｃｏの場合は、７００−７５０℃で３０秒間の第１
アニールのみを行ない、未反応の金属はＨＣｌ：Ｈ₂Ｏ
₂＝３：１の溶液で室温で約３分間除去した。

【００２２】このようにして形成した種々のゲート長の
サリサイドゲート電極の特性を測定した。図８は、Ｔｉ
シリサイドゲート電極のシート抵抗のゲート長依存性を
示す。ゲート長が約２μｍ以上の領域においては、第１
アニール後のシート抵抗は約２０Ω／□程度であり、第
２アニール後はシート抵抗の値は約５Ω／□前後まで低
下した。これは、第１アニールによってＣ₄₉相のシリサ
イドが形成され、第２アニールによってＣ₄₉相が低抵抗
のＣ₅₄相に相転移したためと考えられる。

【００２３】ところが、ゲート長が２μｍから約０．４
μｍへと短くなるにつれ、第１アニール後のシート抵抗
はさほど増大しないにもかかわらず、第２アニール後の
抵抗が十分下がらなくなっている。すなわち、ゲート長
が短くなると、Ｃ₄₉からＣ₅₄への相転移が十分行なわれ
なくなるものと考えられる。

【００２４】さらに、ゲート長が０．４μｍ以下となる
と、第２アニールを行なってもシート抵抗は第１アニー
ル後とほとんど変化していない。すなわち、ゲート長が
約０．４μｍ以下の領域においては、相転移がほとんど
生じないものと考えられる。

【００２５】また、ゲート長０．１μｍ以下のサンプル
はシート抵抗が急激に増大している。この現象は、Ｔｉ
シリサイドのグレーンが分離し、断線が生じ始めている
ものと考えられる。

【００２６】したがって、Ｔｉシリサイド電極は、ゲー
ト長が短くなると、特にゲート長０．４μｍ以下になる
と低抵抗が要求される電極としては不適切なものとな
る。図９は、Ｐｔシリサイドのシート抵抗をゲート長の
関数として示す。Ｐｔ層の厚さを１０ｎｍ、１５ｎｍ、
２０ｎｍ、３０ｎｍと変化させ、それぞれの場合に得ら
れたサリサイドゲート電極のシート抵抗を測定した。

【００２７】Ｐｔシリサイド電極は、０．１μｍ以下の
ゲート長に至るまでシート抵抗が増大せず、１０Ω／□
以下にも達する比較的低いシート抵抗を実現している。
すなわち、Ｐｔシリサイドは、ゲート長が短くなっても
十分低抵抗のゲート電極を提供する可能性がある。

【００２８】しかしながら、図７（Ａ）に示す構成にお
いては、ゲート電極の形成と同時にソース／ドレインに
もシリサイド電極が形成されている。Ｐｔシリサイドを
用いた場合には、ソース／ドレイン領域の接合リーク電
流が大きいことが問題になる。

【００２９】図１０は、Ｐｔシリサイドを用いた場合の
リーク電流を示すグラフである。図１０（Ａ）は１０ｎ
ｍのＰｔ層を堆積した場合のリーク電流を示し、図１０
（Ｂ）は２０ｎｍのＰｔ層を堆積した場合のリーク電流
を示す。図９に示すように、シート抵抗はＰｔ層を厚く
する程低下する。

【００３０】なお、ソース／ドレイン領域は、Ａｓイオ
ンを加速電圧３０ｋｅＶで５×１０ ¹⁵のドーズ量でイオ
ン注入し、８５０℃で１０分間のアニールを行なって形
成したものである。

【００３１】図１０（Ａ）と（Ｂ）を比較すると、Ｐｔ
層が１０ｎｍから２０ｎｍに増大すると、リーク電流は
５桁も増大してしまう。Ｐｔサリサイドを用いた場合に
は、シート抵抗を低減するためにＰｔ層を厚くすると、
ソース／ドレインのリーク電流が大きくなる。このた
め、Ｐｔシリサイド電極を実用化することは困難であ
る。

【００３２】これは、Ｐｔシリサイドの抵抗率２８〜３
５μΩ・ｃｍがＴｉおよびＣｏのシリサイドの抵抗率１
３〜１６μΩ・ｃｍおよび１８〜２０μΩ・ｃｍと比べ
て比較的高く、所望のシート抵抗を得ようとすると、シ
リサイドの膜厚を厚くしなければならないためであろ
う。

【００３３】図１１は、Ｃｏシリサイドを用いたときの
シート抵抗のゲート長依存性を示す。シリサイド化の熱
処理は、７００℃と７５０℃でそれぞれ３０秒間Ａｒ雰
囲気中で行なった。ゲート長が２μｍ以下になると、シ
ート抵抗は急激に増大している。このように高いシート
抵抗を有するゲート電極を用いて高性能の短チャネルト
ランジスタを実現することは困難である。

【００３４】本発明者らは、以上の実験結果に基づき、
最も有望と思われるＴｉサリサイドを用いたゲート構造
を実現するために研究を重ねた。しかしながら、Ｔｉサ
リサイドを用いたゲート電極において、ゲート長が０．
２５μｍ以下になると、１０Ω／□以下のシート抵抗を
得ることはできなかった。

【００３５】図１は、本発明の実施例による半導体装置
の製造方法を概略的に示す。図１（Ａ）に示すように、
シリコン基板１上に厚さ約５ｎｍのゲート酸化膜２を熱
酸化により形成し、その上に非晶質シリコン層３を厚さ
約１６０ｎｍＣＶＤにより堆積する。好ましくは、非晶
質シリコン層３にｐチャネルＭＯＳＦＥＴの場合はＢＦ
₂をｎチャネルＭＯＳＦＥＴの場合はＰをイオン注入す
る。さらに、非晶質シリコン層３の上にキャップ酸化膜
４を厚さ約５０ｎｍ堆積する。

【００３６】その後、キャップ酸化膜４の上にホトレジ
ストマスクを形成し、ＲＩＥによってパターニングする
ことにより、図示のようなパターニングしたゲート酸化
膜２、非晶質シリコン層３、キャップ酸化層４の構造を
得る。その後、シリコン基板１表面上を軽く酸化し、厚
さ約５ｎｍの酸化膜５を形成する。

【００３７】ｎチャネルＭＯＳトランジスタを形成する
場合は、基板内にｐ型シリコン領域を形成しておき、Ａ
ｓイオンを加速電圧１０ｋｅＶでドーズ量４×１０¹³ｃ
ｍ^-2イオン注入する。また、ｐチャネルＭＯＳトランジ
スタを形成する場合は、ｎ型シリコン領域を形成してお
き、ＢＦ₂イオンを加速電圧１０ｋｅＶでドーズ量１×
１０¹⁴ｃｍ^-2イオン注入する。

【００３８】その後、表面上にＣＶＤでシリコン窒化膜
を厚さ約７０ｎｍ堆積し、ＲＩＥによって異方性エッチ
ングを行なうことにより、図１（Ｂ）に示すような側壁
絶縁物領域６を形成する。その後、シリコン表面上に残
る酸化膜５をエッチングし、新たに酸化膜５を厚さ約５
ｎｍ形成した。

【００３９】この状態で上部より、ｎチャネルＭＯＳト
ランジスタを形成する場合は、Ａｓイオンを加速電圧３
０ｋｅＶでドーズ量３×１０¹⁵ｃｍ^-2イオン注入する。
ｐチャネルＭＯＳトランジスタを形成する場合は、ＢＦ
₂イオンを加速電圧２０ｋｅＶでドーズ量５×１０¹⁵ｃ
ｍ^-2イオン注入する。

【００４０】その後、８５０℃で２０分間Ｎ₂雰囲気中
でアニールすることにより、イオン注入した不純物を活
性化し、非晶質シリコン層３を導電性のゲート電極３と
し、ゲート電極両側にソース／ドレイン領域７、８を形
成する。

【００４１】次に、図１（Ｃ）に示すように、半導体基
板を希ＨＦ水溶液に浸漬することにより、キャップ酸化
膜４およびシリコン基板表面上の酸化膜５を除去する。
図１（Ｄ）に示すように、シリコン基板１表面上にスパ
ッタリングでＣｏ膜１１を厚さ約１０ｎｍ堆積し、さら
にその上にＴｉＮ膜１２を厚さ約２０ｎｍ堆積する。

【００４２】続いて、図１（Ｅ）に示すように、４５０
℃で約３０分間Ａｒ雰囲気中の第１アニールを行なうこ
とにより、シリサイド化反応を行なわせる。シリサイド
化反応は、シリコンとＣｏが接触している領域でのみ発
生し、サリサイド化反応となる。このようにして、ゲー
ト電極３上にサリサイド電極１１ｇが形成され、ソース
／ドレイン領域７、８上にサリサイド電極１１ｓ、１１
ｄが形成される。

【００４３】図１（Ｆ）に示すように、残ったＴｉＮ膜
１２をＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１：２の溶
液に６５℃で９０秒間浸漬することにより除去し、続い
て未反応のＣｏ膜１１をＨＣｌ：Ｈ₂Ｏ₂＝３：１溶液
に室温で３分間浸漬することにより除去し、図に示す構
造を得る。その後、７５０℃で３０秒間Ａｒ雰囲気中の
第２アニールを行なうことにより、Ｃｏシリサイドの低
抵抗化を行なう。

【００４４】このようにして、低抵抗のサリサイド電極
を有するＭＯＳトランジスタを得ることができる。上述
の工程に従い、種々のゲート長のサンプルを作成し、そ
れぞれのゲート電極におけるシート抵抗を測定した。図
２は、シート抵抗の測定結果を示すグラフである。横軸
はゲート長をμｍで示し、縦軸はシート抵抗をΩ／□で
示す。実線の曲線はｎチャネルＭＯＳトランジスタのゲ
ート電極について測定した結果を示し、破線はｐチャネ
ルＭＯＳトランジスタのゲート電極について測定した結
果を示す。

【００４５】ｐチャネルＭＯＳトランジスタにおいて
は、ゲート長が０．１μｍ以下に至るまでほぼ５−６Ω
／□程度の低いシート抵抗が実現されている。ｎチャネ
ルＭＯＳトランジスタにおいては、ゲート長が１μｍ以
下になるとシート抵抗は徐々に増大しているが、これ
は、できあがり寸法が０．１より細っているからであ
る。９Ω／□と測定されたシート抵抗は、実際はｎチャ
ネル同様５Ω／□になっていると思われる。ゲート長
０．１μｍにおいてもシート抵抗は約９Ω／□であり、
十分実用化に耐える値である。

【００４６】図１１に示す測定結果と比較すると、本実
施例にしたがって、短チャネルＭＯＳトランジスタのゲ
ート電極として極めて優れたシート抵抗が得られたこと
が判る。この原因を解明するため、ＳＩＭＳ（２次イオ
ン質量分析）測定を行なった。

【００４７】図３は、本実施例にしたがって作成したサ
ンプルのＳＩＭＳ測定結果を示すグラフである。図にお
いて、横軸は深さを表すエッチング時間を分でを示し、
縦軸は２次イオン強度をカウント／秒で示す。図３
（Ａ）は第１アニール前の状態を示し、図３（Ｂ）は第
１アニール後の状態を示す。

【００４８】第１アニールによりＣｏとＳｉの反応が進
み、Ｃｏシリサイドが形成されていることが窺える。な
お、Ｏは意図して導入した元素ではないが表面近傍に分
布している。

【００４９】図４は、図１１に結果を示した参考例のサ
ンプルについてのＳＩＭＳ測定結果を示す。横軸は図３
同様エッチング時間を分で示し、縦軸は２次イオン強度
をカウント／秒で示す。

【００５０】図４において顕著なことは、第１アニール
前には表面近傍にのみ局在していたＯの分布が、第１ア
ニール後は深く侵入していることである。この酸素の進
入がシート抵抗低減に対する障害の原因ではないかと考
えられる。

【００５１】このようにして、Ｃｏ層の上面をＴｉＮ層
で覆い、サリサイド反応を行なわせることにより、低い
シート抵抗を実現できることが判った。ところで、ｎチ
ャネルＭＯＳトランジスタにおいて、ソース／ドレイン
領域のコンタクト抵抗を低減させるため、Ａｓイオンの
注入量を増大させると、かえってシート抵抗が上昇し、
さらにはシリサイド膜が紙のように剥がれてしまう現象
が見出された。

【００５２】図５は、種々の第１アニール条件でＡｓイ
オン注入量を変化させたときのシート抵抗の結果を示す
図表である。図表中、横方向に第１アニールの条件をと
り、縦方向にＡｓイオンの注入量を示す。なお、Ａｓイ
オンは加速電圧３０ｋｅＶで注入した。

【００５３】なお、第１アニール後、残存する金属をウ
ォッシュアウトし、その時点でのシート抵抗を測定し
た。そのシート抵抗は各欄の右上に示されている。ま
た、ウォッシュアウト後、７５０℃で３０秒間の第２ア
ニールを行なった。第２アニール後のシート抵抗は右下
に示されている。

【００５４】表中、○は十分低いシート抵抗を有する良
好なゲート電極を得られた場合を示し、△はシート抵抗
は下がっているがウォッシュアウト後の表面がやや白い
サンプルが得られた場合を示す。また、×はシート抵抗
が高い場合とサリサイド膜自体が剥がれてしまった場合
を示す。ＣｏＳｉ、ＣｏＳｉ₂は本来ＨＣｌ＋Ｈ₂Ｏ ₂
に不溶性であるはずだが、何らかの理由で性質が変化し
ていることが考えられる。

【００５５】この表から、１次アニールとしては６００
−７５０℃の比較的高温よりも４５０℃付近の比較的低
温の方が好ましいことが判る。さらに、Ａｓイオン注入
量が５×１０¹⁵以上の場合には、第１アニールの温度が
比較的高温の場合はもちろん、第１アニールを比較的低
温にしても良好なサリサイド電極が得られないことが判
る。

【００５６】したがって、ｎチャネルＭＯＳトランジス
タにおいてはソース／ドレイン領域形成のためのＡｓイ
オン注入は５×１０¹⁵ｃｍ^-2未満のドーズ量で行なうこ
とが必要である。

【００５７】また、ゲート長が約０．３μｍ以下となる
と、ソース／ドレイン領域の深さは約１００ｎｍ以下と
浅くなる。このような状態において、堆積するＣｏ膜厚
を１５ｎｍを越えて厚くすると、サリサイド工程におい
て接合が破壊される危険性がある。

【００５８】図６（Ａ）は、スパッタ膜の厚さ（横軸）
とシリサイド後のシート抵抗（縦軸）の関係を示す。所
定厚さのＣｏ膜をスパッタリングで堆積し、Ａｒ雰囲気
中のラピッドサーマルアニール（ＲＴＡ）で約７００
℃、３０秒間のアニールを行なった結果、得たシート抵
抗を示す。参考のため、Ｔｉ膜の膜厚によるシート抵抗
の変化も調べた。

【００５９】所定厚さのＴｉ膜をスパッタリングで堆積
し、Ａｒ＋Ｎ₂雰囲気中で約６７５℃の第１アニールを
ＲＴＡで行ない、ウォッシュアウト後、Ａｒ雰囲気中約
８００℃の第２アニールをＲＴＡで行なった。得られる
シート抵抗は全体としてＣｏシリサイド膜の方がＴｉシ
リサイド膜よりも低い。

【００６０】図６（Ａ）から明らかなように、Ｃｏ膜厚
を５ｎｍ未満とすると、得られるシート抵抗が増加して
しまう。したがって、堆積するＣｏ膜の厚さは５−１５
ｎｍの範囲とすることが好ましい。なお、最終的に得ら
れるＣｏサリサイド電極の厚さは、堆積したＣｏ膜の厚
さの約３．５倍である。

【００６１】なお、ゲート長が０．５μｍ以下の場合に
も同様の状況があり、この場合、Ｃｏ膜の厚さは５−２
０ｎｍの範囲が好ましい。さらに、ＴｉＮ膜でＣｏ膜を
覆い、表面から進入する酸素を遮蔽しても、Ｓｉ表面上
にもともと酸素原子が付着している場合がある。Ｓｉ表
面が酸素によって汚染されている場合、上述の工程を行
なっても良好なＣｏサリサイド電極が得難くなることが
ある。

【００６２】このような状況に対処するためには、Ｃｏ
膜の堆積前にＴｉ膜を薄く形成することが好ましい。す
なわち、Ｓｉ側からＴｉ／Ｃｏ／ＴｉＮの３層の積層を
形成し、サリサイド化を行なうことが好ましい。

【００６３】Ｃｏ膜の下にＴｉ膜を形成しておくと、Ｓ
ｉ表面に僅かの酸化膜があってもＴｉが酸化膜を還元
し、良好にサリサイド化が進行する。さらに、Ｔｉ膜上
のＣｏサリサイドはエピタキシャルに成長し、表面が平
坦になり、接合リークが減少する。

【００６４】図６（Ｂ）は、Ｔｉサリサイド、Ｐｔサリ
サイド、および上述のＴｉＮ層で覆ったＣｏ膜を用いた
Ｃｏサリサイドを用いたＣＭＯＳリングオッシレータの
遅延時間の測定結果を示す。横軸にゲート長ＧＬをμｍ
で示し、縦軸に１ゲート当たりの遅延時間ｔｐｄをピコ
秒で示す。

【００６５】Ｔｉサリサイドのリングオッシレータの場
合、ゲート長０．１μｍ以下でゲート抵抗が４０Ω／□
と異常に上昇する（図８参照）ため、ＣＭＯＳ動作速度
も急に遅くなった。

【００６６】Ｐｔサリサイドのリングオッシレータの場
合は、接合がリークしないようにＰｔ膜厚を薄くしたた
め、ゲート抵抗が全体的に４０Ω／□前後となり、ＣＭ
ＯＳ動作速度も遅くなった。

【００６７】ＴｉＮキャップＣｏサリサイドのリングオ
ッシレータの場合は、ゲート長によらず、ゲート抵抗が
約５Ω／□前後と低く、かつ一定に保て、ＣＭＯＳ動作
速度はゲート長が短くなるほど単調に速くなった。ゲー
ト長０．１μｍで２１ピコ秒の遅延時間に達した。ま
た、ゲート長０．７５μｍにおいては、ゲート当たりの
遅延時間が１８ピコ秒に達した。

【００６８】図５に示す図表に関連し、Ａｓを多量にド
ープした場合にシリサイド膜の白濁や剥離が生じ得るこ
とを説明した。本発明者らは、この点をさらに解明すべ
く、研究、実験を行なった。

【００６９】Ｓｉウエハ全面に、Ａｓをドース量５×１
０¹⁵ｃｍ^-2、加速エネルギ３０ｋｅＶでイオン注入し、
その上に厚さ約１０ｎｍのＣｏ膜と厚さ約２０ｎｍのＴ
ｉＮ膜をスパッタリングで堆積し、ランプ加熱によるＲ
ＴＡで約６５０℃で３０秒間アニールした。その後、Ｔ
ｉＮ膜をＮＨ₄ＯＨ＋Ｈ₂Ｏ₂＋Ｈ₂Ｏで除去し、残っ
たＣｏ膜をＨＣｌ＋Ｈ₂Ｏ₂で除去した。

【００７０】図１２は、このようにして作成したサンプ
ルウエハの表面の状態を概略的に示す。イオンインチＳ
ｉウエハ２０の中央部２１は、シリサイド膜が剥離し、
Ｓｉ表面が露出している。その周囲には、白濁したシリ
サイド膜領域２２が存在する。ウエハ２０のさらに周縁
部には、白濁を生じていない正常なシリサイド膜２３が
存在する。中央のＳｉ基板露出部２１と白濁シリサイド
領域２２の境界領域２４、および白濁領域２２と正常領
域２３の境界領域２５の走査型電子顕微鏡写真を以下に
示す。

【００７１】図１３は、中央側の境界領域２４の５００
０倍写真を示す。図１４は、同じ領域の２００００倍写
真を示す。これらの写真から明らかなように、白濁領域
においては、ほぼ円錐状の突起が多数密集して発生して
いる。なお、写真下側に観察される突起のない領域は、
シリサイド膜が剥離したＳｉ基板表面を示している。

【００７２】図１５は、白濁領域と正常領域の境界部分
２５の５０００倍走査電子顕微鏡写真である。図１６
は、同じ領域の２００００倍写真である。

【００７３】この領域においては、基板表面上の突起が
密集はしていないが、多数ランダムに発生している。ま
た、一部の突起はその頂上部分が破れ、内部が観察され
る。これらの写真から判断すると、突起部は皮膜状のも
ので内部は空洞となっているようである。

【００７４】図１７は、水と５０％ＨＦ水溶液を、Ｈ₂
Ｏ：ＨＦ＝１００：３の比で混合した１．５％希弗酸水
溶液にウエハを浸漬した後、その表面を観察した走査型
電子顕微鏡写真を示す。なお、観察している場所は外側
の境界領域２５であり、倍率は１００００倍である。弗
酸処理を行なった表面には突起が存在せず、突起の痕跡
のみが観察される。突起は希弗酸水溶液に溶解したもの
と考えられる。

【００７５】この結果、および後に説明する２次イオン
質量分析（ＳＩＭＳ）およびＸ線を用いた光電子化学分
析（ＥＳＣＡ）の結果等から、三角形の突起はシリコン
酸化膜でできているものと考えられる。シリコン酸化膜
は、ＨＦ処理によって溶解し、その後にはＳｉ表面が露
出しているようである。露出部の周囲は、ＣｏＳｉ₂と
考えられる。

【００７６】Ｓｉに対するｎ型不純物であるＡｓは、シ
リサイド中においては大きな拡散係数を有することが知
られている。Ａｓを高濃度にドープしたＳｉ表面上のシ
リサイド膜に、シリコン酸化物と考えられる突起が発生
する原因を以下のようにして究明した。

【００７７】Ｃｏ膜、ＴｉＮ膜堆積後の第１アニール温
度を変化させた時の影響を調べた。まず、Ｓｉウエハに
Ａｓを加速エネルギ３０ｋｅＶ、ドーズ量５×１０¹⁵ｃ
ｍ^-2でイオン注入し、約８５０℃で窒素（Ｎ₂）雰囲気
中で約５分間の活性化熱処理を行なった。Ｓｉウエハ表
面を１．５％ＨＦ水溶液で約９０秒間処理し、表面の酸
化膜を除去した後、厚さ約１０ｎｍのＣｏ膜を加熱なし
で、続いて厚さ約２０ｎｍのＴｉＮ膜を約３００℃の基
板温度でスパッタリングによって堆積した。続いて、Ａ
ｒ雰囲気中で第１アニールを行なった。アニール温度は
６００℃から７５０℃の範囲で変化させ、処理時間は３
０秒に設定した。第１アニール後、アンモニア＋過酸化
水素＋水の水溶液によってＴｉＮ膜を約６５℃で９０秒
間でウォッシュアウトし、次にＨＣｌ＋過酸化水素液で
Ｃｏ膜を室温で約３分間ウォッシュアウトした。次に、
ウエハにＡｒ雰囲気中で約７５０℃、３０秒間の第２ア
ニールを行なった。

【００７８】図１８は、この実験の結果を示す。○は良
好にシリサイド化が進行し、抵抗が下がったサンプルを
示す。×は白濁が生じ、高抵抗になったサンプルを示
す。図１８の結果から判断すると、白濁現象は第１アニ
ール温度にはあまり依存せず、Ａｓ濃度に強く依存して
いることが判る。すなわち、Ａｓ濃度が３〜４×１０¹⁵
／ｃｍ²以上になると白濁が生じることが判る。

【００７９】次に、第１アニールの温度の影響がシリサ
イド膜の白濁にどのように及ぶかを調べた。Ａｓ注入量
を５×１０¹⁵ｃｍ^-2に固定し、第１アニール温度をＲＴ
Ａ装置内で４５０℃と６５０℃とし、アニール時間を３
０秒、５分、１０分に変化してシリサイド化を行なっ
た。その後、ウエハを６５℃に保持したアンモニア＋過
酸化水素＋水に浸漬し、９０秒間ＴｉＮ膜をウォッシュ
アウトした。

【００８０】次に、ウエハを室温に保ったＨＣｌ＋過酸
化水素に浸漬し、３分間Ｃｏ膜をウォッシュアウトし
た。その後、Ａｒ雰囲気中で７５０℃、３０秒の第２ア
ニールを行なった。各サンプルについて、各工程終了後
のシート抵抗を測定した。

【００８１】図１９は、実験結果を示す図表である。従
来技術に対応する６５０℃、３０秒の第１アニールの場
合は、ＴｉＮウォッシュアウト後のシート抵抗は２７．
６Ω／□で白濁は観測されず、シリサイド膜はＣｏＳｉ
であると考えられる。しかし、このサンプルの未反応Ｃ
ｏ膜を塩酸＋過酸化水素液でウォッシュアウトすると、
表面は白濁し、高抵抗に変化した。このサンプルに、７
５０℃、３０秒のＲＴＡによる第２アニールを行なって
も、シート抵抗は高抵抗のままであった。

【００８２】この実験結果から、白濁は未反応Ｃｏ膜の
除去工程である塩酸＋過酸化水素処理で生じることが判
った。６５０℃の基板温度で第１アニール時間を５分、
１０分と長くした場合には、アンモニア溶液によるＴｉ
Ｎウォッシュアウト処理後のシート抵抗が２．７〜２．
８Ω／□と低抵抗に変化し、シリサイド膜がＣｏＳｉ ₂
に変化したものと考えられる。しかしながら、これらの
サンプルも塩酸＋過酸化水素によるＣｏウォッシュアウ
ト工程後はシリサイド膜が白濁し、高抵抗になった。す
なわち、シリサイド化の温度が高すぎると、ＨＣｌ＋Ｈ
₂Ｏ₂処理後、表面は高抵抗化してしまうことが判っ
た。

【００８３】一方、４５０℃の第１アニールの場合は、
１０分間の第１アニールを行なった場合は、塩酸＋過酸
化水素の処理の後もシリサイド膜は白濁せず、良好にシ
リサイド化していることが観察された。このサンプルに
第２アニールを施すと、シート抵抗は２．７Ω／□と低
抵抗に変化した。第１アニールでＣｏＳｉが形成され、
第２アニールでＣｏＳｉ₂に変化したものと考えられ
る。

【００８４】４５０℃で３０秒間の第１アニールを行な
った場合は、ＴｉＮ膜のウォッシュアウト後のシート抵
抗は４７Ω／□と１０分間の第１アニールの場合とほぼ
同様な値を示したが、塩酸＋過酸化水素のウォッシュア
ウトにより、Ｃｏ膜が除去されると、Ｓｉ基板が露出し
た。シート抵抗９０Ω／□はＳｉ基板のシート抵抗に等
しい値である。すなわち、アニール時間が短く、シリサ
イド化がＣｏ₂Ｓｉの段階までしか進まず、塩酸＋過酸
化水素によってＣｏと共にＣｏ₂Ｓｉが除去されてしま
ったものと考えられる。

【００８５】４５０℃で５分間の第１アニールを行なっ
た場合には、Ｃｏウォッシュアウト工程後もシリサイド
膜は存在し、第２アニールを行なった後のシート抵抗は
５．４Ω／□となった。この抵抗値からＣｏＳｉを形成
するシリサイド化は生じているが、シート抵抗の低下は
不十分であることが判る。アニール時間が不足していた
ため、ＣｏＳｉへのシリサイド化の進行が不十分であっ
たためと考えられる。

【００８６】以上の実験結果から、Ａｓを高濃度に注入
した基板に対しても、第１アニールを低温で十分な時間
行なえば、良好にＣｏをシリサイド化できることが判っ
た。たとえば、４５０℃で少なくとも５分、好ましくは
１０分間の第１アニールを行なえば、Ｃｏ膜のシリサイ
ド化を進行させることができる。ただし、温度が低すぎ
たり、反応時間が不十分だと、ＨＣｌ＋Ｈ₂Ｏ₂処理に
耐えることができない。

【００８７】次に、第１アニール後の基板内組成分布が
どのようになっているかをＳＩＭＳとＥＳＣＡで測定し
た。図２０は、ＳＩＭＳの測定結果を示すグラフであ
る。図２０（Ａ）は、第１アニールを行なう前のＣｏ膜
とＴｉＮ膜堆積後の構成元素の分布を示す。なお、Ｃｏ
膜の堆積は加熱なしのスパッタリングによって行ない、
ＴｉＮ膜の堆積は基板温度を３００℃とし、２０分間の
スパッタリングで行なった。Ｓｉ基板上に、ほぼＣｏ
膜、ＴｉＮ膜が形成されていることが観察される。

【００８８】図２０（Ｂ）は、４５０℃で３０秒間の第
１アニールを行なった後の構成元素の分布を示す。Ｓｉ
の分布とＣｏの分布がオーバラップしてＣｏシリサイド
を形成していることが窺える。ここで、不純物として注
入したＡｓの分布は、Ｓｉ基板内部にピークを有し、Ｓ
ｉ基板表面部分ではかなりその濃度が低下している。

【００８９】図２０（Ｃ）は、４５０℃で１０分間の第
１アニールを行なった後の分布を示す。Ｓｉの分布とＣ
ｏの分布がよりシリサイド化が進行していることを示し
ているようである。Ａｓの分布はほぼ図２０（Ｂ）の場
合と同様であるが、低温度部分はＣｏ表面にまで達して
いるようである。すなわち、Ｓｉ基板中に注入したＡｓ
は、４５０℃の熱処理によってはあまり拡散しないこと
が判る。

【００９０】図２０（Ｄ）、（Ｅ）は、６５０℃の第１
アニールを行なった場合の結果を示す。図２０（Ｄ）は
３０秒間の第１アニールを行なった場合を示し、図２０
（Ｅ）は１０分間の第１アニールを行なった場合の結果
を示す。図２０（Ｄ）においては、Ｓｉ基板表面におい
てＡｓ濃度はピークよりは低いが、かなり高い濃度を保
ち、さらにＣｏ表面まで達していることが判る。さら
に、図２０（Ｅ）においては、Ａｓ濃度はＳｉ基板内で
のピーク濃度を減らし、Ｃｏ濃度分布のピーク領域にお
いて、ほぼ一定の高い値を示している。すなわち、６５
０℃の第１アニールを行なった場合、Ｃｏシリサイド中
にはＡｓが高濃度に分布し、Ｃｏ表面にまで達している
ことが示されている。

【００９１】Ｔｉ、Ｃｏ、Ｓｉの各分布は、４５０℃と
６５０℃の第１アニールにおいて大きな変化は示してお
らず、白濁はこのＡｓの分布に大きく影響されているも
のと考えられる。

【００９２】図２１は、４５０℃で１０分間の第１アニ
ールを行なったサンプルと、６５０℃で３０秒間の第１
アニールを行なったサンプルをウォッシュアウトした段
階でＥＳＣＡで分析し、表面の原子組成を測定した結果
を示す。ＴｉＮ膜のアンモニア溶液によるウォッシュア
ウト工程後と、Ｃｏ膜の塩酸＋過酸化水素液によるウォ
ッシュアウト工程後のそれぞれで測定を行なった。ま
た、６５０℃で３０秒間の第１アニールを行なったサン
プルについては、膜が剥がれてＳｉ基板表面が露出した
領域（ｂ）と、白濁を生じた領域（ａ）の２種類の表面
で測定を行なった。

【００９３】４５０℃で１０分間の第１アニールを行な
ったサンプルについては、ＴｉＮ膜除去後とＣｏ膜除去
後においてその組成はあまり変化しておらず、Ｓｉ（２
５％）、Ｃｏ（８−９％）、Ａｓ（０．６％）、Ｏ（４
６−５３％）であった。この結果は、図１９に示す４５
０℃で１０分間の第１アニールを行なったサンプルがＴ
ｉＮ膜除去後とＣｏ膜除去後においてほぼ等しいシート
抵抗を示していることに対応するであろう。なお、酸素
の量が多いのは、酸処理の工程でシリサイド表面が酸化
されたためと思われる。

【００９４】一方、６５０℃で３０秒間の第１アニール
を行なったサンプルは、ＴｉＮ膜除去後、Ｓｉ、Ｃｏ、
Ｏに関しては、４５０℃で１０分間の第１アニールを行
なったサンプルと、同程度の値を示している。しかしな
がら、Ａｓの組成は、１．１５％であり、４５０℃で１
０分間の第１アニールを行なった場合の約２倍の濃度と
なっている。この結果は、図２０において４５０℃で１
０分間の第１アニールを行なったサンプルにおいてＡｓ
はあまり表面には分布しておらず、６５０℃で３０秒間
の第１アニールを行なった場合には、かなり高い濃度で
表面に分布していることに対応している。アニール温度
が高いため、シリサイド中のＡｓの拡散が盛んに行なわ
れたものと思われる。

【００９５】また、表面が白濁したサンプルについて
は、Ｃｏ膜除去後の表面にＳｉとＯのみが存在し、Ｃｏ
とＡｓが存在しないことから、表面にシリコン酸化物が
形成されていることが判る。

【００９６】また、膜が剥離した領域においては、表面
にＡｓは存在するが、Ｃｏは検出されないため、Ｃｏや
Ｃｏシリサイドは除去されてしまったものと考えられ
る。図２１の結果から、Ｓｉ基板表面におけるＡｓ濃度
が高温度になり約１％を越えると、白濁や剥離が生じる
ものと考えられる。Ａｓの表面濃度は１．１５％未満、
より好ましくは１％以下にすることが好ましい。

【００９７】これらの結果から、高濃度にＡｓを注入し
たＳｉ基板上にＣｏ膜、ＴｉＮ膜をスパッタリングで堆
積し、第１アニールを行なった場合、第１アニール温度
が高すぎると、Ａｓの拡散が盛んとなり、シリサイド膜
中にＡｓが多量に拡散し、塩酸＋過酸化水素のＣｏ膜除
去工程でＣｏ、Ａｓが除去され、表面にシリコン酸化物
が形成されるものと考えられる。

【００９８】図２２は、ＥＳＣＡ分析におけるバインデ
ィング（結合）エネルギの関数としての検出信号のスペ
クトルを示す。４５０℃で１０分間の第１アニールを行
なったサンプルについてＴｉＮ膜除去後とＣｏ膜除去後
の２つのスペクトルが示されている。両スペクトルはほ
ぼ同じ分布を示し、表面にＣｏが存在することを示して
いる。

【００９９】６５０℃で３０秒間の第１アニールを行な
ったサンプルについては、ＴｉＮ膜除去後のスペクトル
にＣｏ−Ｏの結合が表れている。すなわち、Ｃｏ膜表面
が酸化されていることが示されている。すなわち、表面
に多量のＡｓが拡散しているＣｏ膜は、ＮＨ₄ＯＨ＋Ｈ
₂Ｏ₂＋Ｈ₂Ｏ処理によっても酸化され易いことが示さ
れている。

【０１００】Ｃｏ膜除去後のスペクトルは、白濁した領
域（ａ）においても、剥離を生じた領域（ｂ）において
もＣｏのピークが消滅している。すなわち、Ｃｏ膜除去
と共に表面からＣｏが存在しなくなっている。白濁領域
では表面がＳｉＯ₂となり、剥離領域では表面がＳｉ表
面になると考えられる。

【０１０１】これらの結果から、６５０℃の高温で第１
アニールを行なった場合、シリサイド中にＡｓが大量に
混入し、耐酸性が低下し、アンモニア処理においても酸
化が進行し、塩酸処理ではＡｓ、Ｃｏが溶解するものと
考えられる。

【０１０２】以上の実験結果をまとめると、図２３に示
すようなモデルが、仮説であるが、考えられる。Ｓｉ基
板３１表面にＡｓを加速エネルギ３０ｋｅＶ、ドーズ量
５×１０¹⁵でイオン注入し、その後８５０℃で５分間の
窒素雰囲気の熱処理を行なうと、Ｓｉ基板表面はＡｓを
ドープされた状態となる。希ＨＦ水溶液で表面処理した
後、厚さ約１０ｎｍのＣｏ膜、厚さ約２０ｎｍのＴｉＮ
膜をスパッタし、６５０℃の第１アニールを行なうと、
Ｃｏ膜はＣｏＳｉ₂に変化するものと考えられる。

【０１０３】この状態で、ＴｉＮ膜をアンモニア＋過酸
化水素＋水の６５℃９０秒間の処理で除去し、その下の
Ｃｏ膜を塩酸＋過酸化水素の室温、３分間の処理で除去
すると、この塩酸処理中にＡｓを多量にドープされたＣ
ｏＳｉ₂中のＣｏ−Ａｓが塩酸中に溶解し、表面にＳｉ
が残り、塩酸によって酸化され、ＳｉＯ₂に変化する。

【０１０４】その際、ＣｏＳｉ₂よりもＳｉＯ₂の方が
体積が多いため、ＳｉＯ₂は上方に隆起し、三角形の突
起を形成するものと考えられる。したがって、ＨＣｌ＋
Ｈ₂Ｏ₂処理後には、Ｓｉ基板上に多数のシリサイド酸
化物の三角形の突起が発生するものと考えられる。

【０１０５】なお、図２１において、６５０℃、３０秒
間の第１アニールを行ない、膜が剥離した領域におい
て、Ｓｉ、Ａｓ、Ｏが観測された結果は、白濁として観
察されるシリサイド酸化物が剥がれ、Ｓｉ基板が露出し
た後、Ｓｉ基板表面が薄く酸化され、自然酸化膜程度の
酸化膜が形成されているものと考えられる。

【０１０６】なお、第１アニールを比較的低温で行なえ
ば、上述のような現象は発生せず、Ａｓの拡散を抑える
ことができ、シリコン酸化物の形成を防止できることが
以上の実験結果より示されていると考えられる。第１ア
ニールの温度をどの程度にすれば良好な結果を得られる
かを調べるため、第１アニールの時間を１０分間とし、
温度を３５０℃から６５０℃まで種々に変化させ、各工
程後におけるシート抵抗を測定した。

【０１０７】図２４は、測定結果のシート抵抗をΩ／□
の単位で示す。なお、ＴｉＮ膜スパッタリングまでの工
程は前述のサンプルと同様であり、第１アニールをＡｒ
雰囲気で１０分間各温度で行なった。その後、ＴｉＮ膜
はアンモニア＋過酸化水素＋水の６５℃、９０秒間の処
理で除去し、Ｃｏ膜の除去はＨＣｌ＋過酸化水素の室
温、３分間の処理で除去した。さらにその後、Ａｒ雰囲
気中で７５０℃、３０秒間の第２アニールを行なった。
図２４の図表は、ＴｉＮ膜除去後、Ｃｏ膜除去後、およ
び第２アニール終了後のシート抵抗を示す。

【０１０８】３５０℃の第１アニールを行なった場合、
ＴｉＮ膜除去後のシート抵抗は６３Ω／□であったが、
Ｃｏ膜除去後および第２アニール後は抵抗が無限大とな
った。これは、酸処理によってＣｏ膜およびシリサイド
膜（形成されたとして）が完全に除去され、Ｓｉ基板表
面が酸化されたものと考えられる。４００℃の第１アニ
ールの場合は、Ｃｏ膜除去後、および第２アニール終了
後もシート抵抗が測定でき、表面にシリサイド膜が形成
され、酸処理によっても表面に酸化膜が形成されていな
いことが判った。ただし、４００℃の第１アニールの場
合には得られるシート抵抗が高いものとなっている。第
１アニールのシリサイド化が不十分と考えられる。ただ
し、反応時間を長くすれば、最終的なシート抵抗は低下
させられるであろう。

【０１０９】４５０℃の第１アニールの場合、ＴｉＮ膜
除去後、およびＣｏ膜除去後のシート抵抗は８０−８６
程度と比較的高く、第１アニール後のシリサイド膜がＣ
ｏリッチのシリサイド膜であることを示している。しか
しながら、第２アニール終了後のシート抵抗は３．９Ω
／□と十分低くなり、良好なＣｏＳｉ₂が形成されてい
ると考えられる。

【０１１０】５００℃の第１アニールの場合は、シート
抵抗が幾分高めであるが、４５０℃の第１アニールの場
合と同様の傾向を示している。６５０℃の第１アニール
の場合、ＴｉＮ膜除去後のシート抵抗が既に３．１Ω／
□と低く、この時点でＣｏＳｉ₂が形成されているもの
と考えられる。しかしながら、酸処理を行なうと表面の
抵抗は無限大となり、シリサイド膜中へ拡散したＡｓに
よりシリコン酸化物が形成されていることが判る。

【０１１１】図２４の実験結果から、第１アニールの温
度は４００℃〜５２５℃とするとこが好ましい。この温
度範囲よりも下の温度ではシリサイド化が十分進まず、
ＨＣｌ＋Ｈ₂Ｏ₂処理に耐えにくい。この温度範囲より
も高い温度ではＡｓの拡散が盛んになりすぎてしまう。
より好ましくは、第１アニールの温度は４２５℃〜５０
０℃とする。

【０１１２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【０１１３】

【発明の効果】以上説明したように、本発明によれば、
ゲート長を短くしても十分低いシート抵抗を有する半導
体装置が提供される。

【図面の簡単な説明】

【図１】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。

【図２】図１の実施例にしたがって作成したサンプルの
シート抵抗の測定値を示すグラフである。

【図３】図１の実施例にしたがって作成した半導体装置
のＳＩＭＳ測定結果を示すグラフである。

【図４】参考例による半導体装置のＳＩＭＳ測定結果を
示すグラフである。

【図５】ソース／ドレイン形成のためのＡｓイオン注入
量によるサリサイド電極の性能を表す図表である。

【図６】スパッタＣｏ膜厚によるシート抵抗の変化を参
考例のＴｉスパッタ膜厚によるシート抵抗の変化と共に
示すグラフ、および図１に示す実施例にしたがって形成
したＣＭＯＳトランジスタのリングオッシレータの遅延
時間を参考例によるＣＭＯＳトランジスタのリングオッ
シレータの遅延時間と共に示すグラフである。

【図７】予備実験に用いたサンプルの構成および製造プ
ロセスを示す断面図と図表である。

【図８】予備実験によって得たサンプルの実験結果を示
すグラフである。

【図９】予備実験によって得たサンプルの実験結果を示
すグラフである。

【図１０】予備実験によって得たサンプルの実験結果を
示すグラフである。

【図１１】予備実験によって得たサンプルの実験結果を
示すグラフである。

【図１２】実験に用いたＳｉウエハの概略平面図であ
る。

【図１３】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。

【図１４】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。

【図１５】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。

【図１６】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。

【図１７】サンプル表面上の結晶構造を示す電子顕微鏡
写真である。

【図１８】コンタクトの第１アニール温度と注入砒素濃
度に対する依存性を示す図表である。

【図１９】第１アニール条件による表面のシート抵抗の
変化を示す図表である。

【図２０】第１アニール条件の差によるＡｓの分布の変
化を示すグラフである。

【図２１】第１アニール条件の異なるサンプル表面のＥ
ＳＣＡ分析の結果を示す図表である。

【図２２】ＥＳＣＡ分析によるバインディングエネルギ
の関数としてのスペクトルを示すグラフである。

【図２３】基板表面に発生する三角形の突起の発生機構
モデルを説明する概略図である。

【図２４】Ａｓ注入Ｓｉ基板上のシート抵抗の第１アニ
ール温度依存性を示す図表である。

【符号の説明】

１シリコン基板２ゲート酸化膜３非晶質シリコン層（ゲート電極）４キャップ酸化膜５酸化膜６側壁絶縁物領域７、８ソース／ドレイン領域１１Ｃｏ膜１２ＴｉＮ膜２０Ｓｉウエハ２１中央の膜剥離領域２２白濁領域２３正常領域２４、２５境界領域３１Ｓｉウエハ３２Ａｓドープ領域３３三角形の突起

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/43

Claims

【特許請求の範囲】

【請求項１】シリコン（Ｓｉ）基板内のｐ型領域上に
側壁絶縁物領域を備えた絶縁ゲート構造を形成する工程
と、前記絶縁ゲート構造両側のソース／ドレイン領域となる
領域に砒素イオンを５×１０¹⁵ｃｍ^-2未満のドーズ量で
イオン注入する工程と、表面上にＣｏ膜、ＴｉＮ膜を積層する工程と、前記基板を加熱して前記Ｃｏ膜と下地Ｓｉ領域のサリサ
イド反応を行なわせる工程と、前記ＴｉＮ膜を除去する工程とを含む半導体装置の製造
方法。
【請求項２】さらに、前記ＴｉＮ膜除去工程の後、未
反応のＣｏ膜を除去する工程を含む請求項１記載の半導
体装置の製造方法。
【請求項３】シリコン（Ｓｉ）基板内のｐ型領域上に
側壁絶縁物領域を備えた絶縁ゲート構造を形成する工程
と、前記絶縁ゲート構造両側のソース／ドレイン領域となる
領域に砒素イオンを加速エネルギ３０ｋｅＶ以下、ドー
ズ量２×１０¹⁵ｃｍ^-2以上でイオン注入する工程と、表面上にＣｏ膜、ＴｉＮ膜を積層する工程と、前記砒素イオンが前記Ｃｏ膜と前記シリコン基板の界面
にまで拡散しないように、前記基板を加熱して前記Ｃｏ
膜と下地Ｓｉ領域のサリサイド反応を行なわせる工程
と、前記ＴｉＮ膜を除去する工程と、未反応のＣｏ膜を除去する工程とを含む半導体装置の製
造方法。
【請求項４】前記未反応のＣｏ膜を除去する工程が、
塩酸を含む処理液を用いるものである請求項２または３
記載の半導体装置の製造方法。
【請求項５】前記絶縁ゲート構造がゲート長約０．５
μｍ以下のシリコン電極を有する請求項１〜３のいずれ
かに記載の半導体装置の製造方法。
【請求項６】前記Ｃｏ膜が５−２０ｎｍの範囲の厚さ
を有する請求項５記載の半導体装置の製造方法。
【請求項７】前記絶縁ゲート構造がゲート長約０．３
μｍ以下のシリコン電極を有する請求項１〜３のいずれ
かに記載の半導体装置の製造方法。
【請求項８】前記Ｃｏ膜が５−１５ｎｍの範囲の厚さ
を有する請求項７記載の半導体装置の製造方法。
【請求項９】前記Ｃｏ膜、ＴｉＮ膜の積層工程の前に
Ｔｉ膜を堆積させる工程を含む請求項１〜８のいずれか
に記載の半導体装置の製造方法。