JPH07212213A - 低電力出力バッファ - Google Patents

低電力出力バッファ

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JPH07212213A
JPH07212213A JP6311390A JP31139094A JPH07212213A JP H07212213 A JPH07212213 A JP H07212213A JP 6311390 A JP6311390 A JP 6311390A JP 31139094 A JP31139094 A JP 31139094A JP H07212213 A JPH07212213 A JP H07212213A
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power supply
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node
channel
transistor
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JP6311390A
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Tran Hiep Van
バン トラン ヒープ
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Texas Instruments Inc
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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    • H03K—PULSE TECHNIQUE
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    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

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Abstract

(57)【要約】 【目的】ｎチャンネルトランジスタを、条件に合うＴＴ
Ｌ出力高電圧レベルで駆動してしかも消費電力を低くす
ることのできる、出力バッファを提供する。 【構成】ｎチャンネル・プルアップトランジスタ（２
４）を２段階で駆動する２段階切り替え回路（５０、７
２）を含む、低電力２段階データ出力バッファ（２０、
７０）。これにより、ポンプされた高電圧電源からの電
流を操作の第２段階にだけ用いる。２段階切り替え回路
（５０、７２）は、まずプルアップトランジスタ（２
４）を電源電圧ＶＤＤで駆動し、次にポンプされた高電
圧電源ＶＰＰで駆動する。出力ノード（２８）と２段階
切り替え回路（５０、７２）の間に結合するフィードバ
ック回路は、出力ノード（２８）に現れる電源電圧レベ
ルに応じて高電圧電源ＶＰＰからｎチャンネル・プルア
ップトランジスタ（２４）への経路を生成し、高電圧電
源ＶＰＰから電源電圧への経路を遮断する。

Description

【発明の詳細な説明】
【０００１】注意 著作権、＊Ｍ＊テキサス・インスツルメンツ社、１９９
３年 本発明の開示の一部は著作権で保護されている。本著作
権およびマスクワーク保持者は、米国特許商標庁の特許
資料すなわち特許開示や特許ファイルまたは記録を誰で
も複写することに異存はないが、その他の点では著作権
およびマスクワークの全ての権利を留保する。
【０００２】
【産業上の利用分野】本発明は一般に集積回路の分野に
関する。より詳しくは、本発明は低電力切り替えバッフ
ァに関する。
【０００３】
【従来の技術】負基板バイアス技術で製作される集積回
路では、出力ピンにデータを出すのにｐチャンネル装置
すなわちＭＯＳＦＥＴは使われない。出力バッファの引
き上げと引き下げにはｎチャンネル装置が用いられてい
る。ｐチャンネルトランジスタを用いると、寄生ｐｎｐ
バイポーラ接合を通して出力ピンから基板へ直流が注入
される可能性があるのでこれを防ぐためである。出力ド
ライバにｎチャンネル装置を用いると、ｐチャンネルプ
ルアップのタブバイアシング（ｔｕｂ−ｂｉａｓｉｎ
ｇ）の問題とブートストラップ回路の危険を除くのに好
都合である。
【０００４】
【発明が解決しようとする課題】出力ピンを駆動するプ
ルアップ装置としてｎチャンネルトランジスタを用いる
と、電源電圧ＶＤＤより１しきい、値電圧レベルＶＴだ
け低い電圧レベルにその出力を引き上げることができ
る。電源電圧ＶＤＤが５ボルトの応用では、通常、出力
高電圧レベルＶＯＨは十分なＴＴＬ出力レベルに困難な
く達することができる。しかし電源電圧ＶＤＤが５ボル
トより低い、例えば３．３ボルトの応用では１しきい値
電圧降下が大きくなり、得られる出力高電圧は条件に合
うＴＴＬ Ｉ／Ｏレベルよりかなり低くなることがあ
る。
【０００５】詳しく言うと、６４Ｍｂダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の応用では、電源電圧
ＶＤＤが３．３ボルトのものがある。図１のＤＲＡＭの
応用では、各出力バッファ１２のｎチャンネルＭＯＳＦ
ＥＴ１０のゲートは、出力を条件に合う高いＴＴＬしき
い値レベルにするために、高い電圧にポンプされた電源
ＶＰＰに結合する高電圧切り替え回路１４により切り替
えられる。電源電圧ＶＤＤとは対照的に、高電圧電源Ｖ
ＰＰはチップ上に発生する電荷の限られた貯蔵所であ
る。各ＤＲＡＭは多数の出力バッファを備えており、出
力ピンを駆動するために切り替えるとき高電圧ポンプか
ら各出力バッファにかなりの電流が流れるので、高電圧
ポンプを流れる全電流は非常に大きくなる。
【０００６】例えばＶＰＰが５．０ボルトの、２０ＭＨ
ｚで動作する６４Ｍｂ ＤＲＡＭでは、５００μｍのゲ
ートを備えるｎチャンネル・プルアップトランジスタを
切り替える各バッファには０．５４ｍＡの電流が流れる
と推定される。８出力バッファを備えるＤＲＡＭでは、
全ＶＰＰ電流は４．３２ｍＡである。１６出力バッファ
を備えるＤＲＡＭでは、全電流は８．６４ｍＡである。
３２出力バッファを備えるＤＲＡＭでは、全ＶＰＰ電流
は１７．２８ｍＡになる。出力バッファの数が２倍にな
り４倍になるに従って、必要なＶＰＰポンプは操作でき
なくなるほど大きくなる。従って、増加するＶＰＰ電流
の要求に対して、ポンプの容量と寸法を増やすのは適切
な解決方法ではない。
【０００７】従って、ｎチャンネルＭＯＳＦＥＴを条件
に合うＴＴＬ出力高電圧レベルで駆動して、しかも消費
電力を実質的に低くできる出力バッファに対する必要が
生じた。
【０００８】
【課題を解決するための手段】本発明では、従来の回路
構成が持つ欠点や問題を実質的になくしまたは減らす、
低電力出力バッファを提供する。
【０００９】本発明の１態様の低電力２段階データ出力
バッファは、ｎチャンネル・プルアップトランジスタを
２段階で駆動する２段階切り替え回路を備え、ポンプさ
れた高電圧電源から電流を流すのは操作の第２段階だけ
である。２段階切り替え回路は、プルアップトランジス
タをまず電源電圧ＶＤＤで駆動し、次にポンプされた高
電圧電源ＶＰＰで駆動する。
【００１０】本発明の別の態様では、出力バッファの出
力ノードと２段階切り替え回路の間に結合されるフィー
ドバック回路が、出力ノードに現れる電源電圧レベルに
応じて高電圧電源ＶＰＰからｎチャンネル・プルアップ
トランジスタへの経路を生成し、高電圧電源ＶＰＰから
電源電圧への経路を遮断する。
【００１１】本発明の更に別の態様では、フィードバッ
ク回路は出力ノードに結合するしきい値検出器と、しき
い値検出器と２段階切り替え回路の間に結合する切り替
えラッチ回路を更に含む。切り替えラッチ回路は、出力
ノードの論理レベルが低のときはこれに応じて電源電圧
ＶＤＤとｎチャンネル・プルアップ装置の間の経路を生
成し、出力ノードが高電圧レベルに近い電圧レベルのと
きはこれに応じて高電圧電源とｎチャンネル・プルアッ
プ装置の間の経路を維持する。
【００１２】本発明の重要な技術的利点は、出力バッフ
ァのポンプされた高電圧電源から流れる電流が大幅に減
少することである。ポンプされた高電圧電源は電源電圧
からチップ上に作られるので制限される。多数の出力バ
ッファを備えるＤＲＡＭでは、このように電力要求を減
らすことは絶対に必要である。
【００１３】本発明の別の重要な技術的利点は、条件に
合うＴＴＬ高出力電圧を集積回路の出力ピンに与えるこ
とができることである。
【００１４】
【実施例】図面を参照して述べると、図２は低電力２段
階切り替え出力バッファの例示の実施態様を示す。これ
は一般に２０で示されており、本発明の教示に従って構
成されている。出力バッファ２０は、相補型ＭＯＳ（Ｃ
ＭＯＳ）技術で作られたＤＲＡＭ集積回路に用いてよ
い。出力バッファ２０はデータノード２２で入力論理レ
ベルを受け、プルアップｎチャンネルトランジスタ２４
とプルダウンｎチャンネルトランジスタ２６を駆動し
て、対応する論理レベルを、集積回路のパッドと出力ピ
ン（図示せず）に接続する出力ノード２８に発生する。
図２に示すように、プルアップトランジスタ２４とプル
ダウントランジスタ２６は、電源電圧ＶＤＤと接地の間
に直列に結合する。
【００１５】データノード２２には高電圧切り替え回路
３０が結合し、切り替え回路３０は内部のポンプされた
高電圧電源ＶＰＰに接続する。チップ上での高電圧電源
の発生は知られた技術なので、ここでは説明しない。高
電圧切り替え回路３０は、ＶＰＰと接地の間に直列に結
合する１対のｐチャンネル装置３２とｎチャンネル装置
３４を備え、また前記対に並列に結合する別の直列に結
合する１対のｐチャンネル装置３６とｎチャンネル装置
３８を備える。図示のように、ｐチャンネル装置３２と
３６のゲートは、直列に結合するｐチャンネル装置とｎ
チャンネル装置３２、３４と３６、３８の間にそれぞれ
設けられるノード４０と４２に交差接続する。
【００１６】高電圧切り替え回路３０のノード４２は、
２段階切り替え回路５０に更に結合する。２段階切り替
え回路５０は、電源電圧ＶＤＤと接地の間に結合する２
個の直列接続のｎチャンネルトランジスタ５２と５４を
備える。ｐチャンネル装置５６が、トランジスタ５２の
ゲートとランジスタ５２と５４の間のノード５８に結合
する。また高電圧切り替え回路３０のノード４２は、ｎ
チャンネルトランジスタ５２のゲートにも結合する。イ
ンバータ６２またはこれに相当するものは、データノー
ド２２とｎチャンネル・プルダウントランジスタ２６の
ゲートの間に結合する。またｎチャンネルトランジスタ
３８と５４のゲートもインバータ６２の出力（番号６０
で示す）に結合する。
【００１７】２段階切り替え回路５０のｐチャンネルト
ランジスタ５６のゲートは、しきい値検出器すなわちイ
ンパータ６４の出力により制御され、インバータ６４の
入力は出力バッファ２０の出力ノード２８に結台する。
ｎチャンネル装置５２と５４の間のノード５８は、ｎチ
ャンネル・プルアップトランジスタ２４のゲートに結合
する。
【００１８】動作を説明すると、低電力２段階切り替え
出力バッファ２０は、２段階で出力ノード２８を引き上
げる。データノード２２が論理高のときは、ｎチャンネ
ルＭＯＳＦＥＴ３４が導通して論理低を接地からノード
４０に渡す。ノード４０の論理低はｐチャンネル装置３
６を導通にし、高電圧レベルＶＰＰに近い電圧レベルを
ノード４２に渡す。従ってｎチャンネルトランジスタ５
２はノード４２の論理高電圧によって導通し、ＶＰＰよ
り１しきい値電圧だけ低い程度の電圧レベルをノード５
８に渡す。ｎチャンネル・プルアップトランジスタ２４
は導通し、出力ノード２８をＶＤＤ−ＶＴに近い電圧レ
ベルに引き上げる。従って操作の第１段階では、出力ノ
ード２８はＶＤＤ−ＶＴに近い電圧に引き上げられる。
【００１９】操作の第２段階では、出力ノード２８の高
は、しきい値検出器すなわちインパータ６４を通してフ
ィードバックされ、ｐチャンネル装置５６を導通にして
ＶＰＰ電圧レベルをノード４２からノード５８に渡す。
従って出力ノード２８の電圧レベルはＶＤＤ−ＶＴか
ら、条件に合うＴＴＬ出力高電圧レベルＶＯＨより高い
ＶＰＰ−ＶＴに近い電圧に引き上げられる。
【００２０】従って、出力バッファ２０の出力電圧レベ
ルが２段階で達成される。第１段階では、事実上制限の
ない電源電圧ＶＤＤだけを用いて、バッファの出力を中
間電圧レベルに切り替える。操作の第２段階では、ポン
プされた電源電圧ＶＰＰを用いて、バッファの出力を中
間レベルから十分高い出力電圧レベルに切り替える。こ
のように操作することにより、出力バッファを切り替え
るためのＶＰＰ電流の必要量が大幅に減少する。
【００２１】データノード２２での論理レベルが低のと
きはインバータ６２は信号を反転し、その結果、論理高
信号がｎチャンネル装置５４とｎチャンネル・プルダウ
ントランジスタ２６を共に導通にする。従って出力ノー
ド２８の論理レベルも低になる。出力低の状態では、Ｖ
ＰＰ電流の大きさは問題にならない。
【００２２】出力高の状態に説明を戻し、ｐチャンネル
トランジスタ５６が導通してノード５８にＶＰＰが現れ
るとき、ｎチャンネル装置５２も導通する。これによ
り、ＶＰＰにポンプされた電源とＶＤＤ電源の間にトラ
ンジスタ３６、５６、５２を通して経路が形成される。
これは有害ではないが、絶縁技術により出力バッファの
構成を改善してよく、その１例を図３に示す。
【００２３】図３に、ＶＰＰとＶＤＤの間に絶縁７２を
備える低電力２段階出力バッファの別の実施態様７０を
示す。図３は、図２と同じ番号を用いて同じ回路ノード
と構成を示す。高電圧切り替え回路３０のノード４２
は、ＶＰＰとＶＤＤの間に絶縁７２を備える２段階バッ
ファのｎチャンネル装置７４のゲートに結合する。ｎチ
ャンネル装置７４のドレンはＶＤＤに結合し、そのソー
スはｐチャンネルトランジスタ７６と別のｎチャンネル
トランジスタ７８に結合し、これらは接地に直列に結合
する。トランジスタ７８のゲートは高電圧切り替え回路
３０のノード６０に結合する。別のｐチャンネル装置８
０がトランジスタ７４のゲートとトランジスタ７８のド
レンのノード８２の間に結合する。更にノード８２は、
ｎチャンネル・プルアップトランジスタ２４のゲートに
結合する。トランジスタ７６と８０は、ＶＰＰからＶ
ＤＤへの経路を遮断するフィードパツク回路の一部を形
成する。
【００２４】別の高電圧切り替え回路９０により実現さ
れる切り替えラッチ回路が、トランジスタ７６と８０の
ゲートに結合する。高電圧切り替え回路９０は、ＶＰＰ
と接地の間に並列に結合される直列結合ｐチャンネル装
置とｎチャンネル装置９２、９４と９６、９８を備え
る。ｐチャンネル装置８０のゲートは、ｐチャンネル装
置９２とｎチャンネル装置９４の間のノード１００に結
合し、ｐチャンネル装置７６のゲートは、ｐチャンネル
装置９６とｎチャンネル装置９８の間のノード１０２に
結合する。インバータ１０４はトランジスタ９８のゲー
ト（ノード１０６で示す）とトランジスタ９４のゲート
の間に結合する。出力ノード２８とノード１０６の間に
結合するしきい値検出器すなわちインバータ１０８は、
フィードバック回路の一部として機能する。
【００２５】動作を説明すると、ＤＡＴＡノード２２の
論理が１のときはノード４２は高になる。出力ノード２
８の論理レベルが前の読取り操作から高であったとする
と、論理高レベルはインバータ１０８と１０４を通って
ｎチャンネルトランジスタ９４を導通にする。ノード１
００は低になり、ｐチャンネルトランジスタ８０は導通
して、ノード４２の高電圧レベルをノード８２に渡し、
これをプルアップトランジスタ２４のゲートに与えて、
出力ノード２８を高電圧レベル付近に保持する。ノード
１０２が高なので、ｐチャンネルトランジスタ７６は
「非導通」のままであり、従ってＶＰＰからＶＤＤへ
の、より詳しく言うとノード４２から装置８０、７６、
７４を通ってＶＤＤへの、直接経路を遮断する。
【００２６】データノード２２の論理は１であるが前の
読取り操作の論理レベルが低のときは、トランジスタ７
６が導通する。プルアップトランジスタ２４が導通なの
で、出力ノード２８の電圧レベルはＶＤＤに近くなる。
フィードバック回路では、出力ノード２８の論理高によ
りトランジスタ９４を導通にし、トランジスタ９６を導
通にし、トランジスタ７６を非導通にする。同時にトラ
ンジスタ８０が導通してＶＰＰ電圧レベルが出力ノード
２８に伝播するが、ＶＤＤ電源への直接経路はない。
【００２７】データノード２２が低のときは、以前の出
力論理レベルにかかわらず、出力ノード２８はプルダウ
ントランジスタ２６により引き下げられる。
【００２８】このように構成することにより、２段階出
力バッファ２０と７０の出力の電圧レベルは、ｎチャン
ネル・プルアップトランジスタにより、条件に合う高電
圧出力レベルに到達することができる。更に、２段階切
り替え方式を用いることにより、出力の切り替えに必要
な電流の量が大幅に減少する。更に、出力バッファ７０
はＶＰＰとＶＤＤの間を絶縁し、すなわち回路を遮断し
て、その間が直接接続しないようにする。本発明はＤＲ
ＡＭ環境に限られるものではなく、出力ピンの低電力駆
動が望ましい状況なら適用できる。
【００２９】本発明について詳細に説明したが、特許請
求の範囲に定義される本発明の精神と範囲から逸れるこ
となく、各種の変更、代替、変形が可能である。
【００３０】以上の説明に関して更に以下の項を開示す
る。 （１） 高電圧電源と電源電圧に結合して、データノー
ドの論理レベルに応じて出力ノードに結合するｎチャン
ネルプルアップ装置を駆動するデータ出力バッファであ
って、前記高電圧電源と前記電源電圧に結合し、データ
ノードに諭理１が現れるとこれに応じて前記電源電圧の
電圧を前記ｎチャンネルプルアップ装置に供給する２段
階切り替え回路と、前記出力ノードと前記２段階切り替
え回路の間に結合し、前記出力ノードに現れる前記供給
電圧レベルに応じて前記高電圧電源から前記ｎチャンネ
ルプルアツプ装置に経路を成する、フィードバック回路
と、を備えるデータ出力バッファ。
【００３１】（２） 前記フィードバック回路は、前記
電源電圧に近い電圧レベルが前記出力ノードに現れる
と、これに応じて高電圧電源から電源電圧への経路を遮
断する回路を更に備える、第１項記載のデータ出力バッ
ファ。 （３） 前記フィードバック回路は、前記出力ノードに
結合するしきい値検出器と、前記しきい値検出器と前記
２段階切り替え回路の間に結合し、前記出力ノードの論
理レベルが低のときはこれに応じて前記電源電圧と前記
ｎチャンネルプルアップ装置の間の経路を生成し、前記
出力ノードの電圧レベルが高電圧に近いときはこれに応
じて前記第１ノードと前記ｎチャンネルプルアップ装置
に間の経路を維持する、切り替えラッチ回路と、を備え
る、第１項記載のデータ出力バッファ。
【００３２】（４） 前記出力ノードと接地の間に結合
するｎチャンネルプルダウン装置と、前記データノード
と前記ｎチャンネルプルダウン装置のゲートの間に結合
するインバータと、を更に備える、第１項記載の低電力
出力バッファ。 （５） 前記２段階切り替え回路は、そのゲートは前記
第１ノードに結合し、そのドレンは前記電源電圧に結合
し、そのソースは前記ｎチャンネルプルアップ装置のゲ
ートに結合する、第１のｎチャンネル装置と、そのゲー
トは前記データノードに結合して前記データノードの論
理レベルの逆論理を受け、そのドレンは前記第１のｎチ
ャンネル装置のソースに結合し、そのソースは接地に結
合する、第２のｎチャンネル装置と、を備える、第１項
記載の低電力出力バッファ。
【００３３】（６） 前記フィードバック回路は、前記
第１のｎチャンネル装置と前記ｎチャンネルプルアップ
装置の間に結合して前記出力ノードに現れる論理ゼロに
応答する第１スイッチと、前記第１ノードと前記ｎチャ
ンネルプルアップ装置のゲートの間に結合して前記第１
ノードに現れる論理１に応答する第２スイッチと、前記
出力ノードと前記第１および第２スイッチの間に結合す
るしきい値検出器と、を備える、第５項記載の低電力出
力バッファ。 （７） 前記フィードバック回路は、前記第１ノードと
前記ｎチャンネルプルアップ装置のゲートの間に結合す
るスイッチと、前記出力ノードに結合して前記スイッチ
に制御信号を供給するしきい値検出器と、を備える、第
１項記載の低電力出力バッファ。
【００３４】（８） 高電圧電源と電源電圧に結合し
て、データノードの論理レベルに応じて出力ノードに結
合するｎチャンネルプルアップ装置を駆動し、前記高電
圧電源は前記電源電圧より大きい高電圧を発生する、低
電力出力バッファであって、前記データノードの論理レ
ベルを受けて第１ノードに前記高電圧を供給する高電圧
切り替え回路と、前記第１ノードに結合して前記ｎチャ
ンネルプルアップ装置を駆動し、前記出力ノードに前記
電源電圧に近い電圧レベルを発生する２段階切り替え回
路と、前記出力ノードと前記２段階切り替え回路の間に
結合して前記第１ノードから前記ｎチャンネルプルアッ
プ装置への経路を生成し、前記ｎチャンネルプルアップ
装置を駆動し、前記電源電圧に近い電圧レベルが前記出
力ノードに現れるとこれに応じて前記出力ノードの電圧
レベルを前記高電圧の近くまで引き上げる、フィードバ
ック回路と、を備える低電力出力バッファ。
【００３５】（９） 前記フィードバック回路は、前記
電源電圧に近い電圧レベルが出力ノードに現れると、こ
れに応じて前記高電圧電源から前記電源電圧への経路を
遮断する回路を更に備える、第８項記載の低電力出力バ
ッファ。 （１０） 前記２段階切り替え回路は、そのゲートは前
記第１ノードに結合し、そのドレンは前記電源電圧に結
合し、そのソースは前記ｎチャンネルプルアップ装置の
ゲートに結合する、第１のｎチャンネル装置と、そのゲ
ートは前記データノードに結合して前記データノードの
論理レベルの逆論理を受け、そのドレンは前記第１のｎ
チャンネル装置のソースに結合し、そのソースは接地に
結合する、第２のｎチャンネル装置と、を備える、第８
項記載の低電力出力バッファ。
【００３６】（１１） 前記フィードバック回路は、前
記第１ノードと前記ｎチャンネルプルアップ装置のゲー
トの間に結合するｐチャンネル装置と、前記出力ノード
と前記ｐチャンネル装置のゲートの間に結合するしきい
値検出器と、を備える、第８項記載の低電力出力バッフ
ァ。 （１２） 前記フィードバック回路は、前記出力ノード
に結合するしきい値検出器と、前記しきい値検出器と前
記２段階切り替え回路の間に結合し、前記出力ノードの
論理レベルが低のときはこれに応じて前記電源電圧と前
記ｎチャンネルプルアップ装置の間の経路を生成し、前
記出力ノードの電圧レベルが高電圧に近いときはこれに
応じて前記第１ノードと前記ｎチャンネルプルアップ装
置に間の経路を維持する、切り替えラッチ回路と、を備
える、第８項記載のデータ出力バッファ。
【００３７】（１３） 前記出力ノードと接地の間に結
合するｎチャンネルプルダウン装置と、前記データノー
ドと前記ｎチャンネルプルダウン装置のゲートの間に結
合するインバータと、を更に備える、第８項記載の低電
力出力バッファ。
【００３８】（１４） データ出力バッファのｎチャン
ネル・プルアップ出力トランジスタを駆動する低電力法
であって、電源電圧から前記ｎチャンネル・プルアップ
トランジスタへの第１経路を生成し、前記データ出力バ
ッファの出力を第１電圧に切り替え、高電圧にポンプさ
れた電源から前記ｎチャンネル・プルアップトランジス
タへの第２経路を生成し、前記データ出力バッファの出
力を前記第１電圧より高い第２電圧に切り替える、段階
を含む低電力法。
【００３９】（１５） 前記データ出力バッファの出力
で前記第１電圧レベルを検出し、前記第１電圧レベルの
検出に応じて前記第２経路を生成する段階を含む、第１
４項記載の方法。 （１６） 前記データ出力バッファの出力で前記第１電
圧レベルを検出し、前記第１電圧レベルの検出に応じて
前記第１経路を遮断する、段階を含む、第１４項記載の
方法。
【００４０】（１７） ｎチャンネル・プルアップトラ
ンジスタ（２４）を２段階で駆動する２段階切り替え回
路（５０、７２）を含む、低電力２段階データ出力バッ
ファ（２０、７０）。これにより、ポンプされた高電圧
電源からの電流を操作の第２段階にだけ用いる。２段階
切り替え回路（５０、７２）は、まずプルアップトラン
ジスタ（２４）を電源電圧ＶＤＤで駆動し、次にポンプ
された高電圧電源ＶＰＰで駆動する。出力ノード（２
８）と２段階切り替え回路（５０、７２）の間に結合す
るフィードバック回路は、出力ノード（２８）に現れる
電源電圧レベルに応じて高電圧電源ＶＰＰからｎチャン
ネル・プルアップトランジスタ（２４）への経路を生成
し、高電圧電源ＶＰＰから電源電圧への経路を遮断す
る。
【図面の簡単な説明】
本発明をよりよく理解するため、次の図を参照する。
【図１】出力バッファの簡単な回路の略図。
【図２】低電力２段階出力バッファの簡単な回路の略
図。
【図３】ＶＰＰとＶＤＤの間を絶縁した、低電力２段階
出力バッファの簡単な回路の略図。
【符号の説明】
１０ ｎチャンネルＭＯＳＦＥＴ １２ 出力バッファ １４ 高電圧切り替え回路 ２０ 低電力２段階切り替え出力バッファ ２２ データノード ２４ ｎチャンネル・プルアップトランジスタ ２６ ｎチャンネル・プルダウントランジスタ ２８ 出力ノード ３０ 高電圧切り替え回路 ３２，３６ ｐチャンネル装置 ３４，３８ ｎチャンネル装置 ４０，４２ ノード ５０ ２段階切り替え回路 ５２，５４ ｎチャンネルトランジスタ ５６ ｐチャンネル装置 ５８ ノード ６０ インバータ６２の出力 ６２，６４ インバータ ７０ ２段階出力バッファ ７２ 絶縁 ７４ ｎチャンネル装置 ７６ ｐチャンネルトランジスタ ７８ ｎチャンネルトランジスタ ８０ ｎチャンネル装置 ８２ ノード ９０ 高電圧切り替え回路 ９２，９６ ｐチャンネル装置 ９４，９８ ｎチャンネル装置 １００，１０２ノード １０４ インバータ １０６ ノード １０８ インバータ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】高電圧電源と電源電圧に結合して、データ
    ノードの論理レベルに応じて出力ノードに結合するｎチ
    ャンネルプルアップ装置を駆動するデータ出力バッファ
    であって、 前記高電圧電源と前記電源電圧に結合し、データノード
    に論理１が現れるとこれに応じて供給電圧を前記ｎチャ
    ンネルプルアップ装置に供給する２段階切り替え回路
    と、 前記出力ノードと前記２段階切り替え回路の間に結合
    し、前記出力ノードに現れる前記供給電圧レベルに応じ
    て前記高電圧電源から前記ｎチャンネルプルアップ装置
    に経路を生成する、フィードバック回路と、を備えるデ
    ータ出力バッファ。
  2. 【請求項２】データ出力バッファのｎチャンネル・プル
    アップ出力トランジスタを駆動する低電力法であって、 電源電圧から前記ｎチャンネル・プルアップトランジス
    タへの第１経路を生成し、また前記データ出力バッファ
    の出力を第１電圧に切り替え、 高電圧にポンプされた電源から前記ｎチャンネル・プル
    アップトランジスタヘの第２経路を生成し、また前記デ
    ータ出力バッファの出力を前記第１電圧より高い第２電
    圧に切り替える、段階を含む低電力法。
JP6311390A 1993-11-09 1994-11-09 低電力出力バッファ Pending JPH07212213A (ja)

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