JPH07212221A - コンパレータ - Google Patents
コンパレータInfo
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- JPH07212221A JPH07212221A JP174694A JP174694A JPH07212221A JP H07212221 A JPH07212221 A JP H07212221A JP 174694 A JP174694 A JP 174694A JP 174694 A JP174694 A JP 174694A JP H07212221 A JPH07212221 A JP H07212221A
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Abstract
(57)【要約】
【目的】 従来の回路に比べて占有面積が少なく低消費
電力でしかも高速動作可能なコンパレータを提供する。 【構成】 入力部に、互いに比較される２つの入力デー
タの一方と他方の入力の反転信号とが入力されるＮＡＮ
Ｄゲートと、２つの入力データの一方を他方の入力をゲ
ート制御信号として通過または遮断させるトランスファ
ゲートと、２つの入力データの一方を他方の入力を制御
クロック信号として伝達させるクロックド・インバータ
とによって構成された特殊な論理回路を各ビットに対応
して設け、その後段に上記各論理回路からの出力信号を
入力とするＮＡＮＤゲートを接続してコンパレータを構
成するようにした。 【効果】 ＮＡＮＤゲートおよびＮＯＲゲートからなる
ような従来のコンパレータに比べて、使用ゲート数が少
なくかつ入力から出力までのゲート段数が少ないととも
に、ＮＯＲゲートよりも遅延時間の小さなＮＡＮＤゲー
トを主体にコンパレータを構成できるため、占有面積が
少なく低消費電力でしかも高速動作可能である。
電力でしかも高速動作可能なコンパレータを提供する。 【構成】 入力部に、互いに比較される２つの入力デー
タの一方と他方の入力の反転信号とが入力されるＮＡＮ
Ｄゲートと、２つの入力データの一方を他方の入力をゲ
ート制御信号として通過または遮断させるトランスファ
ゲートと、２つの入力データの一方を他方の入力を制御
クロック信号として伝達させるクロックド・インバータ
とによって構成された特殊な論理回路を各ビットに対応
して設け、その後段に上記各論理回路からの出力信号を
入力とするＮＡＮＤゲートを接続してコンパレータを構
成するようにした。 【効果】 ＮＡＮＤゲートおよびＮＯＲゲートからなる
ような従来のコンパレータに比べて、使用ゲート数が少
なくかつ入力から出力までのゲート段数が少ないととも
に、ＮＯＲゲートよりも遅延時間の小さなＮＡＮＤゲー
トを主体にコンパレータを構成できるため、占有面積が
少なく低消費電力でしかも高速動作可能である。
Description
【０００１】
【産業上の利用分野】本発明は、バイナリコードからな
る２つの入力データを比較する比較回路に関し、特に半
導体集積回路化されるのに適した比較回路に関する。
る２つの入力データを比較する比較回路に関し、特に半
導体集積回路化されるのに適した比較回路に関する。
【０００２】
【従来の技術】従来、バイナリコードからなる２つの入
力データの大小を比較する比較回路として、例えば
（株）日立製作所製ＨＤ７４ＬＳ８５のような４ビット
のコンパレータがある。この４ビットコンパレータは、
図３に示すようにＮＡＮＤゲートとＡＮＤゲートおよび
ＮＯＲゲートを使用して構成されている。ところで、Ｍ
ＯＳＦＥＴからなる論理集積回路では、回路の構成のし
易さから一般に図４に示すようなＮＡＮＤゲートと図５
に示すようなＮＯＲゲートとによって構成されることが
多い。従って、図３に示されているコンパレータも表記
の都合上、ＡＮＤゲートを使用しているように表わされ
ているが、実際には上記ＡＮＤゲートは、図４のＮＡＮ
Ｄゲートの次段にインバータを接続した回路で構成され
ることが多い。
力データの大小を比較する比較回路として、例えば
（株）日立製作所製ＨＤ７４ＬＳ８５のような４ビット
のコンパレータがある。この４ビットコンパレータは、
図３に示すようにＮＡＮＤゲートとＡＮＤゲートおよび
ＮＯＲゲートを使用して構成されている。ところで、Ｍ
ＯＳＦＥＴからなる論理集積回路では、回路の構成のし
易さから一般に図４に示すようなＮＡＮＤゲートと図５
に示すようなＮＯＲゲートとによって構成されることが
多い。従って、図３に示されているコンパレータも表記
の都合上、ＡＮＤゲートを使用しているように表わされ
ているが、実際には上記ＡＮＤゲートは、図４のＮＡＮ
Ｄゲートの次段にインバータを接続した回路で構成され
ることが多い。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のコンパレータは、これを構成する素子数が多いため
占有面積が大きいと共に、ゲートの段数も多いため遅延
時間が長く高速動作が期待できないという問題点があっ
た。また、上記従来のコンパレータはＮＯＲゲートを使
用しているが、図４のＮＡＮＤゲートではＮチャネルＭ
ＯＳＦＥＴが縦積みになっているのに対し、ＮＯＲゲー
トは図５に示すようにＮチャネルＭＯＳＦＥＴよりも動
作速度の遅いＰチャネルＭＯＳＦＥＴが縦積みになって
いるため、ゲート遅延時間はＮＡＮＤゲートよりもＮＯ
Ｒゲートの方が大きいので、同じ段数ならばＮＯＲゲー
トよりもＮＡＮＤゲートのみを使用してコンパレータを
構成するようにした方が、高速動作という点で有利であ
ることが分かった。さらに、ＮＯＲゲートよりもＮＡＮ
Ｄゲートの方が、半導体基板上での占有面積も小さく有
利である。
来のコンパレータは、これを構成する素子数が多いため
占有面積が大きいと共に、ゲートの段数も多いため遅延
時間が長く高速動作が期待できないという問題点があっ
た。また、上記従来のコンパレータはＮＯＲゲートを使
用しているが、図４のＮＡＮＤゲートではＮチャネルＭ
ＯＳＦＥＴが縦積みになっているのに対し、ＮＯＲゲー
トは図５に示すようにＮチャネルＭＯＳＦＥＴよりも動
作速度の遅いＰチャネルＭＯＳＦＥＴが縦積みになって
いるため、ゲート遅延時間はＮＡＮＤゲートよりもＮＯ
Ｒゲートの方が大きいので、同じ段数ならばＮＯＲゲー
トよりもＮＡＮＤゲートのみを使用してコンパレータを
構成するようにした方が、高速動作という点で有利であ
ることが分かった。さらに、ＮＯＲゲートよりもＮＡＮ
Ｄゲートの方が、半導体基板上での占有面積も小さく有
利である。
【０００４】本発明は、上記のような問題点に着目して
なされたもので、その目的とするところは、従来の回路
に比べて占有面積が少なく低消費電力でしかも高速動作
可能なコンパレータを提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
なされたもので、その目的とするところは、従来の回路
に比べて占有面積が少なく低消費電力でしかも高速動作
可能なコンパレータを提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、入力部に、互いに比較される２
つの入力データの一方と他方の入力の反転信号とが入力
されるＮＡＮＤゲートと、２つの入力データの一方を他
方の入力をゲート制御信号として通過または遮断させる
トランスファゲートと、２つの入力データの一方を他方
の入力を制御クロック信号として伝達させる一種のクロ
ックド・インバータとによって構成された特殊な論理回
路（本明細書ではこれを復合論理回路と称する）を各ビ
ットに対応して設け、その後段に上記各論理回路からの
出力信号を入力とするＮＡＮＤゲートを接続してコンパ
レータを構成するようにした。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、入力部に、互いに比較される２
つの入力データの一方と他方の入力の反転信号とが入力
されるＮＡＮＤゲートと、２つの入力データの一方を他
方の入力をゲート制御信号として通過または遮断させる
トランスファゲートと、２つの入力データの一方を他方
の入力を制御クロック信号として伝達させる一種のクロ
ックド・インバータとによって構成された特殊な論理回
路（本明細書ではこれを復合論理回路と称する）を各ビ
ットに対応して設け、その後段に上記各論理回路からの
出力信号を入力とするＮＡＮＤゲートを接続してコンパ
レータを構成するようにした。
【０００６】
【作用】上記した手段によれば、ＮＡＮＤゲートとＮＯ
Ｒゲートとからなるような従来のコンパレータに比べ
て、使用ゲート数が少なくかつ入力から出力までのゲー
ト段数が少ないとともに、ＮＯＲゲートよりも遅延時間
の小さなＮＡＮＤゲートを主体にコンパレータを構成で
きるため、占有面積が少なく低消費電力でしかも高速動
作可能なコンパレータを提供するという目的が達成され
る。
Ｒゲートとからなるような従来のコンパレータに比べ
て、使用ゲート数が少なくかつ入力から出力までのゲー
ト段数が少ないとともに、ＮＯＲゲートよりも遅延時間
の小さなＮＡＮＤゲートを主体にコンパレータを構成で
きるため、占有面積が少なく低消費電力でしかも高速動
作可能なコンパレータを提供するという目的が達成され
る。
【０００７】
【実施例】図１には、本発明を４ビットのコンパレータ
すなわちバイナリコードからなる２つの４ビットデータ
の大小を比較するコンパレータに適用した実施例が示さ
れている。なお、図１には２つの入力データＡとＢを構
成する各ビットを、それぞれ符号Ａ３，Ａ２，Ａ１，Ａ
０とＢ３，Ｂ２，Ｂ１，Ｂ０で表わしてある。この実施
例のコンパレータは、入力部に、互いに比較される２つ
の入力４ビットデータＡとＢの最上位ビットＡ３とＢ３
が入力される復合論理回路Ｇ３と、第２ビットＡ２とＢ
２が入力される復合論理回路Ｇ２と、第３ビットＡ１と
Ｂ１が入力される復合論理回路Ｇ１と、最下位ビットＡ
０とＢ０が入力される復合論理回路Ｇ０とが設けられて
いる。
すなわちバイナリコードからなる２つの４ビットデータ
の大小を比較するコンパレータに適用した実施例が示さ
れている。なお、図１には２つの入力データＡとＢを構
成する各ビットを、それぞれ符号Ａ３，Ａ２，Ａ１，Ａ
０とＢ３，Ｂ２，Ｂ１，Ｂ０で表わしてある。この実施
例のコンパレータは、入力部に、互いに比較される２つ
の入力４ビットデータＡとＢの最上位ビットＡ３とＢ３
が入力される復合論理回路Ｇ３と、第２ビットＡ２とＢ
２が入力される復合論理回路Ｇ２と、第３ビットＡ１と
Ｂ１が入力される復合論理回路Ｇ１と、最下位ビットＡ
０とＢ０が入力される復合論理回路Ｇ０とが設けられて
いる。
【０００８】各復合論理回路Ｇ３〜Ｇ０は、それぞれ同
一の構成をなし、図１にそのうち代表としてＧ３につい
てその具体的構成が示されているように、２入力ＮＡＮ
Ｄゲート１１とインバータ１２とトランスファゲート１
３とクロックド・インバータ１４とによって構成されて
いる。そして、上記２入力ＮＡＮＤゲート１１には、一
方の入力データＡのビットＡ３（Ａ２，Ａ１，Ａ０）
と、他方の入力データＢのビットＢ３（Ｂ２，Ｂ１，Ｂ
０）を上記インバータ１２で反転した信号とが入力され
ている。
一の構成をなし、図１にそのうち代表としてＧ３につい
てその具体的構成が示されているように、２入力ＮＡＮ
Ｄゲート１１とインバータ１２とトランスファゲート１
３とクロックド・インバータ１４とによって構成されて
いる。そして、上記２入力ＮＡＮＤゲート１１には、一
方の入力データＡのビットＡ３（Ａ２，Ａ１，Ａ０）
と、他方の入力データＢのビットＢ３（Ｂ２，Ｂ１，Ｂ
０）を上記インバータ１２で反転した信号とが入力され
ている。
【０００９】また、上記トランスファゲート１３は、一
対のＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦ
ＥＴ Ｑ２とからなり、それらのゲート端子に上記入力
データＢのビットＢ３（Ｂ２，Ｂ１，Ｂ０）とその反転
信号（インバータ１２の出力）が印加されており、入力
データＡのビットＡ３（Ａ２，Ａ１，Ａ０）を通過また
は遮断するように設けられている。
対のＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦ
ＥＴ Ｑ２とからなり、それらのゲート端子に上記入力
データＢのビットＢ３（Ｂ２，Ｂ１，Ｂ０）とその反転
信号（インバータ１２の出力）が印加されており、入力
データＡのビットＡ３（Ａ２，Ａ１，Ａ０）を通過また
は遮断するように設けられている。
【００１０】さらに、上記クロックド・インバータ１４
は、電源電圧Ｖｃｃと接地電位ＧＮＤとの間に直列接続
された２個のＰチャネルＭＯＳＦＥＴ Ｑ３，Ｑ４と２
個のＮチャネルＭＯＳＦＥＴ Ｑ５，Ｑ６とからなり、
そのうちＱ４とＱ５のゲート端子に上記入力データＢの
ビットＢ３（Ｂ２，Ｂ１，Ｂ０）とその反転信号（イン
バータ１２の出力）が印加されているとともに、Ｑ３と
Ｑ６のゲート端子に上記入力データＡのビットＡ３（Ａ
２，Ａ１，Ａ０）が印加され、一方の入力データＢのビ
ット信号を制御クロックとして他方の入力データＡのビ
ット信号を反転して出力するように動作する。
は、電源電圧Ｖｃｃと接地電位ＧＮＤとの間に直列接続
された２個のＰチャネルＭＯＳＦＥＴ Ｑ３，Ｑ４と２
個のＮチャネルＭＯＳＦＥＴ Ｑ５，Ｑ６とからなり、
そのうちＱ４とＱ５のゲート端子に上記入力データＢの
ビットＢ３（Ｂ２，Ｂ１，Ｂ０）とその反転信号（イン
バータ１２の出力）が印加されているとともに、Ｑ３と
Ｑ６のゲート端子に上記入力データＡのビットＡ３（Ａ
２，Ａ１，Ａ０）が印加され、一方の入力データＢのビ
ット信号を制御クロックとして他方の入力データＡのビ
ット信号を反転して出力するように動作する。
【００１１】上記復合論理回路Ｇ３（Ｇ２，Ｇ１，Ｇ
０）からは、上記ＮＡＮＤゲート１１の出力信号と、上
記トランスファゲート１３の出力と上記クロックド・イ
ンバータ１４の出力とのワイヤードオア論理をとった信
号とが、出力Ｃ３，Ｄ３として取り出されるようにされ
ている。表１に、上記復合論理回路Ｇ３（Ｇ２，Ｇ１，
Ｇ０）の入力Ａｉ，Ｂｉと出力Ｃｉ，Ｄｉとの関係を表
わす真理値表を示す。
０）からは、上記ＮＡＮＤゲート１１の出力信号と、上
記トランスファゲート１３の出力と上記クロックド・イ
ンバータ１４の出力とのワイヤードオア論理をとった信
号とが、出力Ｃ３，Ｄ３として取り出されるようにされ
ている。表１に、上記復合論理回路Ｇ３（Ｇ２，Ｇ１，
Ｇ０）の入力Ａｉ，Ｂｉと出力Ｃｉ，Ｄｉとの関係を表
わす真理値表を示す。
【００１２】
【表１】 この実施例の４ビットコンパレータにおいては、上記復
合論理回路Ｇ３，Ｇ２，Ｇ１，Ｇ０の後段には、インバ
ータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３とＮＡＮＤゲ
ートＧ１１，Ｇ１２，Ｇ１３，Ｇ１４とが設けられてお
り、ＮＡＮＤゲートＧ１１には復合論理回路Ｇ３の出力
Ｄ３とＧ２の出力Ｃ２をインバータＩＮＶ１１で反転し
た信号／Ｃ２が入力されている。
合論理回路Ｇ３，Ｇ２，Ｇ１，Ｇ０の後段には、インバ
ータＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３とＮＡＮＤゲ
ートＧ１１，Ｇ１２，Ｇ１３，Ｇ１４とが設けられてお
り、ＮＡＮＤゲートＧ１１には復合論理回路Ｇ３の出力
Ｄ３とＧ２の出力Ｃ２をインバータＩＮＶ１１で反転し
た信号／Ｃ２が入力されている。
【００１３】また、ＮＡＮＤゲートＧ１２には、復合論
理回路Ｇ３の出力Ｄ３と、Ｇ２の出力Ｄ２と、Ｇ１の出
力Ｃ１をインバータＩＮＶ１２で反転した信号／Ｃ１が
入力され、ＮＡＮＤゲートＧ１３には、復合論理回路Ｇ
３の出力Ｄ３と、Ｇ２の出力Ｄ２と、Ｇ１の出力Ｄ１
と、Ｇ０の出力Ｃ０をインバータＩＮＶ１３で反転した
信号／Ｃ０が入力されている。ＮＡＮＤゲートＧ１４に
は、復合論理回路Ｇ３の出力Ｄ３と、Ｇ２の出力Ｄ２
と、Ｇ１の出力Ｄ１と、Ｇ０の出力Ｄ０とが入力され、
Ｇ１４の出力が比較結果Ｑｅとして出力されるようにさ
れている。
理回路Ｇ３の出力Ｄ３と、Ｇ２の出力Ｄ２と、Ｇ１の出
力Ｃ１をインバータＩＮＶ１２で反転した信号／Ｃ１が
入力され、ＮＡＮＤゲートＧ１３には、復合論理回路Ｇ
３の出力Ｄ３と、Ｇ２の出力Ｄ２と、Ｇ１の出力Ｄ１
と、Ｇ０の出力Ｃ０をインバータＩＮＶ１３で反転した
信号／Ｃ０が入力されている。ＮＡＮＤゲートＧ１４に
は、復合論理回路Ｇ３の出力Ｄ３と、Ｇ２の出力Ｄ２
と、Ｇ１の出力Ｄ１と、Ｇ０の出力Ｄ０とが入力され、
Ｇ１４の出力が比較結果Ｑｅとして出力されるようにさ
れている。
【００１４】さらに、上記ＮＡＮＤゲートＧ１１，Ｇ１
２，Ｇ１３の後段には、ＮＡＮＤゲートＧ２１が設けら
れており、このＮＡＮＤゲートＧ２１にはＮＡＮＤゲー
トＧ１１，Ｇ１２，Ｇ１３の出力が入力され、Ｇ２１の
出力が比較結果Ｑｃとして出力されるようにされてい
る。表２には、上記入力データＡ，Ｂと出力（比較結
果）Ｑｃ，Ｑｅとの関係が示されている。
２，Ｇ１３の後段には、ＮＡＮＤゲートＧ２１が設けら
れており、このＮＡＮＤゲートＧ２１にはＮＡＮＤゲー
トＧ１１，Ｇ１２，Ｇ１３の出力が入力され、Ｇ２１の
出力が比較結果Ｑｃとして出力されるようにされてい
る。表２には、上記入力データＡ，Ｂと出力（比較結
果）Ｑｃ，Ｑｅとの関係が示されている。
【表２】
【００１５】図２には、図１の４ビットコンパレータを
使用して、４×ｎビット（ｎは正の整数）のコンパレー
タを構成する場合の構成方法が示されている。同図にお
いて、符号ＣＭＰで示されているのが、図１の４ビット
コンパレータである。同図から明らかなように、４ビッ
トコンパレータＣＭＰ１，ＣＭＰ２，………の後段に接
続する論理ゲートの組合せ回路は、図１の復合論理ゲー
トＧ０，Ｇ１，…………の後段に接続する論理ゲートの
組合せ回路と同一構成で良い。つまり、規則性をもった
論理構成であるため、異なるビット数のコンパレータを
提供する場合にも回路設計および製造を短期間に行なう
ことができる。
使用して、４×ｎビット（ｎは正の整数）のコンパレー
タを構成する場合の構成方法が示されている。同図にお
いて、符号ＣＭＰで示されているのが、図１の４ビット
コンパレータである。同図から明らかなように、４ビッ
トコンパレータＣＭＰ１，ＣＭＰ２，………の後段に接
続する論理ゲートの組合せ回路は、図１の復合論理ゲー
トＧ０，Ｇ１，…………の後段に接続する論理ゲートの
組合せ回路と同一構成で良い。つまり、規則性をもった
論理構成であるため、異なるビット数のコンパレータを
提供する場合にも回路設計および製造を短期間に行なう
ことができる。
【００１６】以上説明したように、上記実施例は、入力
部に、互いに比較される２つの入力データの一方と他方
の入力の反転信号とが入力されるＮＡＮＤゲートと、２
つの入力データの一方を他方の入力をゲート制御信号と
して通過または遮断させるトランスファゲートと、２つ
の入力データの一方を他方の入力を制御クロック信号と
して伝達させるクロックド・インバータとによって構成
された特殊な論理回路を各ビットに対応して設け、その
後段に上記各論理回路からの出力信号を入力とするＮＡ
ＮＤゲートを接続してコンパレータを構成するようにし
たので、ＮＡＮＤゲートおよびＮＯＲゲートからなるよ
うな従来のコンパレータに比べて、使用ゲート数が少な
くかつ入力から出力までのゲート段数が少ないととも
に、ＮＯＲゲートよりも遅延時間の小さなＮＡＮＤゲー
トを主体にコンパレータを構成できるため、占有面積が
少なく低消費電力でしかも高速動作可能であるという効
果を有する。
部に、互いに比較される２つの入力データの一方と他方
の入力の反転信号とが入力されるＮＡＮＤゲートと、２
つの入力データの一方を他方の入力をゲート制御信号と
して通過または遮断させるトランスファゲートと、２つ
の入力データの一方を他方の入力を制御クロック信号と
して伝達させるクロックド・インバータとによって構成
された特殊な論理回路を各ビットに対応して設け、その
後段に上記各論理回路からの出力信号を入力とするＮＡ
ＮＤゲートを接続してコンパレータを構成するようにし
たので、ＮＡＮＤゲートおよびＮＯＲゲートからなるよ
うな従来のコンパレータに比べて、使用ゲート数が少な
くかつ入力から出力までのゲート段数が少ないととも
に、ＮＯＲゲートよりも遅延時間の小さなＮＡＮＤゲー
トを主体にコンパレータを構成できるため、占有面積が
少なく低消費電力でしかも高速動作可能であるという効
果を有する。
【００１７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、コンパレータの出力として２つの入力デー
タの一致／不一致を示す信号と、２つの入力データの大
小を示す信号とを比較結果として出力するように構成し
ているが、従来のコンパレータと同様にＡ＝Ｂ，Ａ＜
Ｂ，Ａ＞Ｂなる比較結果を出力するように構成すること
も可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、コンパレータの出力として２つの入力デー
タの一致／不一致を示す信号と、２つの入力データの大
小を示す信号とを比較結果として出力するように構成し
ているが、従来のコンパレータと同様にＡ＝Ｂ，Ａ＜
Ｂ，Ａ＞Ｂなる比較結果を出力するように構成すること
も可能である。
【００１８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、従来の回路に比べて占有面
積が少なく低消費電力でしかも高速動作可能なコンパレ
ータを実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、従来の回路に比べて占有面
積が少なく低消費電力でしかも高速動作可能なコンパレ
ータを実現することができる。
【図１】本発明を４ビットのコンパレータに適用した場
合の一実施例を示す論理構成図である。
合の一実施例を示す論理構成図である。
【図２】実施例の４ビットのコンパレータを使用して４
×ｎビットのコンパレータを構成する場合の一実施例を
示す論理構成図である。
×ｎビットのコンパレータを構成する場合の一実施例を
示す論理構成図である。
【図３】従来の４ビットのコンパレータの一例を示す論
理構成図である。
理構成図である。
【図４】コンパレータを構成する論理ゲートとしてのＮ
ＡＮＤゲートの回路図である。
ＡＮＤゲートの回路図である。
【図５】コンパレータを構成する論理ゲートとしてのＮ
ＯＲゲートの回路図である。
ＯＲゲートの回路図である。
１１ ２入力ＮＡＮＤゲート １２ インバータ １３ トランスファゲート １４ クロックド・インバータ Ｇ３〜Ｇ０ 復合論理ゲート ＣＭＰ ４ビットコンパレータ
Claims (3)
- 【請求項１】 入力部に、互いに比較される２つの入力
データの一方と他方の入力の反転信号とが入力されるＮ
ＡＮＤゲートと、上記２つの入力データの一方を他方の
入力をゲート制御信号として通過または遮断させるトラ
ンスファゲートと、上記２つの入力データの一方を他方
の入力を制御クロック信号として伝達させるクロックド
・インバータとによって構成された復合論理回路が入力
データの各ビットに対応して設けられ、その後段に上記
各復合論理回路からの出力信号を入力とする１または２
以上のＮＡＮＤゲートが接続されてなることを特徴とす
るコンパレータ。 - 【請求項２】 上記復合論理回路は、それを構成する上
記ＮＡＮＤゲートの出力信号と、上記トランスファゲー
トの出力と上記クロックド・インバータの出力とのワイ
ヤードオア論理をとった信号と、を出力するように構成
され、上記復合論理回路の後段にはそれらの出力のうち
上記ワイヤードオア信号を入力信号とする多入力ＮＡＮ
Ｄゲートが接続され、この多入力ＮＡＮＤゲートの出力
信号が２つの入力データの一致／不一致を示す比較結果
信号として出力されるように構成されてなることを特徴
とする請求項１記載のコンパレータ。 - 【請求項３】 上記復合論理回路の後段には、最上位の
ビットに対応する復合論理回路の出力のうち上記ワイヤ
ードオア信号を共通に入力信号とする複数の多入力ＮＡ
ＮＤゲートが接続され、これらの多入力ＮＡＮＤゲート
の他の入力端子には、次ビットに対応する復合論理回路
のＮＡＮＤゲート出力を反転した信号およびそれよりも
上位側の復合論理回路のワイヤードオア出力が入力さ
れ、さらに上記多入力ＮＡＮＤゲートの後段にはこれら
の多入力ＮＡＮＤゲートの出力および上記最上位の復合
論理回路のＮＡＮＤゲート出力を入力信号とする多入力
ＮＡＮＤゲートが接続され、その出力信号が２つの入力
データの大小を示す比較結果信号として出力されるよう
に構成されてなることを特徴とする請求項２記載のコン
パレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP174694A JPH07212221A (ja) | 1994-01-12 | 1994-01-12 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP174694A JPH07212221A (ja) | 1994-01-12 | 1994-01-12 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212221A true JPH07212221A (ja) | 1995-08-11 |
Family
ID=11510137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP174694A Pending JPH07212221A (ja) | 1994-01-12 | 1994-01-12 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112491411A (zh) * | 2020-12-01 | 2021-03-12 | 电子科技大学 | 一种减小与非门输入信号延时的异或门电路 |
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1994
- 1994-01-12 JP JP174694A patent/JPH07212221A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112491411A (zh) * | 2020-12-01 | 2021-03-12 | 电子科技大学 | 一种减小与非门输入信号延时的异或门电路 |
| CN112491411B (zh) * | 2020-12-01 | 2023-07-04 | 电子科技大学 | 一种减小与非门输入信号延时的异或门电路 |
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