JPH0247135B2 - - Google Patents
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- JPH0247135B2 JPH0247135B2 JP59273422A JP27342284A JPH0247135B2 JP H0247135 B2 JPH0247135 B2 JP H0247135B2 JP 59273422 A JP59273422 A JP 59273422A JP 27342284 A JP27342284 A JP 27342284A JP H0247135 B2 JPH0247135 B2 JP H0247135B2
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- Japan
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- circuit
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- majority
- signal
- output
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- 230000001360 synchronised effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はシリアルに入力されるデイジタル信
号において、“１”レベルもしくは“０”レベル
の信号の個数の多数決論理を得る多数決回路に関
する。
号において、“１”レベルもしくは“０”レベル
の信号の個数の多数決論理を得る多数決回路に関
する。
デイジタル回路の分野では、シリアルに入力さ
れるデイジタル信号の“１”レベルもしくは
“０”レベルの信号の個数の多数決論理を得る必
要がしばしばある。
れるデイジタル信号の“１”レベルもしくは
“０”レベルの信号の個数の多数決論理を得る必
要がしばしばある。
第９図はこのような用途の従来の多数決回路の
回路図であり、シリアル入力データ数ｎが３の場
合のものである。シリアル入力データは縦続接続
された３段の１ビツトシフトレジスタ１ないし３
の初段のレジスタ１に供給される。上記１ビツト
シフトレジスタ１ないし３はそれぞれ、クロツク
信号に同期して入力データを１ビツトシフトする
周知のものであり、各１ビツトシフトレジスタ１
ないし３のシフト出力信号はゲート部４に並列に
供給される。このゲート部４は上記３個のレジス
タ１ないし３の三つのシフト出力信号のうちそれ
ぞれ異なる組合わせの二つが供給されるナンドゲ
ート５ないし７およびこれらナンドゲート５ない
し７の出力信号が並列に供給され、その出力信号
に多数決信号を得るナンドゲート８から構成され
ている。
回路図であり、シリアル入力データ数ｎが３の場
合のものである。シリアル入力データは縦続接続
された３段の１ビツトシフトレジスタ１ないし３
の初段のレジスタ１に供給される。上記１ビツト
シフトレジスタ１ないし３はそれぞれ、クロツク
信号に同期して入力データを１ビツトシフトする
周知のものであり、各１ビツトシフトレジスタ１
ないし３のシフト出力信号はゲート部４に並列に
供給される。このゲート部４は上記３個のレジス
タ１ないし３の三つのシフト出力信号のうちそれ
ぞれ異なる組合わせの二つが供給されるナンドゲ
ート５ないし７およびこれらナンドゲート５ない
し７の出力信号が並列に供給され、その出力信号
に多数決信号を得るナンドゲート８から構成され
ている。
この回路はシリアルの入力データをその入力ビ
ツト数に対応した段数だけ縦続接続された１ビツ
トシフトレジスタによりシリアル−パラレル変換
し、パラレル変換されたデータをゲート部４で多
数決論理をとることにより多数決出力を得るよう
にしたものである。
ツト数に対応した段数だけ縦続接続された１ビツ
トシフトレジスタによりシリアル−パラレル変換
し、パラレル変換されたデータをゲート部４で多
数決論理をとることにより多数決出力を得るよう
にしたものである。
このため、入力データのビツト数ｎが増加する
と、ｎに比例してシリアル−パラレル変換するた
めの１ビツトシフトレジスタの数が多くなり、か
つ、ゲート部内のナンドゲートの数も多くなる。
例えば、第１０図は従来回路においてシリアル入
力のビツト数ｎを７ビツトとした場合のものであ
り、７ビツト分の１ビツトシフトレジスタ１１な
いし１７が必要であり、かつ、ゲート部１８では
35個の４入力ナンドゲート１９と１個の35入力ナ
ンドゲート２０が必要になる。このため、従来回
路では、入力ビツト数が増加するとこれに伴い素
子数が飛躍的に増加し、しかも配線が複雑になる
ので、集積回路化する際にチツプサイズが大形に
なるという欠点がある。
と、ｎに比例してシリアル−パラレル変換するた
めの１ビツトシフトレジスタの数が多くなり、か
つ、ゲート部内のナンドゲートの数も多くなる。
例えば、第１０図は従来回路においてシリアル入
力のビツト数ｎを７ビツトとした場合のものであ
り、７ビツト分の１ビツトシフトレジスタ１１な
いし１７が必要であり、かつ、ゲート部１８では
35個の４入力ナンドゲート１９と１個の35入力ナ
ンドゲート２０が必要になる。このため、従来回
路では、入力ビツト数が増加するとこれに伴い素
子数が飛躍的に増加し、しかも配線が複雑になる
ので、集積回路化する際にチツプサイズが大形に
なるという欠点がある。
この発明は上記のような事情を考慮してなされ
たものでありその目的は、回路構成が簡単であ
り、従つて集積回路化する際にチツプサイズを小
形にできる多数決回路を提供することにある。
たものでありその目的は、回路構成が簡単であ
り、従つて集積回路化する際にチツプサイズを小
形にできる多数決回路を提供することにある。
上記目的を達成するためこの発明の多数決回路
にあつては、複数個のバイナリカウンタによつて
（ｎ＋１）／２進のカウンタ回路を構成し、入力
端子に供給される奇数ｎビツトのシリアルデータ
を上記カウンタ回路に供給してカウントを行なわ
せ、カウントが終了したときに上記カウンタ回路
の最終段のバイナリカウンタの出力、すなわち
（ｎ＋１）／２進出力を多数決信号として取出す
ようにしたものである。
にあつては、複数個のバイナリカウンタによつて
（ｎ＋１）／２進のカウンタ回路を構成し、入力
端子に供給される奇数ｎビツトのシリアルデータ
を上記カウンタ回路に供給してカウントを行なわ
せ、カウントが終了したときに上記カウンタ回路
の最終段のバイナリカウンタの出力、すなわち
（ｎ＋１）／２進出力を多数決信号として取出す
ようにしたものである。
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第１図はこの発明に係る多数決回路を７ビツト
入力のものに実施した場合の構成を示す回路図で
ある。
入力のものに実施した場合の構成を示す回路図で
ある。
図において３１ないし３３はそれぞれリセツト
端子Ｒが設けられたバイナリカウンタであり、こ
れらバイナリカウンタは前段の出力を後段の入力
として供給するように多段継続接続されて４進の
カウンタ回路３４を構成している。そして初段の
バイナリカウンタ３１の入力は７ビツトのシリア
ル入力データDinが供給される入力端子３５に接
続され、上記バイナリカウンタ３１ないし３３の
各リセツト端子Ｒはリセツト端子RSが供給され
る入力端子３６に並列に接続されており、多数決
信号Ｏは終段のバイナリカウンタ３３から出力さ
れるようになつている。
端子Ｒが設けられたバイナリカウンタであり、こ
れらバイナリカウンタは前段の出力を後段の入力
として供給するように多段継続接続されて４進の
カウンタ回路３４を構成している。そして初段の
バイナリカウンタ３１の入力は７ビツトのシリア
ル入力データDinが供給される入力端子３５に接
続され、上記バイナリカウンタ３１ないし３３の
各リセツト端子Ｒはリセツト端子RSが供給され
る入力端子３６に並列に接続されており、多数決
信号Ｏは終段のバイナリカウンタ３３から出力さ
れるようになつている。
このような構成において、先ず始めに入力端子
３６に“１”レベルのリセツト信号RSが供給さ
れると、バイナリカウンタ３１ないし３３はそれ
ぞれリセツトされ、それぞれの出力信号は“０”
レベルにされる。次に、第２図のタイミングチヤ
ートに示すように、例えば入力データとして４ビ
ツト目、６ビツト目および７ビツト目の３ビツト
が“０”レベルにされ、残りの４ビツトが全て
“１”レベルにされた７ビツトのシリアルデータ
が端子３５に供給されたとする。すなわち、この
場合の多数決論理は“１”レベルである。この７
ビツトのデータの入力が終了すると、上記４進の
カウンタ回路３４ではバイナリカウンタ３１の出
力信号が“０”レベル、バイナリカウンタ３２の
出力信号が“０”レベル、バイナリカウンタ３３
の出力信号が“１”レベルにされる。従つて、最
終段のバイナリカウンタ３３の出力信号すなわち
多数決信号Ｏが“１”レベルにされていることに
より、上記入力データの多数決論理は“１”レベ
ルであると認識される。
３６に“１”レベルのリセツト信号RSが供給さ
れると、バイナリカウンタ３１ないし３３はそれ
ぞれリセツトされ、それぞれの出力信号は“０”
レベルにされる。次に、第２図のタイミングチヤ
ートに示すように、例えば入力データとして４ビ
ツト目、６ビツト目および７ビツト目の３ビツト
が“０”レベルにされ、残りの４ビツトが全て
“１”レベルにされた７ビツトのシリアルデータ
が端子３５に供給されたとする。すなわち、この
場合の多数決論理は“１”レベルである。この７
ビツトのデータの入力が終了すると、上記４進の
カウンタ回路３４ではバイナリカウンタ３１の出
力信号が“０”レベル、バイナリカウンタ３２の
出力信号が“０”レベル、バイナリカウンタ３３
の出力信号が“１”レベルにされる。従つて、最
終段のバイナリカウンタ３３の出力信号すなわち
多数決信号Ｏが“１”レベルにされていることに
より、上記入力データの多数決論理は“１”レベ
ルであると認識される。
次にバイナリカウンタ３１ないし３３がリセツ
トされた後、今度は第３図のタイミングチヤート
に示すように、入力データとして２ビツト目、４
ビツト目および６ビツト目の３ビツトが“１”レ
ベルにされ、残りの４ビツトが全て“０”レベル
にされた７ビツトのシリアルデータが端子３５に
供給されたとする。すなわち、この場合の多数決
論理は“０”レベルである。この７ビツトのデー
タの入力が終了すると、上記４進のカウンタ回路
３４ではバイナリカウンタ３１の出力信号が
“１”レベル、バイナリカウンタ３２の出力信号
が“１”レベル、バイナリカウンタ３３の出力信
号が“０”レベルにされる。従つて、最終段のバ
イナリカウンタ３３の出力信号すなわち多数決信
号Ｏが“０”レベルにされていることにより、上
記入力データの多数決論理は“０”レベルである
と認識される。
トされた後、今度は第３図のタイミングチヤート
に示すように、入力データとして２ビツト目、４
ビツト目および６ビツト目の３ビツトが“１”レ
ベルにされ、残りの４ビツトが全て“０”レベル
にされた７ビツトのシリアルデータが端子３５に
供給されたとする。すなわち、この場合の多数決
論理は“０”レベルである。この７ビツトのデー
タの入力が終了すると、上記４進のカウンタ回路
３４ではバイナリカウンタ３１の出力信号が
“１”レベル、バイナリカウンタ３２の出力信号
が“１”レベル、バイナリカウンタ３３の出力信
号が“０”レベルにされる。従つて、最終段のバ
イナリカウンタ３３の出力信号すなわち多数決信
号Ｏが“０”レベルにされていることにより、上
記入力データの多数決論理は“０”レベルである
と認識される。
このように上記実施例回路では、奇数３ビツト
のシリアル入力データDinをカウントする４進の
カウンタ回路３４の最終段のバイナリカウンタ３
３の出力信号により多数決信号が得られる。従つ
て、シリアル入力データ（2k−１）ビツトの場合
には（ただしｋは２以上の整数）、ｋ個のバイナ
リカウンタを縦続接続し、その最終段のカウンタ
の出力信号を多数決信号とすればよいので、入力
データのビツト数が増加しても単にバイナリカウ
ンタをその増加分だけ接続すればよく、回路が簡
単化される。
のシリアル入力データDinをカウントする４進の
カウンタ回路３４の最終段のバイナリカウンタ３
３の出力信号により多数決信号が得られる。従つ
て、シリアル入力データ（2k−１）ビツトの場合
には（ただしｋは２以上の整数）、ｋ個のバイナ
リカウンタを縦続接続し、その最終段のカウンタ
の出力信号を多数決信号とすればよいので、入力
データのビツト数が増加しても単にバイナリカウ
ンタをその増加分だけ接続すればよく、回路が簡
単化される。
例えば、第４図はシリアル入力データが15ビツ
トの場合の実施例の構成を示す回路図である。こ
の実施例ではバイナリカウンタ３７を４個縦続接
続することにより実現される。
トの場合の実施例の構成を示す回路図である。こ
の実施例ではバイナリカウンタ３７を４個縦続接
続することにより実現される。
第５図は上記実施例回路で用いられるバイナリ
カウンタの具体的構成を示す回路図である。この
回路は相補クロツク信号φ、に同期して動作す
る周知のものであり、入力信号INおよび後述す
る１ビツトシフト回路の出力信号S7が供給され
るアンドゲート４１およびノアドゲート４２、上
記アンドゲート４１の出力信号S1およびノアド
ゲート４２の出力信号S2が並列に供給されるノ
アドゲート４３、上記ノアゲート４３の出力信号
S3が供給され、クロツク信号の“１”レベル
期間に動作するクロツクドインバータ４４、この
クロツクドインバータ４４の出力信号S4および
前記リセツト信号RSが供給されるノアゲート４
５は、このノアゲート４５の出力端子と上記クロ
ツクドインバータ４４の出力端子との間に挿入さ
れ、クロツク信号φの“１”レベル期間に動作す
るクロツクドインバータ４６、上記ノアゲート４
５の出力信号S5が供給され、クロツク信号φの
“１”レベル期間に動作するクロツクドインバー
タ４７、このクロツクドインバータ４７の出力信
号S6および前記リセツト信号RSが供給されるノ
アゲート４８、このノアゲート４８の出力端子と
上記クロツクドインバータ４７の出力端子との間
に挿入され、クロツク信号の“１”レベル期間
に動作するクロツクドインバータ４９とから構成
され、ノアゲート４８の出力信号Ｓ７が上記アン
ドゲート４１およびノアゲート４２に帰還されて
いる。
カウンタの具体的構成を示す回路図である。この
回路は相補クロツク信号φ、に同期して動作す
る周知のものであり、入力信号INおよび後述す
る１ビツトシフト回路の出力信号S7が供給され
るアンドゲート４１およびノアドゲート４２、上
記アンドゲート４１の出力信号S1およびノアド
ゲート４２の出力信号S2が並列に供給されるノ
アドゲート４３、上記ノアゲート４３の出力信号
S3が供給され、クロツク信号の“１”レベル
期間に動作するクロツクドインバータ４４、この
クロツクドインバータ４４の出力信号S4および
前記リセツト信号RSが供給されるノアゲート４
５は、このノアゲート４５の出力端子と上記クロ
ツクドインバータ４４の出力端子との間に挿入さ
れ、クロツク信号φの“１”レベル期間に動作す
るクロツクドインバータ４６、上記ノアゲート４
５の出力信号S5が供給され、クロツク信号φの
“１”レベル期間に動作するクロツクドインバー
タ４７、このクロツクドインバータ４７の出力信
号S6および前記リセツト信号RSが供給されるノ
アゲート４８、このノアゲート４８の出力端子と
上記クロツクドインバータ４７の出力端子との間
に挿入され、クロツク信号の“１”レベル期間
に動作するクロツクドインバータ４９とから構成
され、ノアゲート４８の出力信号Ｓ７が上記アン
ドゲート４１およびノアゲート４２に帰還されて
いる。
上記クロツクドインバータ４４とノアゲート４
５およびクロツクドインバータ４６からなる回路
は、上記ノアゲート４３の出力信号S3をクロツ
ク信号φの半ビツトシフトするリセツト機能付き
の半ビツトシフト回路５１を構成し、かつ上記ク
ロツクドインバータ４７とノアゲート４８および
クロツクドインバータ４９からなる回路は上記半
ビツトシフト回路５１の出力信号S5をされにク
ロツク信号の半ビツトシフトするリセツト機能
付きの半ビツトシフト回路５２を構成しており、
上記両半ビツトシフト回路５１，５２で１ビツト
シフト回路が構成されている。そして次段のバイ
ナリカウンタに供給される出力信号OUT1は上記
アンドゲート４１の出力信号S1にされ、最終段
のカウンタで得られる多数決信号Ｏ（OUT2）は
ノアゲート４８の出力信号S7にされている。
５およびクロツクドインバータ４６からなる回路
は、上記ノアゲート４３の出力信号S3をクロツ
ク信号φの半ビツトシフトするリセツト機能付き
の半ビツトシフト回路５１を構成し、かつ上記ク
ロツクドインバータ４７とノアゲート４８および
クロツクドインバータ４９からなる回路は上記半
ビツトシフト回路５１の出力信号S5をされにク
ロツク信号の半ビツトシフトするリセツト機能
付きの半ビツトシフト回路５２を構成しており、
上記両半ビツトシフト回路５１，５２で１ビツト
シフト回路が構成されている。そして次段のバイ
ナリカウンタに供給される出力信号OUT1は上記
アンドゲート４１の出力信号S1にされ、最終段
のカウンタで得られる多数決信号Ｏ（OUT2）は
ノアゲート４８の出力信号S7にされている。
このような構成のバイナリカウンタでは、リセ
ツト信号RSが“１”レベルにされるとノアゲー
ト４５，４８の出力信号、すなわち半ビツトシフ
ト回路５１，５２の出力信号S5，S7が強制的に
“０”レベルにされ、これにより、出力信号
OUT2およびOUT1は入力信号INとは無関係に
“０”レベルに設定される。次にリセツト信号RS
が“０”レベルにされると、上記ノアゲート４
５，４８は単なるインバータとして作用し、例え
ば第６図に示すように入力信号INが変化すると、
出力信号OUT1は図示のようにクロツク信号φに
同期した信号にされる。このように、上記実施例
回路では単にバイナリカウンタを複数個縦続接続
すればよいので、集積回路化する際のチツプサイ
ズを小形にできる。
ツト信号RSが“１”レベルにされるとノアゲー
ト４５，４８の出力信号、すなわち半ビツトシフ
ト回路５１，５２の出力信号S5，S7が強制的に
“０”レベルにされ、これにより、出力信号
OUT2およびOUT1は入力信号INとは無関係に
“０”レベルに設定される。次にリセツト信号RS
が“０”レベルにされると、上記ノアゲート４
５，４８は単なるインバータとして作用し、例え
ば第６図に示すように入力信号INが変化すると、
出力信号OUT1は図示のようにクロツク信号φに
同期した信号にされる。このように、上記実施例
回路では単にバイナリカウンタを複数個縦続接続
すればよいので、集積回路化する際のチツプサイ
ズを小形にできる。
ところで、上記第１図および第４図の実施例回
路のように、リセツト機能を持つバイナリカウン
タを縦続接続して構成される多数決回路ではシリ
アル入力データとして３、７、15等のとびとびの
奇数ビツトのものしか取り扱うことができない。
すなわち、例えば入力データのビツト数が５の場
合には多数決信号を得ることができない。
路のように、リセツト機能を持つバイナリカウン
タを縦続接続して構成される多数決回路ではシリ
アル入力データとして３、７、15等のとびとびの
奇数ビツトのものしか取り扱うことができない。
すなわち、例えば入力データのビツト数が５の場
合には多数決信号を得ることができない。
第７図はこの発明の他の実施例に係る構成を示
す回路図であり、上記実施例回路では得ることが
できない５ビツトのシリアル入力データに対する
多数決信号を得るようにしたものである。この実
施例回路が上記第１図の実施例回路と異なつてい
る点は、継続接続されている３個のバイナリカウ
ンタのうちの初段のものがリセツト端子付きのも
のからセツト端子Ｓ付きのバイナリカウンタ３８
に置き換えられたところにある。そしてこのバイ
ナリカウンタ３８のセツト端子にはインバータ３
９を介して、前記入力端子３６に供給されるリセ
ツト信号RSが供給される。このバイナリカウン
タ３８はそのセツト端子Ｓに“０”レベルの信号
が供給されるとき、すなわち他のバイナリカウン
タ３２，３３がリセツトされる際に信号RSによ
りセツトされて、その出力信号（前記OUT2）が
“１”レベルに設定される。従つて、この実施例
回路では“１”レベルの入力信号が３ビツト分入
力すれば最終段のバイナリカウンタ３３の出力信
号が“１”レベルにされ、この結果、５ビツト入
力の多数決回路として動作する。
す回路図であり、上記実施例回路では得ることが
できない５ビツトのシリアル入力データに対する
多数決信号を得るようにしたものである。この実
施例回路が上記第１図の実施例回路と異なつてい
る点は、継続接続されている３個のバイナリカウ
ンタのうちの初段のものがリセツト端子付きのも
のからセツト端子Ｓ付きのバイナリカウンタ３８
に置き換えられたところにある。そしてこのバイ
ナリカウンタ３８のセツト端子にはインバータ３
９を介して、前記入力端子３６に供給されるリセ
ツト信号RSが供給される。このバイナリカウン
タ３８はそのセツト端子Ｓに“０”レベルの信号
が供給されるとき、すなわち他のバイナリカウン
タ３２，３３がリセツトされる際に信号RSによ
りセツトされて、その出力信号（前記OUT2）が
“１”レベルに設定される。従つて、この実施例
回路では“１”レベルの入力信号が３ビツト分入
力すれば最終段のバイナリカウンタ３３の出力信
号が“１”レベルにされ、この結果、５ビツト入
力の多数決回路として動作する。
第８図に上記第７図の実施例回路で用いられる
セツト機能付きのバイナリカウンタ３８の具体的
構成を示す。この回路は前記第５図の回路におけ
るノアゲート４５，４８の代わりにナントゲート
６５，６８を設けるようにしたものであり、入力
端子３６に“１”レベルのリセツト信号RSが供
給されると、ナンドゲート６５，６８にはインバ
ータ３８を介して“０”レベルの信号が供給され
るので、この両ナンドゲート６５，６８それぞれ
の出力信号は“１”レベルにされる。
セツト機能付きのバイナリカウンタ３８の具体的
構成を示す。この回路は前記第５図の回路におけ
るノアゲート４５，４８の代わりにナントゲート
６５，６８を設けるようにしたものであり、入力
端子３６に“１”レベルのリセツト信号RSが供
給されると、ナンドゲート６５，６８にはインバ
ータ３８を介して“０”レベルの信号が供給され
るので、この両ナンドゲート６５，６８それぞれ
の出力信号は“１”レベルにされる。
また、この実施例回路では５ビツトのものにか
かわらず、縦続接続するバイナリカウンタの段数
およびこのうちセツト機能付きのものを用いる位
置等の選択により、シリアル入力データが（2k−
１）でないすべての奇数ビツトの入力のものに対
する多数決回路を構成することができる。例えば
13ビツト入力のものに対する多数決回路は、前記
第４図の実施例回路において初段のバイナリカウ
ンタをセツト機能付きのものにすることにより実
現される。
かわらず、縦続接続するバイナリカウンタの段数
およびこのうちセツト機能付きのものを用いる位
置等の選択により、シリアル入力データが（2k−
１）でないすべての奇数ビツトの入力のものに対
する多数決回路を構成することができる。例えば
13ビツト入力のものに対する多数決回路は、前記
第４図の実施例回路において初段のバイナリカウ
ンタをセツト機能付きのものにすることにより実
現される。
第１１図はこの発明の別の実施例によるバイナ
リカウンタの構成を示す回路図である。このカウ
ンタでは、前記第８図のカウンタにおいてクロツ
ク信号の“１”レベル期間に動作するクロツク
ドインバータ４４，４９を信号の代わりにシリ
アル入力データDinの反転データが“１”レ
ベルの期間に動作させ、かつ、クロツク信号φの
“１”レベル期間に動作するクロツクドインバー
タ４６，４７を信号φの代わりにシリアル入力デ
ータDinが“１”レベルの期間に動作させるよう
にしている。
リカウンタの構成を示す回路図である。このカウ
ンタでは、前記第８図のカウンタにおいてクロツ
ク信号の“１”レベル期間に動作するクロツク
ドインバータ４４，４９を信号の代わりにシリ
アル入力データDinの反転データが“１”レ
ベルの期間に動作させ、かつ、クロツク信号φの
“１”レベル期間に動作するクロツクドインバー
タ４６，４７を信号φの代わりにシリアル入力デ
ータDinが“１”レベルの期間に動作させるよう
にしている。
第１２図は上記第１１図のカウンタ６１を３段
継続接続して構成した７ビツト入力の多数決回路
を示し、第１３図および第１４図はそれぞれその
タイミングチヤートである。第１３図に示すよよ
うに“１”レベルのビツトが４ビツトの場合には
多数決出力は“１”レベルにされ、第１４図に示
すように“１”レベルのビツトが３ビツトの場合
には多数決出力は“０”レベルにされる。
継続接続して構成した７ビツト入力の多数決回路
を示し、第１３図および第１４図はそれぞれその
タイミングチヤートである。第１３図に示すよよ
うに“１”レベルのビツトが４ビツトの場合には
多数決出力は“１”レベルにされ、第１４図に示
すように“１”レベルのビツトが３ビツトの場合
には多数決出力は“０”レベルにされる。
以上説明したようにこの発明によれば、回路構
成が簡単であり、従つて集積回路化する際のチツ
プサイズを小形にできる多数決回路を提供するこ
とができる。
成が簡単であり、従つて集積回路化する際のチツ
プサイズを小形にできる多数決回路を提供するこ
とができる。
第１図はこの発明に係る多数決回路の一実施例
の回路図、第２図および第３図はそれぞれ上記実
施例回路に入力されるシリアルデータを示すタイ
ミングチヤート、第４図はこの発明の他の実施例
の回路図、第５図は上記各実施例回路で用いられ
るバイナリカウンタの具体的構成を示す回路図、
第６図は上記第５図のバイナリカウンタのタイミ
ングチヤート、第７図はこの発明のさらに他の実
施例の回路図、第８図は上記第７図の実施例回路
で用いられるバイナリカウンタの具体的構成を示
す回路図、第９図および第１０図はそれぞれ従来
回路の回路図、第１１図はこの発明の別の実施例
に用いられるカウンタの回路図、第１２図は上記
第１１図のカウンタを用いた多数決回路の構成
図、第１３図および第１４図はそれぞれ第１２図
回路のタイミングチヤートである。 ３１，３２，３３，３７，３８，６１……バイ
ナリカウンタ、３５……シリアル入力データの入
力端子、３６……リセツト信号の入力端子。
の回路図、第２図および第３図はそれぞれ上記実
施例回路に入力されるシリアルデータを示すタイ
ミングチヤート、第４図はこの発明の他の実施例
の回路図、第５図は上記各実施例回路で用いられ
るバイナリカウンタの具体的構成を示す回路図、
第６図は上記第５図のバイナリカウンタのタイミ
ングチヤート、第７図はこの発明のさらに他の実
施例の回路図、第８図は上記第７図の実施例回路
で用いられるバイナリカウンタの具体的構成を示
す回路図、第９図および第１０図はそれぞれ従来
回路の回路図、第１１図はこの発明の別の実施例
に用いられるカウンタの回路図、第１２図は上記
第１１図のカウンタを用いた多数決回路の構成
図、第１３図および第１４図はそれぞれ第１２図
回路のタイミングチヤートである。 ３１，３２，３３，３７，３８，６１……バイ
ナリカウンタ、３５……シリアル入力データの入
力端子、３６……リセツト信号の入力端子。
Claims (1)
- 【特許請求の範囲】 １ 奇数ｎビツトのシリアルデータが供給される
入力端子と、上記入力端子に供給されるシリアル
データをカウントする縦続接続された複数個のバ
イナリカウンタからなり、最終段のバイナリカウ
ンタの出力を多数決出力として取出す（ｎ＋
１）／２進のカウンタ回路とを具備したことを特
徴する多数決回路。 ２ 前記複数個のバイナリカウンタにはリセツト
端子が設けられており、各バイナリカウンタは制
御信号により並列に内部状態がリセツトされるよ
うに構成されている特許請求の範囲第１項に記載
の多数決回路。 ３ 前記複数個のバイナリカウンタには選択的に
リセツト端子もしくはセツト端子が設けられてお
り、各バイナリカウンタは制御信号により並列に
内部状態がリセツトもしくはセツトされるように
構成されている特許請求の範囲第１項に記載の多
数決回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273422A JPS61154221A (ja) | 1984-12-26 | 1984-12-26 | 多数決回路 |
| DE8585116266T DE3584720D1 (de) | 1984-12-26 | 1985-12-19 | Majoritaetsschaltung. |
| EP85116266A EP0186866B1 (en) | 1984-12-26 | 1985-12-19 | Majority circuit |
| US06/811,449 US4692640A (en) | 1984-12-26 | 1985-12-20 | Majority circuit comprising binary counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273422A JPS61154221A (ja) | 1984-12-26 | 1984-12-26 | 多数決回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154221A JPS61154221A (ja) | 1986-07-12 |
| JPH0247135B2 true JPH0247135B2 (ja) | 1990-10-18 |
Family
ID=17527674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273422A Granted JPS61154221A (ja) | 1984-12-26 | 1984-12-26 | 多数決回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4692640A (ja) |
| EP (1) | EP0186866B1 (ja) |
| JP (1) | JPS61154221A (ja) |
| DE (1) | DE3584720D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5299356A (en) * | 1993-04-12 | 1994-04-05 | Maxwell Iii Ralph | Diet eating utensil |
| JPH10214314A (ja) * | 1997-01-30 | 1998-08-11 | Toshiba Corp | Ｉｃカード用携帯端末装置およびその制御方法 |
| FR2797120B1 (fr) * | 1999-07-30 | 2001-09-14 | St Microelectronics Sa | Minuterie numerique a declenchement rapide |
| DE102004036546A1 (de) * | 2004-07-28 | 2006-03-23 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
| US7236005B1 (en) * | 2005-02-09 | 2007-06-26 | Intel Corporation | Majority voter circuit design |
| US7129742B1 (en) | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
| US8867695B2 (en) * | 2013-01-25 | 2014-10-21 | Apple Inc. | Clock signal rate management circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3225332A (en) * | 1961-02-03 | 1965-12-21 | Cutler Hammer Inc | Data accumulation systems |
| US4027175A (en) * | 1973-09-20 | 1977-05-31 | National Research Development Corporation | Threshold logic gates |
| US4091293A (en) * | 1975-12-30 | 1978-05-23 | Fujitsu Limited | Majority decision logic circuit |
| US4158767A (en) * | 1978-04-24 | 1979-06-19 | Avco Corporation | Programmable binary counter |
| US4375683A (en) * | 1980-11-12 | 1983-03-01 | August Systems | Fault tolerant computational system and voter circuit |
| US4394769A (en) * | 1981-06-15 | 1983-07-19 | Hughes Aircraft Company | Dual modulus counter having non-inverting feedback |
| US4484330A (en) * | 1982-03-08 | 1984-11-20 | At&T Bell Laboratories | Majority vote circuit |
| NL8203921A (nl) * | 1982-10-11 | 1984-05-01 | Philips Nv | Multipel redundant kloksysteem, bevattende een aantal onderling synchroniserende klokken, en klokschakeling voor gebruik in zo een kloksysteem. |
-
1984
- 1984-12-26 JP JP59273422A patent/JPS61154221A/ja active Granted
-
1985
- 1985-12-19 EP EP85116266A patent/EP0186866B1/en not_active Expired
- 1985-12-19 DE DE8585116266T patent/DE3584720D1/de not_active Expired - Lifetime
- 1985-12-20 US US06/811,449 patent/US4692640A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0186866B1 (en) | 1991-11-21 |
| JPS61154221A (ja) | 1986-07-12 |
| DE3584720D1 (de) | 1992-01-02 |
| US4692640A (en) | 1987-09-08 |
| EP0186866A3 (en) | 1988-01-27 |
| EP0186866A2 (en) | 1986-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |