JPH07212233A - ディジタルフィルタ付ｄ／ａ変換装置 - Google Patents
ディジタルフィルタ付ｄ／ａ変換装置Info
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- JPH07212233A JPH07212233A JP6002414A JP241494A JPH07212233A JP H07212233 A JPH07212233 A JP H07212233A JP 6002414 A JP6002414 A JP 6002414A JP 241494 A JP241494 A JP 241494A JP H07212233 A JPH07212233 A JP H07212233A
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- ram
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Abstract
(57)【要約】
【目的】 モノリシックディジタルフィルタ付きＤ／Ａ
変換装置のディジタルフィルタ部より混入するアナログ
部への雑音レベルを低減する。 【構成】 入力されるディジタル信号の一定の法則で変
換を行う変換手段２と、変換器出力を格納するＲＡＭ３
と、フィルタ係数を記憶している係数ＲＯＭ７と、ＲＡ
Ｍ３より読み出されるデータを元の元の値に戻す逆変換
手段４と、ＲＡＭ３より順次読み出されるデータを逆変
換手段４を介してフィルタ係数と畳み込みを行う乗算器
６及び累算器１０とを備えたディジタルフィルタと、デ
ィジタルフィルタ出力をアナログに変換するＤ／Ａ変換
器１２を備え、ＲＡＭ３に書き込まれるデータをランダ
ム化し、特に微小信号入力時にＲＡＭ３に流れる電流量
の変化を最小限に抑えるようにしたもの。
変換装置のディジタルフィルタ部より混入するアナログ
部への雑音レベルを低減する。 【構成】 入力されるディジタル信号の一定の法則で変
換を行う変換手段２と、変換器出力を格納するＲＡＭ３
と、フィルタ係数を記憶している係数ＲＯＭ７と、ＲＡ
Ｍ３より読み出されるデータを元の元の値に戻す逆変換
手段４と、ＲＡＭ３より順次読み出されるデータを逆変
換手段４を介してフィルタ係数と畳み込みを行う乗算器
６及び累算器１０とを備えたディジタルフィルタと、デ
ィジタルフィルタ出力をアナログに変換するＤ／Ａ変換
器１２を備え、ＲＡＭ３に書き込まれるデータをランダ
ム化し、特に微小信号入力時にＲＡＭ３に流れる電流量
の変化を最小限に抑えるようにしたもの。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換装置に係り、
特に、ディジタルフィルタ付のモノリシックＬＳＩに適
したものである。
特に、ディジタルフィルタ付のモノリシックＬＳＩに適
したものである。
【０００２】
【従来の技術】近年のディジタル信号処理技術の進歩に
伴い、ディジタル信号とアナログ信号とのインターフェ
ースであるＤ／Ａ変換技術の重要性が益々高まってい
る。特に最近では、必要としているサンプリング周波数
ｆｓよりも高い、例えば４倍、或いは８倍オーバーサン
プリングを用いてＤ／Ａ変換を行っているものもある。
伴い、ディジタル信号とアナログ信号とのインターフェ
ースであるＤ／Ａ変換技術の重要性が益々高まってい
る。特に最近では、必要としているサンプリング周波数
ｆｓよりも高い、例えば４倍、或いは８倍オーバーサン
プリングを用いてＤ／Ａ変換を行っているものもある。
【０００３】従来のディジタルフィルタ付Ｄ／Ａ変換装
置を図７に示し、その説明を行う。１はインターフェイ
スであり、外部より与えられるディジタル入力を取り込
み、所定のタイミングで出力する。３は書き込み可能な
記憶手段（以下、ＲＡＭと称す。）であり、インターフ
ェイス１より与えられるディジタルデータを記憶、格納
する。７はディジタルフィルタの係数を記憶している記
憶手段（以下、係数ＲＯＭと称す。）である。６は乗算
器であり、端子Ａ，Ｂに与えられたデータの乗算を行
い、端子Ｃより出力する。５，８，９，１１はフリップ
フロップである。１０は累算器であり、入力されるデー
タの累算を行う。１２はＤ／Ａ変換器であり、入力され
るディジタルデータのＤ／Ａ変換を行う。
置を図７に示し、その説明を行う。１はインターフェイ
スであり、外部より与えられるディジタル入力を取り込
み、所定のタイミングで出力する。３は書き込み可能な
記憶手段（以下、ＲＡＭと称す。）であり、インターフ
ェイス１より与えられるディジタルデータを記憶、格納
する。７はディジタルフィルタの係数を記憶している記
憶手段（以下、係数ＲＯＭと称す。）である。６は乗算
器であり、端子Ａ，Ｂに与えられたデータの乗算を行
い、端子Ｃより出力する。５，８，９，１１はフリップ
フロップである。１０は累算器であり、入力されるデー
タの累算を行う。１２はＤ／Ａ変換器であり、入力され
るディジタルデータのＤ／Ａ変換を行う。
【０００４】次に、図７に示す回路の動作に付いて説明
する。インターフェイス１に与えられるディジタル入力
は、順次ＲＡＭ３に格納される。ＲＡＭ３では既に格納
されている過去のディジタル入力を順次読み出し、係数
ＲＯＭ７では対応するフィルタ係数を読み出す。これら
のデータがフリップフロップ５，８によって時刻を揃え
られ、乗算器６に与えられる。乗算器６がこれらの値の
乗算を行い、フリップフロップ９で時刻を揃えた後に累
算器１０に送られる。このようにしてディジタル入力と
フィルタ係数との畳み込みが行われることによってオー
バーサンプリングされ、その結果がフリップフロップ１
１に書き込まれた後、Ｄ／Ａ変換器１２に与えられ、ア
ナログ信号に変換されて出力される。
する。インターフェイス１に与えられるディジタル入力
は、順次ＲＡＭ３に格納される。ＲＡＭ３では既に格納
されている過去のディジタル入力を順次読み出し、係数
ＲＯＭ７では対応するフィルタ係数を読み出す。これら
のデータがフリップフロップ５，８によって時刻を揃え
られ、乗算器６に与えられる。乗算器６がこれらの値の
乗算を行い、フリップフロップ９で時刻を揃えた後に累
算器１０に送られる。このようにしてディジタル入力と
フィルタ係数との畳み込みが行われることによってオー
バーサンプリングされ、その結果がフリップフロップ１
１に書き込まれた後、Ｄ／Ａ変換器１２に与えられ、ア
ナログ信号に変換されて出力される。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、例えば、微少なディジタル入力（すなわ
ち、ゼロを中心として１〜２ディジット程度しか変化し
ないようなデータ）が入った場合、畳み込みのためにＲ
ＡＭ３から読み出されるデータのビットパタンがオール
０からオール１の間で変化する。一般に、ＲＡＭによっ
て消費される電流量は各ビットが０を出力するか１を出
力するかで大きく異なるため、このように０を出力する
ビット数と１を出力するビット数が大きく変化すると、
ＲＡＭによって消費される電流量が大きく変化し、この
電流量の変化がアナログ回路に影響を与え、性能を劣化
させるという問題点があった。
うな構成では、例えば、微少なディジタル入力（すなわ
ち、ゼロを中心として１〜２ディジット程度しか変化し
ないようなデータ）が入った場合、畳み込みのためにＲ
ＡＭ３から読み出されるデータのビットパタンがオール
０からオール１の間で変化する。一般に、ＲＡＭによっ
て消費される電流量は各ビットが０を出力するか１を出
力するかで大きく異なるため、このように０を出力する
ビット数と１を出力するビット数が大きく変化すると、
ＲＡＭによって消費される電流量が大きく変化し、この
電流量の変化がアナログ回路に影響を与え、性能を劣化
させるという問題点があった。
【０００６】本発明は上記の問題点に鑑み、微小なディ
ジタル信号を入力された場合であっても性能劣化の少な
いＤ／Ａ変換装置を提供することを目的とするものであ
る。
ジタル信号を入力された場合であっても性能劣化の少な
いＤ／Ａ変換装置を提供することを目的とするものであ
る。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明によるディジタルフィルタ付Ｄ／Ａ変換装置
は、入力されるディジタル信号の変換を行う変換手段
と、変換手段の出力を格納する第１の記憶手段と、フィ
ルタ係数を記憶している第２の記憶手段と、第１の記憶
手段より読み出されるデータの逆変換を行う逆変換手段
と、第１の記憶手段より順次読み出されるデータを逆変
換手段によって逆変換しながら、フィルタ係数との乗算
を行う乗算手段と、乗算手段の出力の累算を行う累算手
段とを備えたディジタルフィルタと、ディジタルフィル
タの出力をＤ／Ａ変換するＤ／Ａ変換手段とを備えたも
のである。
に本発明によるディジタルフィルタ付Ｄ／Ａ変換装置
は、入力されるディジタル信号の変換を行う変換手段
と、変換手段の出力を格納する第１の記憶手段と、フィ
ルタ係数を記憶している第２の記憶手段と、第１の記憶
手段より読み出されるデータの逆変換を行う逆変換手段
と、第１の記憶手段より順次読み出されるデータを逆変
換手段によって逆変換しながら、フィルタ係数との乗算
を行う乗算手段と、乗算手段の出力の累算を行う累算手
段とを備えたディジタルフィルタと、ディジタルフィル
タの出力をＤ／Ａ変換するＤ／Ａ変換手段とを備えたも
のである。
【０００８】
【作用】上記のように、第１の記憶手段（ＲＡＭ）に入
力されるデータを一定の法則で変換するようにしたた
め、微小なディジタル入力が与えられた場合であっても
ＲＡＭ出力において０を出力するビットの数と１を出力
するビットの数がそれ程変化しないため、ＲＡＭによっ
て消費される電流量がそれ程変化せず、性能劣化を抑え
ることができる。
力されるデータを一定の法則で変換するようにしたた
め、微小なディジタル入力が与えられた場合であっても
ＲＡＭ出力において０を出力するビットの数と１を出力
するビットの数がそれ程変化しないため、ＲＡＭによっ
て消費される電流量がそれ程変化せず、性能劣化を抑え
ることができる。
【０００９】
【実施例】以下、図面に基づき本発明の説明を行う。
【００１０】図１は本発明によるディジタルフィルタ付
Ｄ／Ａ変換装置である。２は変換手段であり、入力され
るデータを一定の法則に基づき他の値に変換する。４は
逆変換手段であり、変換手段２によって変換されたデー
タを元の値に戻す。その他、この図において図７と同一
の機能を有するものについては同一の符号を付し詳しい
説明は省略する。
Ｄ／Ａ変換装置である。２は変換手段であり、入力され
るデータを一定の法則に基づき他の値に変換する。４は
逆変換手段であり、変換手段２によって変換されたデー
タを元の値に戻す。その他、この図において図７と同一
の機能を有するものについては同一の符号を付し詳しい
説明は省略する。
【００１１】次に、図１に示す装置の動作について説明
する。インターフェイス（Ｉ／Ｏ）１に与えられるディ
ジタル入力は、変換手段２によって他の値に変換された
後、順次ＲＡＭ３に格納される。ＲＡＭ３では既に格納
されている過去のディジタル入力を順次読み出し、係数
ＲＯＭ７では対応するフィルタ係数を読み出す。ＲＡＭ
３から読み出されたデータは逆変換手段４によって元の
値に戻され、これらのデータがフリップフロップ５，８
によって時刻を揃えられて乗算器６に与えられる。乗算
器６がこれらの値の乗算を行い、フリップフロップ９で
時刻を揃えた後に累算器１０に送られる。このようにし
てディジタル入力とフィルタ係数との畳み込みが行われ
てオーバーサンプリングされ、その結果がフリップフロ
ップ１１に書き込まれた後、Ｄ／Ａ変換器１２に与えら
れ、アナログ信号に変換されて出力される。
する。インターフェイス（Ｉ／Ｏ）１に与えられるディ
ジタル入力は、変換手段２によって他の値に変換された
後、順次ＲＡＭ３に格納される。ＲＡＭ３では既に格納
されている過去のディジタル入力を順次読み出し、係数
ＲＯＭ７では対応するフィルタ係数を読み出す。ＲＡＭ
３から読み出されたデータは逆変換手段４によって元の
値に戻され、これらのデータがフリップフロップ５，８
によって時刻を揃えられて乗算器６に与えられる。乗算
器６がこれらの値の乗算を行い、フリップフロップ９で
時刻を揃えた後に累算器１０に送られる。このようにし
てディジタル入力とフィルタ係数との畳み込みが行われ
てオーバーサンプリングされ、その結果がフリップフロ
ップ１１に書き込まれた後、Ｄ／Ａ変換器１２に与えら
れ、アナログ信号に変換されて出力される。
【００１２】ここで、微小なディジタル入力が与えられ
た場合について考えると、ＲＡＭ３に入力されるデータ
は変換手段２により一定の法則で変換されるため、例え
ば、オール０、オール１（これは−１を意味する）とい
った値のみで構成されるようなディジタル入力が与えら
れた場合でも、実際にＲＡＭ３に書き込まれる値は０と
１が適度に混合された値になり、ＲＡＭ３出力において
０を出力するビットの数と１を出力するビットの数がそ
れ程変化しない。よって、ＲＡＭ３によって消費される
電流量はそれ程変化せず、Ｄ／Ａ変換の際の性能劣化を
抑えることができる。
た場合について考えると、ＲＡＭ３に入力されるデータ
は変換手段２により一定の法則で変換されるため、例え
ば、オール０、オール１（これは−１を意味する）とい
った値のみで構成されるようなディジタル入力が与えら
れた場合でも、実際にＲＡＭ３に書き込まれる値は０と
１が適度に混合された値になり、ＲＡＭ３出力において
０を出力するビットの数と１を出力するビットの数がそ
れ程変化しない。よって、ＲＡＭ３によって消費される
電流量はそれ程変化せず、Ｄ／Ａ変換の際の性能劣化を
抑えることができる。
【００１３】図２は図１における変換手段２と逆変換手
段４の具体例を示したものである。この図において、２
１〜２８はインバータ、２９〜３５はトライステートゲ
ートである。ここではＲＡＭ３が１６ビットの場合につ
いて示している。変換手段２では、インバータ２１〜２
４によってＲＡＭ３の偶数番目の入力ビットが反転され
るようになっており、逆変換手段４ではそのビットが再
度反転されるようになっている。このため巨視的に見た
入力と出力は等しくなっている。しかし、実際にＲＡＭ
３に書き込まれる値は、例えば入力＝０の場合は５５５
５Ｈであり、入力＝−１の場合はＡＡＡＡＨとなる。故
に、例えば、０、−１といった微小なディジタル入力が
交互に与えられた場合でも、ＲＡＭ３が出力するデータ
における“１”の数は共に８個であり、その差は０とな
って従来では１６であったことを考えると大幅に小さく
なる。よって、ＲＡＭ３によって消費される電流量はそ
れ程変化せず、Ｄ／Ａ変換の際の性能劣化を抑えること
ができる。
段４の具体例を示したものである。この図において、２
１〜２８はインバータ、２９〜３５はトライステートゲ
ートである。ここではＲＡＭ３が１６ビットの場合につ
いて示している。変換手段２では、インバータ２１〜２
４によってＲＡＭ３の偶数番目の入力ビットが反転され
るようになっており、逆変換手段４ではそのビットが再
度反転されるようになっている。このため巨視的に見た
入力と出力は等しくなっている。しかし、実際にＲＡＭ
３に書き込まれる値は、例えば入力＝０の場合は５５５
５Ｈであり、入力＝−１の場合はＡＡＡＡＨとなる。故
に、例えば、０、−１といった微小なディジタル入力が
交互に与えられた場合でも、ＲＡＭ３が出力するデータ
における“１”の数は共に８個であり、その差は０とな
って従来では１６であったことを考えると大幅に小さく
なる。よって、ＲＡＭ３によって消費される電流量はそ
れ程変化せず、Ｄ／Ａ変換の際の性能劣化を抑えること
ができる。
【００１４】図３は図１における変換手段２と逆変換手
段４の他の具体例を示したものである。この図におい
て、４９はアドレス発生器であり、ＲＡＭ３に対するア
ドレス信号を発生している。４０〜４５は排他的論理和
ゲート（以下、ＥＯＲゲートと称す。）であり、アドレ
ス発生器４９が出力するアドレス信号で最も頻繁に変化
するビット、ここでは最下位ビット（ＬＳＢ）を用いて
入力される信号をスルー／反転する制御を行う。２９〜
３１はトライステートゲートである。この実施例では、
アドレス信号のＬＳＢを用いて入力データとの排他的論
理和をとることにより、ＲＡＭ３の偶数アドレスには反
転された値が、奇数アドレスにはそのままのデータが書
き込まれるようにしたものである。本実施例において、
例えば、０、−１といった微小なディジタル入力が与え
られた場合を考えると、畳み込みの際に読み出されるデ
ータは、アドレス信号によって反転／スルーを交互に繰
り返すため、ＲＡＭ３出力における“１”の数は高速で
変化する。よって、ＲＡＭ３によって消費される電流量
は大きく変化するが、その変化が高速であるため可聴帯
域への影響が小さくなり、Ｄ／Ａ変換の際の性能劣化を
抑えることができる。
段４の他の具体例を示したものである。この図におい
て、４９はアドレス発生器であり、ＲＡＭ３に対するア
ドレス信号を発生している。４０〜４５は排他的論理和
ゲート（以下、ＥＯＲゲートと称す。）であり、アドレ
ス発生器４９が出力するアドレス信号で最も頻繁に変化
するビット、ここでは最下位ビット（ＬＳＢ）を用いて
入力される信号をスルー／反転する制御を行う。２９〜
３１はトライステートゲートである。この実施例では、
アドレス信号のＬＳＢを用いて入力データとの排他的論
理和をとることにより、ＲＡＭ３の偶数アドレスには反
転された値が、奇数アドレスにはそのままのデータが書
き込まれるようにしたものである。本実施例において、
例えば、０、−１といった微小なディジタル入力が与え
られた場合を考えると、畳み込みの際に読み出されるデ
ータは、アドレス信号によって反転／スルーを交互に繰
り返すため、ＲＡＭ３出力における“１”の数は高速で
変化する。よって、ＲＡＭ３によって消費される電流量
は大きく変化するが、その変化が高速であるため可聴帯
域への影響が小さくなり、Ｄ／Ａ変換の際の性能劣化を
抑えることができる。
【００１５】図４は図１における変換手段２と逆変換手
段４の他の具体例を示したものである。この図におい
て、５０はグレイコード変換器であり、図５に示すとお
りＥＯＲゲート５５〜５８による構成となっており、入
力される通常の２進数をグレイコードに変換する。５１
はグレイコード復調器であり、図６に示すとおり、ＥＯ
Ｒゲート６１〜６４による構成となっており、入力され
るグレイコードを元の２進数にもどす。５２はトライス
テートゲートである。このようにして巨視的に見た入力
と出力は等しくなるようにしている。
段４の他の具体例を示したものである。この図におい
て、５０はグレイコード変換器であり、図５に示すとお
りＥＯＲゲート５５〜５８による構成となっており、入
力される通常の２進数をグレイコードに変換する。５１
はグレイコード復調器であり、図６に示すとおり、ＥＯ
Ｒゲート６１〜６４による構成となっており、入力され
るグレイコードを元の２進数にもどす。５２はトライス
テートゲートである。このようにして巨視的に見た入力
と出力は等しくなるようにしている。
【００１６】グレイコードとは、０，１，２，３，４，
・・・・を４ビットの場合で示せば、００００，０００１，
００１１，００１０，０１１０，・・・・というように、連
続する数値では変化するビット数が必ず１個であるよう
なコードである。このため、例えば、０、−１といった
微小なディジタル入力が交互に与えられた場合であって
も、０は００００Ｈ、−１は８０００ＨとしてＲＡＭ３
に書き込まれているため、ＲＡＭ３が出力するデータに
おける“１”の数は０の時は０個、−１の時は１個とな
り、その差は１となって１６であった従来と比較して大
幅に小さくなる。よって、ＲＡＭ３によって消費される
電流量はそれ程変化せず、Ｄ／Ａ変換の際の性能劣化を
抑えることができる。
・・・・を４ビットの場合で示せば、００００，０００１，
００１１，００１０，０１１０，・・・・というように、連
続する数値では変化するビット数が必ず１個であるよう
なコードである。このため、例えば、０、−１といった
微小なディジタル入力が交互に与えられた場合であって
も、０は００００Ｈ、−１は８０００ＨとしてＲＡＭ３
に書き込まれているため、ＲＡＭ３が出力するデータに
おける“１”の数は０の時は０個、−１の時は１個とな
り、その差は１となって１６であった従来と比較して大
幅に小さくなる。よって、ＲＡＭ３によって消費される
電流量はそれ程変化せず、Ｄ／Ａ変換の際の性能劣化を
抑えることができる。
【００１７】なお、図２では変換手段２によって偶数ビ
ットを反転させるようにしたがこれに限ったものではな
く、要は、０、−１といった微小入力が続く時に“１”
の数があまり変わらないようなものであれば良い。
ットを反転させるようにしたがこれに限ったものではな
く、要は、０、−１といった微小入力が続く時に“１”
の数があまり変わらないようなものであれば良い。
【００１８】
【発明の効果】以上のべたように本発明は、入力される
ディジタル信号の一旦変換してＲＡＭに格納し、ＲＡＭ
より読み出されるデータを再度逆変換する構成としたこ
とにより、ＲＡＭによって消費される電流量がそれ程変
化せず、電源、或いは、モノリシックＬＳＩ化した場合
には基板を介して生じる性能劣化を大幅に抑えることが
できるという優れた効果を有するものである。
ディジタル信号の一旦変換してＲＡＭに格納し、ＲＡＭ
より読み出されるデータを再度逆変換する構成としたこ
とにより、ＲＡＭによって消費される電流量がそれ程変
化せず、電源、或いは、モノリシックＬＳＩ化した場合
には基板を介して生じる性能劣化を大幅に抑えることが
できるという優れた効果を有するものである。
【図１】本発明によるディジタルフィルタ付Ｄ／Ａ変換
装置の一実施例を表すブロック図
装置の一実施例を表すブロック図
【図２】図１におけるＲＡＭ３の入力データを変換する
変換手段２と逆変換手段４の第１の具体例を示すブロッ
ク図
変換手段２と逆変換手段４の第１の具体例を示すブロッ
ク図
【図３】図１におけるＲＡＭ３の入力データを変換する
変換手段２と逆変換手段４の第２の具体例を示すブロッ
ク図
変換手段２と逆変換手段４の第２の具体例を示すブロッ
ク図
【図４】図１におけるＲＡＭ３の入力データを変換する
変換手段２と逆変換手段４の第３の具体例を示すブロッ
ク図
変換手段２と逆変換手段４の第３の具体例を示すブロッ
ク図
【図５】２進数をグレイコードに変換するグレイコード
変換器の具体例を示す回路図
変換器の具体例を示す回路図
【図６】グレイコードを２進数に変換するグレイコード
逆変換器の具体例を示す回路図
逆変換器の具体例を示す回路図
【図７】従来のディジタルフィルタ付Ｄ／Ａ変換装置を
示すブロック図
示すブロック図
１ インターフェイス ２ 変換手段 ３ ＲＡＭ ４ 逆変換手段 ６ 乗算器 ７ 係数ＲＯＭ １０ 累算器 １２ Ｄ／Ａ変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】 入力されるディジタル信号の変換を行う
変換手段と、 前記変換手段の出力を格納する第１の記憶手段と、 フィルタ係数を記憶している第２の記憶手段と、 前記第１の記憶手段より読み出されるデータの逆変換を
行う逆変換手段と、 前記第１の記憶手段より順次読み出されるデータを前記
逆変換手段によって逆変換しながら、前記第２の記憶手
段から読み出される前記フィルタ係数との乗算を行う乗
算手段と、 前記乗算手段の出力の累算を行う累算手段とを有するデ
ィジタルフィルタと、 前記ディジタルフィルタの出力をＤ／Ａ変換するＤ／Ａ
変換手段とを備えたディジタルフィルタ付Ｄ／Ａ変換装
置。 - 【請求項２】 変換手段は入力されるディジタル信号の
特定のビットの値を反転し、逆変換手段は前記反転され
たビットの値を再度反転することを特徴とする請求項１
記載のディジタルフィルタ付Ｄ／Ａ変換装置。 - 【請求項３】 ディジタルフィルタは第１の記憶手段に
対するアドレス信号を発生させるアドレス発生手段を備
えており、 変換手段は入力されるディジタル信号を前記アドレス信
号に基づいて反転し、逆変換手段は前記アドレス信号に
基づいて入力されるデータの値を再度反転することを特
徴とする請求項１記載のディジタルフィルタ付Ｄ／Ａ変
換装置。 - 【請求項４】 変換手段は入力されるディジタル信号を
グレイコードに変換し、逆変換手段は前記グレイコード
を通常の２進数に変換することを特徴とする請求項１記
載のディジタルフィルタ付Ｄ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002414A JPH07212233A (ja) | 1994-01-14 | 1994-01-14 | ディジタルフィルタ付ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002414A JPH07212233A (ja) | 1994-01-14 | 1994-01-14 | ディジタルフィルタ付ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212233A true JPH07212233A (ja) | 1995-08-11 |
Family
ID=11528592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002414A Pending JPH07212233A (ja) | 1994-01-14 | 1994-01-14 | ディジタルフィルタ付ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103928A (ja) * | 2008-10-27 | 2010-05-06 | Asahi Kasei Electronics Co Ltd | Ｄ／ａコンバータ |
-
1994
- 1994-01-14 JP JP6002414A patent/JPH07212233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103928A (ja) * | 2008-10-27 | 2010-05-06 | Asahi Kasei Electronics Co Ltd | Ｄ／ａコンバータ |
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