JPH07214868A

JPH07214868A - プリンタ装置

Info

Publication number: JPH07214868A
Application number: JP1552594A
Authority: JP
Inventors: Akira Koishikawa; 旭小石川
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1994-02-09
Filing date: 1994-02-09
Publication date: 1995-08-15

Abstract

(57)【要約】【目的】異なる大きさの拡張基板をメイン基板に接続
することができるプリンタ装置を提供する。【構成】このメイン基板１０の部品実装面の中心線上
には、オプション基板２０、３０を積み上げて接続する
ために一例として２個のコネクタ（バスコネクタ）Ａ、
Ｂが実装されている。コネクタＡ、Ｂには同一の信号セ
ットが割り当てられ、したがって１個のバスに２つのコ
ネクタＡ、Ｂが設けられている。オプション基板２０、
３０として、メイン基板１０の略１／２のハーフサイズ
基板２０と、略１／４のクォータサイズ基板３０が増設
可能に構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、レーザプリンタ、イン
テリジェント複写機、インテリジェントファクシミリ装
置等のプリンタ装置に関し、特にプリンタ装置のプリン
ト基板の実装構造に関する。

【０００２】

【従来の技術】従来、プリンタ装置では、同一の大きさ
のメイン基板と拡張基板に対して各コネクタが対応する
ように実装され、拡張基板を増設する際には両者のコネ
クタを水平方向に接続するように構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のプリント基板の実装構造では、同一の大きさのメイ
ン基板と拡張基板に対して各コネクタが対応するように
実装されているので、異なる大きさの拡張基板をメイン
基板に接続することができないという問題点がある。

【０００４】本発明は上記従来の問題点に鑑み、異なる
大きさの拡張基板をメイン基板に接続することができる
プリンタ装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】第１の手段は上記目的を
達成するために、ホストコンピュータからの文字情報や
画像情報を処理するコントローラが実装されているメイ
ン基板上に、拡張基板を積み上げて実装するための拡張
バスを設けたことを特徴とする。

【０００６】第２の手段は、第１の手段において前記拡
張バスが、前記メイン基板と同一サイズまたは異なるサ
イズの拡張基板を選択的に実装可能に構成されているこ
とを特徴とする。

【０００７】第３の手段は、第１の手段において前記拡
張バスが、前記メイン基板の略１／２サイズの１枚の拡
張基板または略１／４サイズの２枚の拡張基板が選択的
に実装可能な接続部を備えていることを特徴とする。

【０００８】

【作用】第１の手段では、拡張基板を積み上げて実装す
るための拡張バスがメイン基板上に設けられているの
で、異なる大きさの拡張基板をメイン基板に接続するこ
とができる。

【０００９】第２の手段では、拡張バスがメイン基板と
同一サイズまたは異なるサイズの拡張基板が選択的に実
装可能に構成されているので、メイン基板と同一サイズ
または異なるサイズの拡張基板を選択的に接続すること
ができる。

【００１０】第３の手段では、拡張バスがメイン基板の
略１／２サイズの１枚の拡張基板または略１／４サイズ
の２枚の拡張基板を選択的に実装可能な接続部を備えて
いるので、メイン基板の略１／２サイズの１枚の拡張基
板または略１／４サイズの２枚の拡張基板を選択的に接
続することができる。

【００１１】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るプリンタ装置のプリン
ト基板の実装構造を示す分解斜視図、図２は図１のプリ
ント基板上に実装されるプリンタ装置のコントローラと
外部回路を概略的に示すブロック図、図３はバスコネク
タおよびインタフェース信号を示す説明図、図４は図１
のオプション基板のグループとアドレスを示す説明図、
図５はオプション空間を示す説明図、図６は図１のオプ
ション基板のＩＤ応答データを示す説明図、図７は図３
のバイトイネーブル信号を詳細に示す説明図、図８は図
１のバスのステート遷移を示す説明図、図９はリセット
シーケンスを説明するためのタイミングチャート、図１
０はリードトランザクションを説明するためのタイミン
グチャート、図１１はＤＭＡリードトランザクションを
説明するためのタイミングチャート、図１２はライトト
ランザクションを説明するためのタイミングチャート、
図１３はＤＭＡライトトランザクションを説明するため
のタイミングチャート、図１４はオプション基板におけ
るアドレスデコードフォーマットを示す説明図、図１５
はＩＤ応答のフォーマットを示す説明図である。

【００１２】先ず、図２を参照してプリンタ装置のコン
トローラ１００と外部回路を説明する。コントローラ１
００はホストコンピュータ１１２からの文字情報や画像
情報を処理してエンジン１０８に出力するように構成さ
れ、このためにＣＰＵ１０１がプログラムＲＯＭ１０４
に記憶されている制御プログラムと、操作パネル１１０
からのモード指示と、本プリンタ装置の上位装置である
ホストコンピュータ１１２からのコマンドに基づいて内
部バス（ＣＰＵバス）１１５を介してこのコントローラ
１００を制御する。

【００１３】プログラムＲＯＭ１０４としては書換え可
能な不揮発性のＲＯＭが用いられている。メモリカード
１０２はフォントデータや、ダウンロードプログラムや
ダウンロードデータを外部からこのコントローラ１００
に供給するために用いられ、このメモリカード１０２か
ら供給されたフォントのパターンデータは書換え可能な
不揮発性のフォントＲＯＭ１０５に記憶される。不揮発
性記憶装置（ＮＶＲＡＭ）１０３は操作パネル１１０か
らのモード指示の内容などを記憶するために用いられ、
また、ＲＡＭ１０６はＣＰＵ１０１のワークメモリ、入
力データのインプットバッファ、プリントデータのペー
ジバッファ、ダウンロードフォント用のメモリ等に用い
られる。

【００１４】エンジンインタフェース１０７は、実際に
印字を行うエンジン１０８との間でコマンドおよびステ
ータスや、印字データ、ダウンロードデータの通信を行
い、エンジン１０８の制御プログラムは書換え可能な不
揮発性のプログラムＲＯＭ１０４に記憶されている。パ
ネルインタフェース（Ｉ／Ｆ）１０９は操作パネル１１
０との間でコマンドおよびステータスやダウンロードデ
ータの通信を行う。操作パネル１１０は使用者に対して
本プリンタの現在の状態を知らせたり、モード指示、ダ
ウンロード指示を行うために用いられ、操作パネル１１
０の制御プログラムは書換え可能な不揮発性のプログラ
ムＲＯＭ１０４に記憶されている。

【００１５】ホストインタフェース１１１はホストコン
ピュータ１１２との間で通信を行うために用いられ、例
えばセントロＩ／ＦやＲＳ２３２Ｃが用いられる。ま
た、ディスクインタフェース１１３はディスク装置１１
４との間で通信を行うために用いられ、ディスク装置１
１４はフォントデータや、ダウンロードプログラムや印
字データ等の様々なデータを記憶し、例えばフロッピデ
ィスクドライバユニットやハードディスクドライバユニ
ットが用いられる。

【００１６】オプションインタフェース１１６は拡張イ
ンタフェース、拡張メモリ等のオプション基板２０、３
０との間でデータ通信を行うために用いられ、オプショ
ン基板２０、３０としては例えば図４および図６に示す
ようにＳＣＳＩ制御基板、Ethernet制御基板、AppleTal
k 制御基板、拡張セントロ制御基板等が増設可能であ
る。

【００１７】図１に示すメイン基板１０はＲＩＳＣプロ
セッサが搭載されたプリンタコントローラ１００の基板
であり、このメイン基板１０の部品実装面の中心線上に
は、オプション基板２０、３０を積み上げて接続するた
めに一例として２個のコネクタ（バスコネクタ）Ａ、Ｂ
が実装されている。接続部としてのコネクタＡ、Ｂには
同一の信号セットが割り当てられ、したがって１個のバ
スに２つのコネクタＡ、Ｂが設けられている。

【００１８】本実施例ではオプション基板２０、３０と
して、メイン基板１０の略１／２のハーフサイズ基板２
０と、略１／４のクォータサイズ基板３０が増設可能に
構成されている。以下、コネクタＡ、Ｂと、このコネク
タＡ、Ｂに接続するためにオプション基板２０、３０に
実装されているコネクタとを「バスコネクタ」といい、
また、論理的および電気的接続のために割り当てられた
一組の信号セットを「バスインタフェース信号」とい
う。

【００１９】ハーフサイズ基板２０の半田面（部品実装
面の反対側の面）の左辺には、メイン基板１０のコネク
タＡ、Ｂにそれぞれ接続可能なコネクタ２１Ａ、２１Ｂ
が実装され、クォータサイズ基板３０の半田面の左辺に
はメイン基板１０のコネクタＡまたはＢに対して選択的
に接続可能なコネクタ３１が実装されている。すなわ
ち、メイン基板１０に対して１枚のハーフサイズ基板２
０または最大２枚のクォータサイズ基板３０が選択的に
接続可能である。また、メイン基板１０と同一サイズの
オプション基板（図示省略）も選択的に接続可能であ
る。

【００２０】メイン基板１０、オプション基板２０、３
０の各右辺には、それぞれブラケット１１、２２、３２
がメイン基板１０、オプション基板２０、３０に対して
部品実装面の方向に直角に設けられている。オプション
基板２０または３０を増設する場合にはメイン基板１０
のブラケット１１とオプション基板２０または３０のブ
ラケット２２、３２がネジ止めされ、オプション基板２
０、３０を増設しない場合メイン基板１０のブラケット
１１にダミーブラケット１２がネジ止めされる。

【００２１】オプション基板２０、３０はその半田面と
メイン基板１０の部品実装面が向き合うように積み上げ
られて平行に取り付けられ、オプション基板２０、３０
の支持および固定は、バスコネクタ（Ａ、Ｂ、２１Ａ、
２１Ｂ、３１）の嵌合とブラケット１１、２２、３２の
ねじ止めにより行われる。なお、ブラケット１１、２
２、３２には、外部機器に接続するためのコネクタ（図
示省略）が実装される。

【００２２】次に、図３を参照してバスコネクタおよび
インタフェース信号を説明する。このバスコネクタは一
例としてＤＩＮ規格９６ピン（３列×３２ピン）ものが
用いられ、コネクタＡ、Ｂには同一の信号が割り当てら
れている。先ず、オプション基板２０、３０の電源とし
て＋５Ｖｄｃ単一電源がメイン基板１０から供給され、
１個のバスコネクタには＋５Ｖおよびグラウンド（ＧＮ
Ｄ）の電源信号が９本、計１８本が割り当てられてい
る。グラウンド（ＧＮＤ）はフレーム（ＦＧ）に直接に
接地されている。

【００２３】リセット信号（−ＸＲＥＳ）（以下「−」
は負論理を示す）はハードウエアリセットのための信号
であり、パワーオン時またはリセットスイッチ押下時に
アサートされる。コネクタ識別信号ＸＣＮＢはコネクタ
Ａ、Ｂを識別するためにメイン基板１０から供給され、
常にコネクタＡでは「Ｌ」、コネクタＢでは「Ｈ」であ
る。選択信号（−ＸＣＳ０、−ＸＣＳ１）はバストラン
ザクションの相手がオプション基板２０、３０であるこ
とを示し、メイン基板１０から入力する。この信号（−
ＸＣＳ０、−ＸＣＳ１）は例えば図４に示すようにオプ
ション基板２０、３０を選択する信号ではなく、グルー
プを選択する信号であり、オプション基板２０、３０側
でデコードされる。

【００２４】ここで、メイン基板１０から見たオプショ
ン基板２０、３０上のデバイスは基本的には固定アドレ
ス方式であり、例えば図４に示すようなアドレスＸＡ２
６〜ＸＡ２４が予め決定、登録される。なお、新たなオ
プション基板を開発する際にはシステム設計段階でこの
アドレスＸＡ２６〜ＸＡ２４が変更される。また、物理
アドレスの設定と同時に、図４に示すようにオプション
基板２０、３０上で使用される選択信号（−ＸＣＳ０、
−ＸＣＳ１）、割り込み信号（−ＸＩＮＴ）の使用の有
無、ＤＭＡ要求信号（−ＸＤＲＱ）の使用の有無も同様
に予め決定、登録される。

【００２５】図５に示すように、オプション空間は選択
信号（−ＸＣＳ０、−ＸＣＳ１）に基づいて２個のグル
ープに分類され、この例ではオプション基板２０、３０
は全て選択信号（−ＸＣＳ１）により選択されるグルー
プに配置されている。これらのグループではオプション
基板２０、３０毎に８ＭＢ×Ａ、Ｂ２セット（合計１６
ＭＢ）のメモリ空間が割り当てられる。

【００２６】なお、Ａ、Ｂ２セットのセグメントが連続
した１６ＭＢ空間のアドレスになるとは限らず、セグメ
ントは８ＭＢ単位のアドレス境界上（アドレスバス信号
ＸＡ２２〜ＸＡ２が全て「０」のアドレスから始まる）
にロケートされる。コネクタＡのためのセグメントはア
ドレスバス信号ＸＡ２３が「０」となる偶数セグメント
に割り当てられ、また、コネクタＢのためのセグメント
はアドレスバス信号ＸＡ２３が「１」となる奇数セグメ
ントに割り当てられる。したがって、オプション基板２
０、３０に割り当てられるアドレス空間は基本的に８Ｍ
Ｂとなる。

【００２７】８ＭＢ以下のアドレス空間（後述するＩＤ
応答を含む）を有するクォータサイズ基板３０（バスコ
ネクタ１個）では、コネクタ識別信号ＸＣＮＢとアドレ
スバス信号ＸＡ２３を組み合わせてデコードすることに
よりコネクタＡ、Ｂのどちらに接続された時にも特別な
ハードウエアを用いることなく使用することができる。
また、コネクタＡに接続された場合とコネクタＢに接続
された場合では物理アドレスが変わるので２枚のクォー
タサイズ基板３０を接続してもアドレスが競合しない。

【００２８】また、このグループのオプション基板には
４ビットの固定のＩＤ番号ＩＤ３〜ＩＤ０が割り当てら
れ、例えば図６に示す例ではＳＣＳＩ制御基板、Ｅｔｈ
ｅｒｎｅｔ制御基板、ＡｐｐｌｅＴａｌｋ制御基板、拡
張セントロＩ／Ｆ制御基板の４種類のオプション基板に
はそれぞれ「１」〜「４」のＩＤ番号が割り当てられて
いる。

【００２９】図３に戻り、アドレスバス信号ＸＡ２８〜
ＸＡ２は２７ビットのワード（３２ビット）ロケーショ
ンを示すアドレス信号であり、単一バスマスタ方式によ
り常にメイン基板１０からオプション基板２０、３０に
供給される。バストランザクションのデータ幅やバイト
単位のロケーションは図７に詳しく示すような４ビット
のバイトイネーブル信号（−ＸＢＥ３〜−ＸＢＥ０）に
より示される。

【００３０】また、図３に示す出力イネーブル信号（−
ＸＯＥ）は選択信号（−ＸＣＳ０、−ＸＣＳ１）、アド
レスバス信号ＸＡ２８〜ＸＡ２およびバイトイネーブル
信号（−ＸＢＥ３〜−ＸＢＥ０）により選択されたオプ
ション基板２０、３０上のデバイスからのデータ出力を
指示する信号であり、メイン基板１０から入力する。書
き込みイネーブル信号（−ＸＷＥ）は選択信号（−ＸＣ
Ｓ０、−ＸＣＳ１）、アドレスバス信号ＸＡ２８〜ＸＡ
２およびバイトイネーブル信号（−ＸＢＥ３〜−ＸＢＥ
０）により選択されたオプション基板２０、３０上のデ
バイスへのデータ書き込みを指示する信号であり、メイ
ン基板１０から入力する。応答信号（−ＸＡＣＫ）はバ
ストランザクションを完了させるための非同期の応答信
号であり、オプション基板２０、３０側から３ステート
出力制御付きバッファを用いて出力される。

【００３１】データバスＸＤ３１〜ＸＤ０は３２ビット
幅の双方向データバスであり、ＸＤ３１がＭＳＢ（最上
位ビット）である。割り込み応答要求信号（−ＸＩＮＴ
１、−ＸＩＮＴ２）はオプション基板２０、３０上のデ
バイスがメイン基板１０上のプロセッサに対して割り込
み処理を要求するための信号であり、また、ＤＭＡ要求
信号（−ＸＤＲＱ）はオプション基板２０、３０上のデ
バイスからＤＭＡ転送を要求するための信号である。Ｄ
ＭＡ応答信号（−ＸＤＡＫ）はバストランザクションが
ＤＭＡ応答サイクルであることを示す信号であり、メイ
ン基板１０から入力する。予約ピン（ＲＳＶ）には未だ
具体的な信号はアサインされていないが、電気的には解
放状態に保たれる。

【００３２】本実施例のバスには図８に示すように、
「システムリセット」、「バスアイドル」、「リー
ド」、「ライト」、「ＤＭＡリード」および「Ｄ
ＭＡライト」の合計６個のステートとシーケンスが定義
されている。「リード」から「ＤＭＡライト」まで
の４個のステートとシーケンスはデータ転送を伴うバス
トランザクションであり、また、このバスはメイン基板
１０がバスマスタとなるシングルマスタ方式である。

【００３３】バストランザクションは非同期ハンドシェ
ーク方式であり、図８に示すようにメイン基板１０が出
力する制御信号とオプション基板２０、３０が出力する
応答信号によりバスステート遷移が決定される。図８か
ら明らかなようにある一定期間、応答信号（−ＸＡＣ
Ｋ）がメイン基板１０に返送されなかった場合（タイム
アウト）には強制的にバストランザクションが打ち切ら
れる場合がある。

【００３４】以下、上記〜の各トランザクションプ
ロトコルについて詳細に説明する。

【００３５】リセットシーケンス厳密にはシステムリセットはトランザクションではない
が、ステート遷移時のタイミングシーケンスが規定され
る。このシステムリセットはパワーオン時、パワーダウ
ン時またはリセットスイッチ押下時に、リセット信号
（−ＸＲＥＳ）がアサートされることにより実行される
ステートである。図９に示すようにリセット信号（−Ｘ
ＲＥＳ）はある一定期間ｔ１以上アサートされ、また、
メイン基板１０から出力される制御信号は全て、リセッ
ト信号（−ＸＲＥＳ）がアサートされた時点からある一
定期間ｔ２以内にネゲートされる（パワーオン時の低電
源電圧状態を除く）。

【００３６】また、リセット信号（−ＸＲＥＳ）がアサ
ートされると、全てのオプション基板２０、３０は何ら
かのバストランザクションが行われている、いないにか
かわらず、基板２０、３０上のハードウエアをリセット
状態とし、ある一定期間ｔ３内に全ての出力信号（ドラ
イバ）をハイインピーダンス状態（ＯＣ出力のＯＦＦ状
態を含む）とする。

【００３７】リードトランザクションリードトランザクションはオプション基板２０、３０か
らメイン基板１０に対してデータを読み出すための動作
であり、図１０に示すように選択信号（−ＸＣＳ０、−
ＸＣＳ１）と出力イネーブル信号（−ＸＯＥ）がアサー
トされた時点に開始され、どちらかの信号がネゲートさ
れた時点でバスアイドル状態に復帰する。なお、トラン
ザクション期間中、ＤＭＡ応答信号（−ＸＤＡＫ）がネ
ゲートされていることにより後述するＤＭＡリードト
ランザクションと区別される。

【００３８】図１０を参照して更に詳しく説明すると、
メイン基板１０から有効なアドレス等の信号（ＸＡ，−
ＸＢＥ）、選択信号（−ＸＣＳ１）、出力イネーブル信
号（−ＸＯＥ）の順にアサートされてリードトランザク
ションが開始される。アドレス等の信号（ＸＡ，−ＸＢ
Ｅ）は選択信号（−ＸＣＳ１）、出力イネーブル信号
（−ＸＯＥ）に対してそれぞれあるセットアップ時間ｔ
４、ｔ６で確定される。

【００３９】なお、選択信号（−ＸＣＳ１）により選択
されるグループのオプション基板２０、３０は、アドレ
ス信号の一部をデコードしてそのトランザクションが自
己に対するものか否かを識別する。アドレス等の信号
（ＸＡ、−ＸＢＥ）が自己の基板を示すセグメントでな
い時や、自己の基板を示すセグメントであっても実装さ
れているコネクタが異なる（ＸＣＮＢ信号を含めてデコ
ード）場合にはそのトランザクションに応答しない。

【００４０】これに対し、アドレス等の信号（ＸＡ、−
ＸＢＥ）が自己の基板を指定する場合には、要求された
データＸＤと応答信号（−ＸＡＣＫ）が所定のタイミン
グで出力される。応答信号とデータバスとは、リードト
ランザクションが開始された時点から一定期間（それぞ
れｔ７、ｔ９）後にイネーブルすることができる。出力
する有効データは、応答信号（−ＸＡＣＫ）がアサート
された時点から一定時間ｔ１０以内に確定されていなけ
ればならない。

【００４１】応答信号（−ＸＡＣＫ）がアサートされる
ことにより、選択信号（−ＸＣＳ１）と出力イネーブル
信号（−ＸＯＥ）がネゲートされてアイドル状態に復帰
する。また、選択信号（−ＸＣＳ１）または出力イネー
ブル信号（−ＸＯＥ）がネゲートされた場合には応答信
号（−ＸＡＣＫ）が一定時間ｔ１４内にネゲートされ、
さらに一定時間ｔ１５内に出力がディスエーブルに戻さ
れる。

【００４２】一方、出力データＸＤはある一定時間ｔ１
１内にホールドした後、所定時間ｔ１２以内に出力がデ
ィスエーブルにされる。また、所定の時間ｔ８以内に応
答信号（−ＸＡＣＫ）がアサートされない場合には、バ
スタイムアウトが発生してトランザクションが打ち切ら
れる場合がある。

【００４３】最悪ケースを考慮した場合、アドレス等の
信号（ＸＡ、−ＸＢＥ）は選択信号（−ＸＣＳ１）や出
力イネーブル信号（−ＸＯＥ）のネゲートより僅かな時
間ｔ１３早く無効となる場合が発生するので、リード操
作により割り込み信号をネゲートするような論理のオプ
ション基板では、アドレス等の信号（ＸＡ、−ＸＢＥ）
をラッチする必要がある。なお、選択信号（−ＸＣＳ
１）は一旦ネゲートされると、ある一定期間ｔ１６以内
では再度アサートされて新たなトランザクションが開始
されることはない。

【００４４】ＤＭＡリードトランザクションＤＭＡリードトランザクションはオプション基板２０、
３０から発行されたＤＭＡ要求信号（−ＸＤＲＱ）に基
づいて行われ、データＸＤがオプション基板２０、３０
から読み出されて他のロケーションに書き込まれる。要
求信号に対するメイン基板１０の応答がＤＭＡリードと
なるかまたはＤＭＡライトとなるかはソフトウエアによ
り制御される。ＤＭＡ転送はメイン基板１０上のＡＳＩ
Ｃデバイスにより制御され、オプション基板２０、３０
側がＩ／Ｏ（固定アドレス）となる。また、ＤＭＡ転送
はソースに対するリードトランザクションとデスティネ
ーションに対するライトトランザクションという２個の
連続したトランザクションにより実行される。

【００４５】図１１に示すようにＤＭＡリードトランザ
クションの基本的シーケンスとタイミング規定は、ＤＭ
Ａ要求信号（−ＸＤＲＱ）とＤＭＡ応答信号（−ＸＤＡ
Ｋ）のハンドシェークに関するものを除き、上記リー
ドトランザクションと全く同一であるので、この異なる
信号についてのみ説明する。オプション基板２０、３０
から出力されるＤＭＡ要求信号（−ＸＤＲＱ）は、複数
の要求元からの信号の衝突を防止するために、ソフトウ
エアの制御により上記リセット時にディスエーブル状
態（ハイインピーダンス）にされる。なお、オプション
基板２０、３０がバス上で確実に唯一のＤＭＡ要求デバ
イスになる場合にはＤＭＡ要求信号（−ＸＤＲＱ）は上
記リセット時にディスエーブル状態にする必要はな
い。

【００４６】オプション基板２０、３０はソフトウエア
によりイネーブルにされると、必要な時点で非同期でＤ
ＭＡ要求信号（−ＸＤＲＱ）をアサートすることがで
き、また、ＤＭＡ要求信号（−ＸＤＲＱ）が出力された
時点からＤＭＡ転送が開始されるまでの時間は、メイン
基板１０側の動作やソフトウエアにより決定される。

【００４７】このＤＭＡリードトランザクションはリー
ドトランザクションの開始に先立って所定のセットアッ
プ時間ｔ２２の後、ＤＭＡ要求信号（−ＸＤＲＱ）をア
サートすることが特徴であり、ＤＭＡ応答信号（−ＸＤ
ＡＫ）はこのシーケンスで読み出されたデータＸＤが次
のトランザクションでデスティネーションに書き込まれ
るまで継続してアサートされる。また、ＤＭＡ要求信号
（−ＸＤＲＱ）はＤＭＡリードトランザクションが開始
されるまで継続してアサートされる。

【００４８】更に転送すべきデータが無い場合には、Ｄ
ＭＡリードトランザクションに対する応答信号（−ＸＡ
ＣＫ）をアサートした時点から一定時間ｔ２４内にＤＭ
Ａ要求信号（−ＸＤＲＱ）がネゲートされる。この規定
が守られなかった場合には新たな要求があるものとみな
され、不正なＤＭＡリードトランザクションが行われる
場合がある。一方、更に転送すべきデータが存在する場
合にはＤＭＡ要求信号（−ＸＤＲＱ）はアサートしたま
までもよく、また、時間ｔ２４中に一旦ネゲートして再
度アサートしてもよい。

【００４９】ライトトランザクションライトトランザクションはメイン基板１０からオプショ
ン基板２０、３０にデータを書き込む動作であり、選択
信号（−ＸＣＳ１／０）と書き込みイネーブル信号（−
ＸＷＥ）がアサートされた時点で開始され、選択信号
（−ＸＣＳ１／０）がネゲートされた時点でバスアイド
ル状態に復帰する。また、このライトトランザクション
はトランザクション中にＤＭＡ応答信号（−ＸＤＡＫ）
がネゲートされている点で後述するＤＭＡライトトラ
ンザクションと区別される。

【００５０】図１２に示すようにライトトランザクショ
ンはメイン基板１０側から有効なアドレス等の信号（Ｘ
Ａ、−ＸＢＥ）、選択信号（−ＸＣＳ）、書き込みイネ
ーブル信号（−ＸＷＥ）の順にアサートされて開始され
る。なお、アドレスデコードに関する規定は前記リー
ドトランザクションと同様であるので説明を省略する。

【００５１】アドレス等の信号（ＸＡ、−ＸＢＥ）は選
択信号（−ＸＣＳ）と書き込みイネーブル信号（−ＸＷ
Ｅ）に対してあるセットアップ時間（それぞれｔ４、ｔ
１８）で確定される。なお、アドレス等の信号（ＸＡ、
−ＸＢＥ）が自己の基板を指定するセグメントでない場
合や、自己のセグメントであっても実装されているコネ
クタが異なる（ＸＣＮＢ信号を含めてデコード）場合に
はそのトランザクションに対して何も動作しない。

【００５２】アドレス等の信号（ＸＡ、−ＸＢＥ）が自
己の基板を指定する場合には、オプション基板２０、３
０は要求された書込みを実行し、応答信号（−ＸＡＣ
Ｋ）を所定のタイミングで出力する。応答信号（−ＸＡ
ＣＫ）はライトトランザクションが開始された時点から
一定期間ｔ７にすることができる。有効な書き込みデー
タＸＤは、書き込みイネーブル信号（−ＸＷＥ）がアサ
ートされた時点から一定期間ｔ１９以内に確定する。応
答信号（−ＸＡＣＫ）がアサートされることにより、一
定時間ｔ２１以内に書き込みイネーブル信号（−ＸＷ
Ｅ）がネゲートされ、その後に選択信号（−ＸＣＳ）が
ネゲートされてアイドル状態に復帰する。

【００５３】書き込みデータＸＤ及びアドレス等の信号
（ＸＡ、−ＸＢＥ）は、書き込みイネーブル信号（−Ｘ
ＷＥ）がネゲートされ後もそれぞれ一定期間（それぞれ
ｔ２０、ｔ２５）以上ホールドされているが、アドレス
等の信号（ＸＡ、−ＸＢＥ）は選択信号（−ＸＣＳ）の
ネゲートより僅かな時間ｔ１３早く無効になる。

【００５４】また、選択信号（−ＸＣＳ）がネゲートさ
れると応答信号（−ＸＡＣＫ）が一定時間ｔ１４内にネ
ゲートし、さらに一定時間ｔ１５以内に出力をディスエ
ーブル状態に戻す必要がある。選択信号（−ＸＣＳ）は
一旦ネゲートされると、ある一定期間ｔ１６以内はアサ
ートされて新たなトランザクションが開始されることは
ない。

【００５５】ＤＭＡライトトランザクションＤＭＡライトトランザクションは図１３に示すように、
オプション基板２０、３０から発行されたＤＭＡ要求信
号（−ＸＤＲＱ）に基づいて行われ、何れかのソースか
らデータＸＤが読み出されてオプション基板２０、３０
上に書き込まれる。書き込み動作に関するタイミングシ
ーケンスは上記ライトトランザクションと同一であ
り、また、ＤＭＡ要求信号（−ＸＤＲＱ）とＤＭＡ応答
信号（−ＸＤＡＫ）のハンドシェークに関するタイミン
グシーケンスは上記ＤＭＡリードトランザクションと
同一である。但し、このシーケンスに先立ってソースに
対するＤＭＡリードトランザクションが行われ、その時
点からＤＭＡ応答信号（−ＸＤＡＫ）がアサートされて
いるので、この信号のセットアップ時間は設けられてい
ない。

【００５６】次に、図１４を参照してアドレスデコード
について説明する。図１４は選択信号（−ＸＣＳ１）に
より選択されるグループのフォーマットを示している。
バスには２７ビットのアドレス信号ＸＡ２８〜２がアサ
インされ、ＬＳＢ（最下位ビット）側の２１ビット分の
アドレスＸＡ２２〜ＸＡ２がオプション基板２０、３０
上のデバイスまたは内部的なデコーダに供給される。

【００５７】アドレス信号ＸＡ２３はハーフサイズ基板
２０の２個のコネクタＡ、Ｂのセットの内一方を選択す
るために使用され、このアドレス信号ＸＡ２３がＬレベ
ルの場合（偶数８ＭＢセグメント）にはコネクタＡを用
いてトランザクションが行われ、Ｈレベルの場合（奇数
８ＭＢセグメント）にはコネクタＢを用いてトランザク
ションが行われる。バスコネクタが１個のクォータサイ
ズ基板３０はコネクタ識別信号（ＸＣＮＢ）を用いてト
ランザクションの有効性をデコードし、論理的には（−ＸＡ２３＊−ＸＣＮＢ）＋（ＸＡ２３＊ＸＣＮＢ）が有効な選択となる。

【００５８】ＸＡ２６〜ＸＡ２４の３ビットのアドレス
信号は例えば図４に示すようなオプション基板２０、３
０を選択するために用いられ、このアドレス信号ＸＡ２
６〜ＸＡ２４はオプション基板２０、３０側でデコード
してトランザクションが自己の基板に対するものである
か否かが識別される。なお、ＭＳＢ（最上位ビット）側
の２ビットのアドレス信号ＸＡ２８、ＸＡ２７は、選択
信号（−ＸＣＳ１）により選択されるグループのオプシ
ョン基板２０、３０により使用されない。

【００５９】最後に、図１５を参照してＩＤ応答のフォ
ーマットを説明する。先ず、オプションＩＤとＩＤ応答
も同様に、選択信号（−ＸＣＳ１）により選択されるグ
ループに属するオプション基板２０、３０に適用され
る。オプションＩＤとは、図６に示すように各オプショ
ン基板２０、３０に付される４ビットのＩＤ情報であ
り、前述したアドレス割り付けがオプション基板２０、
３０（使用形態上、同時に使用されたオプション基板２
０、３０）間で重複する場合があるのに対し、拡張基板
の種類毎に固有の値である。

【００６０】ＩＤ応答とは、オプションＩＤを含む特定
のデータを、特定のアドレスに対するリードトランザク
ション時に選択されたオプション基板２０、３０が出力
する動作である。特定のアドレスとは各オプション基板
２０、３０の８ＭＢの空間の先頭アドレス（１ワード＝
４バイト分）であり、アドレス信号ＸＡ２２〜ＸＡ２が
全て「Ｌ」の状態により示されるアドレスである。な
お、ＩＤ応答のためのアドレスは各オプション基板２
０、３０について２か所存在するが、その他の信号条件
により有効に選択された時のみ応答される。

【００６１】このＩＤ応答に用いられるデータフォーマ
ットを図１５を参照して説明すると、オプション基板２
０、３０が必ず出力しなければならない情報は上位７ビ
ットＤ３１〜Ｄ２５であり、下位２５ビットＤ２４〜Ｄ
１はオプション基板２０、３０毎に内容を設定してもよ
く、また、未使用のまま未確定データを返送してもよ
い。さらに同アドレスに対するライトトランザクション
についての内容も規定されていない。

【００６２】ところで、図３に示すようにこのバスには
２本の割り込み要求信号（−ＸＩＮＴ１〜０）がアサイ
ンされ、この割り込み要求信号（−ＸＩＮＴ１〜０）は
オプション基板２０、３０がどの信号を使用するかが予
め決定、登録される。なお、より汎用性を意識した拡張
基板の場合には、ジャンパ等の部品を用いてどちらのラ
インに出力するかを選択可能に設計することが望まし
い。

【００６３】また、割り込み要求信号（−ＸＩＮＴ１〜
０）のアサートおよびネゲート条件はオプション基板２
０、３０毎に設定され、この場合、割り込み要求のマス
ク機能はオプション基板２０、３０側に搭載される。ま
た、割り込み要求のクリア機能もオプション基板２０、
３０側に搭載されるが、クリアタイミングを明確にする
ためにはリードトランザクションによりクリアされるこ
とが望ましい。さもないと、メイン基板１０上のプロセ
ッサは書き込み動作に対してパイプラインのホールドが
発生しないので割り込みハンドラ等のソフトウエアが煩
雑になる。

【００６４】また、オプション基板２０、３０側にロー
カルプロセッサを搭載し、メイン基板１０側からこのロ
ーカルプロセッサに対して割り込みを発生させる必要が
ある場合には、その機能がオプション基板２０、３０側
に実装される。

【００６５】

【発明の効果】以上説明したように請求項１記載の発明
は、拡張基板を積み上げて実装するための拡張バスがメ
イン基板上に設けられているので、異なる大きさの拡張
基板をメイン基板に接続することができる。

【００６６】請求項２記載の発明は、拡張バスがメイン
基板と同一サイズまたは異なるサイズの拡張基板を選択
的に実装可能に構成されているので、メイン基板と同一
サイズまたは異なるサイズの拡張基板を選択的に接続す
ることができる。

【００６７】請求項３記載の発明は、拡張バスがメイン
基板の略１／２サイズの１枚の拡張基板または略１／４
サイズの２枚の拡張基板を選択的に実装可能な接続部を
備えているので、メイン基板の略１／２サイズの１枚の
拡張基板または略１／４サイズの２枚の拡張基板を選択
的に接続することができる。

【図面の簡単な説明】

【図１】本発明に係るプリンタ装置のプリント基板の実
装構造を示す分解斜視図である。

【図２】図１のプリント基板上に実装されるプリンタ装
置のコントローラと外部回路を概略的に示すブロック図
である。

【図３】バスコネクタおよびインタフェース信号を示す
説明図である。

【図４】図１のオプション基板のグループとアドレスを
示す説明図である。

【図５】オプション空間を示す説明図である。

【図６】図１のオプション基板のＩＤ応答データを示す
説明図である。

【図７】図３のバイトイネーブル信号を詳細に示す説明
図である。

【図８】図１のバスのステート遷移を示す説明図であ
る。

【図９】リセットシーケンスを説明するためのタイミン
グチャートである。

【図１０】リードトランザクションを説明するためのタ
イミングチャートである。

【図１１】ＤＭＡリードトランザクションを説明するた
めのタイミングチャートである。

【図１２】ライトトランザクションを説明するためのタ
イミングチャートである。

【図１３】ＤＭＡライトトランザクションを説明するた
めのタイミングチャートである。

【図１４】オプション基板におけるアドレスデコードフ
ォーマットを示す説明図である。

【図１５】ＩＤ応答のフォーマットを示す説明図であ
る。

【符号の説明】

１０メイン基板２０，３０オプション基板１００コントローラＡ，Ｂ，２１Ａ，２１Ｂ，３１コネクタ（接続部）

Claims

【特許請求の範囲】

【請求項１】ホストコンピュータからの文字情報およ
び画像情報の少なくともいずれかの情報を処理するコン
トローラが実装されているメイン基板上に、拡張基板を
積み上げて実装するための拡張バスを設けたことを特徴
とするプリンタ装置。
【請求項２】前記拡張バスは、前記メイン基板と同一
サイズまたは異なるサイズの拡張基板を選択的に実装可
能に構成されていることを特徴とする請求項１記載のプ
リンタ装置。
【請求項３】前記拡張バスは、前記メイン基板の略１
／２サイズの１枚の拡張基板または略１／４サイズの２
枚の拡張基板を選択的に実装可能な接続部を備えている
ことを特徴とする請求項１記載のプリンタ装置。