JPH0721769B2 - マイクロプロセッサの冗長構成による機能監視方式 - Google Patents
マイクロプロセッサの冗長構成による機能監視方式Info
- Publication number
- JPH0721769B2 JPH0721769B2 JP63201229A JP20122988A JPH0721769B2 JP H0721769 B2 JPH0721769 B2 JP H0721769B2 JP 63201229 A JP63201229 A JP 63201229A JP 20122988 A JP20122988 A JP 20122988A JP H0721769 B2 JPH0721769 B2 JP H0721769B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- bus cycle
- address signal
- terminal
- signal comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1637—Error detection by comparing the output of redundant processing systems using additional compare functionality in one or some but not all of the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にマイクロプロセッサ
の冗長構成による機能監視方式の回路に関する。
の冗長構成による機能監視方式の回路に関する。
マイクロプロセッサの性能および機能が向上するに伴
い、電子交換機や銀行オンライン端末，医療機器など高
い信頼性が要求される分野にまで応用が拡大してきてい
る。マイクロプロセッサを使った高信頼化システムは一
般的に複数のプロセッサによる多重化構造で実現されて
いる。このため、最近一部の先進的なマイクロプロセッ
サでは高信頼化システムの構成をサポートするための機
能を有しているものがある。
い、電子交換機や銀行オンライン端末，医療機器など高
い信頼性が要求される分野にまで応用が拡大してきてい
る。マイクロプロセッサを使った高信頼化システムは一
般的に複数のプロセッサによる多重化構造で実現されて
いる。このため、最近一部の先進的なマイクロプロセッ
サでは高信頼化システムの構成をサポートするための機
能を有しているものがある。
その主要な機能は通常モードと監視モードの２つのモー
ドを動作する機能である。通常モードのマイクロプロセ
ッサは、アドレスを出力し、命令をフェッチしそれを実
行し、オペランドのリード／ライトをおこなう。これに
対し監視モードのマイクロプロセッサは通常モードのマ
イクロプロセッサと同期して動作するがアドレス端子や
データ端子などは駆動しない。そして、監視モードのマ
イクロプロセッサは通常モードのマイクロプロセッサと
端子毎に接続されており、通常モードのマイクロプロセ
ッサがリードした命令やオペランド・データを監視モー
ドのマイクロプロセッサも同時に取り込み、命令の実行
をおこなう。そして、監視モードのマイクロプロセッサ
は自ら生成したアドレスやデータと端子から入力された
通常モードのマイクロプロセッサが出力したアドレスや
データとを比較し、その結果、通常モードのマイクロプ
ロセッサが同一の動作をしている場合には監視モードの
マイクロプロセッサは一致信号を外部に通知する。そし
て、この一致信号は次のバス・サイクルが起動され、そ
の比較結果が出力されるまで保持されることになってい
る。
ドを動作する機能である。通常モードのマイクロプロセ
ッサは、アドレスを出力し、命令をフェッチしそれを実
行し、オペランドのリード／ライトをおこなう。これに
対し監視モードのマイクロプロセッサは通常モードのマ
イクロプロセッサと同期して動作するがアドレス端子や
データ端子などは駆動しない。そして、監視モードのマ
イクロプロセッサは通常モードのマイクロプロセッサと
端子毎に接続されており、通常モードのマイクロプロセ
ッサがリードした命令やオペランド・データを監視モー
ドのマイクロプロセッサも同時に取り込み、命令の実行
をおこなう。そして、監視モードのマイクロプロセッサ
は自ら生成したアドレスやデータと端子から入力された
通常モードのマイクロプロセッサが出力したアドレスや
データとを比較し、その結果、通常モードのマイクロプ
ロセッサが同一の動作をしている場合には監視モードの
マイクロプロセッサは一致信号を外部に通知する。そし
て、この一致信号は次のバス・サイクルが起動され、そ
の比較結果が出力されるまで保持されることになってい
る。
これらの動作をタイミング図で示したものが、第９図で
あるアドレス信号およびデータ信号を先行するバス・サ
イクル終了後に出力する非パイプライン化バス・サイク
ルを示している。この時のバス・サイクルは、T1,T2の
２クロックで構成されているものとする。第１のバス・
サイクルにおける比較結果はそのバス・サイクルの１回
目のT2終了から出力され始め、第２のバス・サイクルま
で保持される。このタイミング図では、第２のバス・サ
イクルの２回目のT2からはウェイトを示している。ここ
で、CLKはクロック信号、BCYSTはバス・サイクルの開始
を示す信号、ADRSはアドレス信号、DATAは書き込みデー
タ信号、DSはバス・サイクルにおけるストローブ信号、
MATCHは比較結果の一致を示す信号である。この非パイ
プライン化バス・サイクルにおける回路図を第８図に示
す。
あるアドレス信号およびデータ信号を先行するバス・サ
イクル終了後に出力する非パイプライン化バス・サイク
ルを示している。この時のバス・サイクルは、T1,T2の
２クロックで構成されているものとする。第１のバス・
サイクルにおける比較結果はそのバス・サイクルの１回
目のT2終了から出力され始め、第２のバス・サイクルま
で保持される。このタイミング図では、第２のバス・サ
イクルの２回目のT2からはウェイトを示している。ここ
で、CLKはクロック信号、BCYSTはバス・サイクルの開始
を示す信号、ADRSはアドレス信号、DATAは書き込みデー
タ信号、DSはバス・サイクルにおけるストローブ信号、
MATCHは比較結果の一致を示す信号である。この非パイ
プライン化バス・サイクルにおける回路図を第８図に示
す。
マイクロプロセッサを使った高速化技術の一つにパイプ
ライン化バス・サイクルがある。これは、アドレス信号
だけを早く出力し、かつ前バス・サイクルとのオーバ・
ラップを行ないマイクロプロセッサ外部でのパイプライ
ン化を可能としている。外部デバイスの応答時間に余裕
を与えて、バスのスループットを向上させるので、比較
的安い部品を用いて高バンド幅を実現することができ
る。いいかえると、低速のデバイスにパイプライン化バ
ス・サイクルを適用することにより、高速のデバイスで
パイプライン化バス・サイクルを施さない場合と同じ効
果が得られる。
ライン化バス・サイクルがある。これは、アドレス信号
だけを早く出力し、かつ前バス・サイクルとのオーバ・
ラップを行ないマイクロプロセッサ外部でのパイプライ
ン化を可能としている。外部デバイスの応答時間に余裕
を与えて、バスのスループットを向上させるので、比較
的安い部品を用いて高バンド幅を実現することができ
る。いいかえると、低速のデバイスにパイプライン化バ
ス・サイクルを適用することにより、高速のデバイスで
パイプライン化バス・サイクルを施さない場合と同じ効
果が得られる。
第10図は、アドレス信号を非パイプライン化バス・サイ
クルより１クロック先行して出力するパイプライン化バ
ス・サイクルを示している。この時のバス・サイクル
は、T1A,T2Aの２クロックで構成されているものとす
る。パイプライン化バス・サイクルのアドレス信号ADRS
は、１つの前のバス・サイクルのT2Aから次のT1Aまで出
力する。しかし、書き込みデータ信号DATAは、T1Aのク
ロック信号CLKのロウ・レベルから、次のバス・サイク
ルのT1Aのクロックのロウ・レベルまで出力される。
クルより１クロック先行して出力するパイプライン化バ
ス・サイクルを示している。この時のバス・サイクル
は、T1A,T2Aの２クロックで構成されているものとす
る。パイプライン化バス・サイクルのアドレス信号ADRS
は、１つの前のバス・サイクルのT2Aから次のT1Aまで出
力する。しかし、書き込みデータ信号DATAは、T1Aのク
ロック信号CLKのロウ・レベルから、次のバス・サイク
ルのT1Aのクロックのロウ・レベルまで出力される。
通常モードのマイクロプロセッサの動作を監視する従来
の監視モードのマイクロプロセッサで動作一致信号はす
べて同一タイミングであった。しかし、パイプライン化
バス・サイクル動作中は、アドレス信号の比較タイミン
グと書き込みデータ信号の比較タイミングに時間的な差
が生じてしまう。この時間的な差とは、アドレス信号
が、非パイプライン化バス・サイクルの動作中と比べて
先行しているクロック分のことをいう。また、非パイプ
ライン化バス・サイクルとパイプライン化バス・サイク
ルの両方に対応して比較結果を出力しなければならな
い。
の監視モードのマイクロプロセッサで動作一致信号はす
べて同一タイミングであった。しかし、パイプライン化
バス・サイクル動作中は、アドレス信号の比較タイミン
グと書き込みデータ信号の比較タイミングに時間的な差
が生じてしまう。この時間的な差とは、アドレス信号
が、非パイプライン化バス・サイクルの動作中と比べて
先行しているクロック分のことをいう。また、非パイプ
ライン化バス・サイクルとパイプライン化バス・サイク
ルの両方に対応して比較結果を出力しなければならな
い。
本発明は、バス・サイクルに係わる端子のうちアドレス
に関する信号を端子毎に自ら生成した出力情報と端子か
ら入力された情報とをバス・サイクル毎に比較し、一致
するか否やかを検出するアドレス信号比較一致検出回路
と、バス・サイクルに係わる端子のうちデータに関する
信号を端子毎に自ら生成した出力情報と端子から入力さ
れた情報とをバス・サイクル毎に比較し、一致するか否
かを検出するデータ信号比較一致検出回路と、アドレス
信号比較一致検出回路の出力を一時的に保持するアドレ
ス信号比較結果記憶回路と、アドレス信号比較結果記憶
回路の出力またはアドレス信号比較一致検出回路の出力
のどちらかを選択するマルチプレクサ回路とマルチプレ
クサ回路の出力とデータ信号比較一致検出回路の出力と
の論理積を、外部に通知するための一致／不一致通知出
力端子から構成される。
に関する信号を端子毎に自ら生成した出力情報と端子か
ら入力された情報とをバス・サイクル毎に比較し、一致
するか否やかを検出するアドレス信号比較一致検出回路
と、バス・サイクルに係わる端子のうちデータに関する
信号を端子毎に自ら生成した出力情報と端子から入力さ
れた情報とをバス・サイクル毎に比較し、一致するか否
かを検出するデータ信号比較一致検出回路と、アドレス
信号比較一致検出回路の出力を一時的に保持するアドレ
ス信号比較結果記憶回路と、アドレス信号比較結果記憶
回路の出力またはアドレス信号比較一致検出回路の出力
のどちらかを選択するマルチプレクサ回路とマルチプレ
クサ回路の出力とデータ信号比較一致検出回路の出力と
の論理積を、外部に通知するための一致／不一致通知出
力端子から構成される。
次に本発明の実施例について図面を参照して説明する。
第１図と第２図は本発明の第１の実施例を示した図であ
り、第11図は、これらの全体のブロック構成を示した図
である。
り、第11図は、これらの全体のブロック構成を示した図
である。
第２図においてADRSI1（101）,ADRSI2（102）,ADRSIn
（103）はアドレス信号の監視対象となる端子に出力さ
れる内部生成端子出力信号であり、DATAI1（104）,DATA
I2（105）,DATAIn（106）はデータ信号の監視対象とな
る端子に出力される内部生成端子出力信号である。これ
らの信号は３ステート・バッファ（122）を経由してそ
れぞれADRS1（111）,ADRS2（112）,ADRSn（113）,DATA1
（114）,DATA2（115）,DATAn（116）の各端子に出力さ
れる。３ステート・バッファ（122）は、NRMLMODE（12
1）によって制御される。通常モードのマイクロプロセ
ッサではNRMLMODE（121）はアクティブに設定され、内
部生成端子出力信号が各端子に出力される。一方、監視
モードのマイクロプロセッサでNRMLMODE（121）はイン
アクティブに設定され、各端子はフローティング状態に
なる。従来例では説明したように通常モードのマイクロ
プロセッサと監視モードのマイクロプロセッサは端子毎
に接続されており、監視モードのマイクロプロセッサで
は自分自身が生成した内部生成端子出力信号と各端子か
ら生成される通常モードのマイクロプロセッサの信号の
比較一致をおこなう。この比較一致を排他的論理和ゲー
ト（123）がおこない、全信号の一致をダイナミックの
アンド回路（124〜127）で検出する。ダイナミックのア
ンド回路は監視対象の各端子に存在する排他的論理和ゲ
ートの出力を入力としているので、監視対象の端子にお
いて一つでも通常モードと監視モードのマイクロプロセ
ッサの出力が異なればアドレス信号比較結果CMPADRS（1
24），データ信号比較結果CMPDATA（128）がロウ・レベ
ルになる。
（103）はアドレス信号の監視対象となる端子に出力さ
れる内部生成端子出力信号であり、DATAI1（104）,DATA
I2（105）,DATAIn（106）はデータ信号の監視対象とな
る端子に出力される内部生成端子出力信号である。これ
らの信号は３ステート・バッファ（122）を経由してそ
れぞれADRS1（111）,ADRS2（112）,ADRSn（113）,DATA1
（114）,DATA2（115）,DATAn（116）の各端子に出力さ
れる。３ステート・バッファ（122）は、NRMLMODE（12
1）によって制御される。通常モードのマイクロプロセ
ッサではNRMLMODE（121）はアクティブに設定され、内
部生成端子出力信号が各端子に出力される。一方、監視
モードのマイクロプロセッサでNRMLMODE（121）はイン
アクティブに設定され、各端子はフローティング状態に
なる。従来例では説明したように通常モードのマイクロ
プロセッサと監視モードのマイクロプロセッサは端子毎
に接続されており、監視モードのマイクロプロセッサで
は自分自身が生成した内部生成端子出力信号と各端子か
ら生成される通常モードのマイクロプロセッサの信号の
比較一致をおこなう。この比較一致を排他的論理和ゲー
ト（123）がおこない、全信号の一致をダイナミックの
アンド回路（124〜127）で検出する。ダイナミックのア
ンド回路は監視対象の各端子に存在する排他的論理和ゲ
ートの出力を入力としているので、監視対象の端子にお
いて一つでも通常モードと監視モードのマイクロプロセ
ッサの出力が異なればアドレス信号比較結果CMPADRS（1
24），データ信号比較結果CMPDATA（128）がロウ・レベ
ルになる。
第１図において、非パイプライン化バス・サイクルに比
べパイプライン化バス・サイクルの場合、アドレス信号
比較結果CMPADRS（124）をバス・サイクル開始信号BCYS
T（141）を１クロック遅延させたタイミング（144）で
Ｄフリップ・フロップ（134）に保持する。その出力
と、アドレス信号比較結果CMPADRS（124）をバス・サイ
クル・モード信号（133）によりマルチプレクサ（132）
で切換える。この出力信号と、データ信号比較結果CMPD
ATA（128）をアンド・ゲート（131）で合成する。これ
を、バス・サイクル・ストローブ信号DS（142）を入力
としたタイミング生成回路（136）によるタイミングで
Ｄフリップ・フロップ（137）に保持する。その出力
を、アンド・ゲート（139）を通ることによって、定め
られた期間だけ、一致信号端子MATCH（143）に出力す
る。この定められた期間とは、バス・サイクル・ストロ
ーブ信号DS（142）をダイナミックのディレイ回路（13
5）により、１クロック遅延した期間でアンド・ゲート
（139）に入力される。ここで、バス・サイクル・モー
ド信号（133）とは、バス・サイクル開始信号BCYST（14
1）と、バス・サイクル・ストローブ信号DS（142）のア
ンド回路（138）により生成され、パイプライン化バス
・サイクル動作中にアクティブとなる。
べパイプライン化バス・サイクルの場合、アドレス信号
比較結果CMPADRS（124）をバス・サイクル開始信号BCYS
T（141）を１クロック遅延させたタイミング（144）で
Ｄフリップ・フロップ（134）に保持する。その出力
と、アドレス信号比較結果CMPADRS（124）をバス・サイ
クル・モード信号（133）によりマルチプレクサ（132）
で切換える。この出力信号と、データ信号比較結果CMPD
ATA（128）をアンド・ゲート（131）で合成する。これ
を、バス・サイクル・ストローブ信号DS（142）を入力
としたタイミング生成回路（136）によるタイミングで
Ｄフリップ・フロップ（137）に保持する。その出力
を、アンド・ゲート（139）を通ることによって、定め
られた期間だけ、一致信号端子MATCH（143）に出力す
る。この定められた期間とは、バス・サイクル・ストロ
ーブ信号DS（142）をダイナミックのディレイ回路（13
5）により、１クロック遅延した期間でアンド・ゲート
（139）に入力される。ここで、バス・サイクル・モー
ド信号（133）とは、バス・サイクル開始信号BCYST（14
1）と、バス・サイクル・ストローブ信号DS（142）のア
ンド回路（138）により生成され、パイプライン化バス
・サイクル動作中にアクティブとなる。
以上述べた動作をタイミング図で示したものが第４図と
第５図である。
第５図である。
第４図は、非パイプライン化バス・サイクル動作中のタ
イミング図を示したものである。この場合、アドレス信
号比較結果CMPADRS（124）と、データ信号比較結果CMPD
ATA（128）より一致信号端子MATCH（143）を生成する。
イミング図を示したものである。この場合、アドレス信
号比較結果CMPADRS（124）と、データ信号比較結果CMPD
ATA（128）より一致信号端子MATCH（143）を生成する。
第５図は、パイプライン化バス・サイクル動作中のタイ
ミング図を示したものである。この場合、バス・サイク
ル開始信号BCYST（141）を１クロック遅延させたタイミ
ング（144）でＤフリップ・フロップ（134）に保持され
たアドレス信号比較結果CMPADRS（124）と、データ信号
比較結果CMPDATA（128）より一致信号端子MATCH（143）
を生成する。
ミング図を示したものである。この場合、バス・サイク
ル開始信号BCYST（141）を１クロック遅延させたタイミ
ング（144）でＤフリップ・フロップ（134）に保持され
たアドレス信号比較結果CMPADRS（124）と、データ信号
比較結果CMPDATA（128）より一致信号端子MATCH（143）
を生成する。
第２図と第３図は、本発明の第２の実施例を示した図で
あり、第11図はこれらの全体のブロック構成を示した図
である。
あり、第11図はこれらの全体のブロック構成を示した図
である。
第２図は、第１の実施例で説明した通りである。
第３図において、非パイプライン化バス・サイクルに比
べてパイプライン化バス・サイクルの場合、１クロック
先にアドレス信号が出力される。従って、アドレス信号
比較結果CMPADRS（124）を１クロック遅延（154）させ
ることによってタイミングを合せる。この信号と、アド
レス信号比較結果CMPADRS（124）をバス・サイクル・モ
ード信号（153）によりマルチプレクサ（152）で切換え
る。この出力信号と、データ信号比較結果CMPDATA（12
8）を、アンド・ゲート（151）で合成する。これを、バ
ス・サイクル・ストローブ信号DS（162）を入力とした
タイミング生成回路（156）によるタイミングでＤフリ
ップ・フロップ（157）を保持する。その出力を、アン
ド・ゲート（159）を通ることによって、定められた期
間だけ、一致信号端子MATCH（163）に出力する。この定
められた期間とは、バス・サイクル・ストローブ信号DS
（162）をダイナミックのディレイ回路（155）により、
１クロック遅延した期間でアンド・ゲート（159）に入
力される。ここで、バス・サイクル・モード信号（15
3）とは、バス・サイクル開始信号BCYST（161）と、バ
ス・サイクル・ストローブ信号DS（162）のアンド回路
（158）により生成され、パイプライン化バス・サイク
ル動作中にアクティブとなる。
べてパイプライン化バス・サイクルの場合、１クロック
先にアドレス信号が出力される。従って、アドレス信号
比較結果CMPADRS（124）を１クロック遅延（154）させ
ることによってタイミングを合せる。この信号と、アド
レス信号比較結果CMPADRS（124）をバス・サイクル・モ
ード信号（153）によりマルチプレクサ（152）で切換え
る。この出力信号と、データ信号比較結果CMPDATA（12
8）を、アンド・ゲート（151）で合成する。これを、バ
ス・サイクル・ストローブ信号DS（162）を入力とした
タイミング生成回路（156）によるタイミングでＤフリ
ップ・フロップ（157）を保持する。その出力を、アン
ド・ゲート（159）を通ることによって、定められた期
間だけ、一致信号端子MATCH（163）に出力する。この定
められた期間とは、バス・サイクル・ストローブ信号DS
（162）をダイナミックのディレイ回路（155）により、
１クロック遅延した期間でアンド・ゲート（159）に入
力される。ここで、バス・サイクル・モード信号（15
3）とは、バス・サイクル開始信号BCYST（161）と、バ
ス・サイクル・ストローブ信号DS（162）のアンド回路
（158）により生成され、パイプライン化バス・サイク
ル動作中にアクティブとなる。
以上述べた動作をタイミング図で示したものが第６図と
第７図である。
第７図である。
第６図は、非パイプライン化バス・サイクル動作中のタ
イミング図を示したものである。この場合、アドレス信
号比較結果CMPADRS（124）と、データ信号比較結果CMPD
ATA（128）より一致信号端子MATCH（163）を生成する。
イミング図を示したものである。この場合、アドレス信
号比較結果CMPADRS（124）と、データ信号比較結果CMPD
ATA（128）より一致信号端子MATCH（163）を生成する。
第７図は、パイプライン化バス・サイクル動作中のタイ
ミング図を示したものである。この場合、アドレス信号
比較結果CMPADRS（124）を１クロック遅延させた信号
と、データ信号比較結果CMPDATA（128）より一致信号端
子MATCH（163）を生成する。
ミング図を示したものである。この場合、アドレス信号
比較結果CMPADRS（124）を１クロック遅延させた信号
と、データ信号比較結果CMPDATA（128）より一致信号端
子MATCH（163）を生成する。
以上説明したように、従来の監視モードを有するマイク
ロプロセッサでは、非パイプライン化バス・サイクルの
みに対応していたのに対して、本発明では、非パイプラ
イン化バス・サイクルに加えて、パイプライン化バス・
サイクルにも対応して、一致／不一致信号を出力するこ
とができるという効果がある。
ロプロセッサでは、非パイプライン化バス・サイクルの
みに対応していたのに対して、本発明では、非パイプラ
イン化バス・サイクルに加えて、パイプライン化バス・
サイクルにも対応して、一致／不一致信号を出力するこ
とができるという効果がある。
第１図は本発明の第１の実施例図、第２図は、本発明の
第１および第２の実施例における出力端子比較部の回路
図、第３図は本発明の第２の実施例を示した図、第４図
は、本発明の第１の実施例における非パイプライン化バ
ス・サイクルの動作タイミング図、第５図は本発明の第
１の実施例におけるパイプライン化バス・サイクルの動
作タイミング図、第６図は本発明の第２の実施例におけ
る非パイプライン化バス・サイクルの動作タイミング
図、第７図は本発明の第２の実施例におけるパイプライ
ン化バス・サイクルの動作タイミング図、第８図は従来
例を示した図、第９図は従来例において非パイプライン
化バス・サイクルの動作タイミング図、第10図は従来例
においてパイプライン化バス・サイクルの動作タイミン
グ図、第11図は本発明の全体のブロック構成を示した図
である。 101……アドレス端子出力信号源、102……アドレス端子
出力信号源、103……アドレス端子出力信号源、104……
データ端子出力信号源、105……データ端子出力信号
源、106……データ端子出力信号源、111……アドレス出
力端子、112……アドレス出力端子、113……アドレス出
力端子、114……データ出力端子、115……データ出力端
子、116……データ出力端子、121……モード切替信号、
122……３ステート・バッファ、123……排他的論理和、
124……アドレス比較結果、125……ＮチャンネルMOSト
ランジスタ、126……ＮチャンネルMOSトランジスタ、12
7……ＮチャンネルMOSトランジスタ、128……データ比
較結果、131……アンド・ゲート、132……マルチプレク
サ、133……バス・サイクル・モード信号、134……Ｄフ
リック・フロップ、135……１クロック遅延回路、136…
…タイミング生成回路、137……Ｄフリップ・フロッ
プ、138……アンド・ゲート、139……アンド・ゲート、
141……バス・サイクル開始信号、142……バス・サイク
ル・ストローブ信号、143……一致／不一致出力端子、1
44……バス・サイクル開始信号の１クロック遅延信号、
145……Ｄフリップ・フロップ（134）の出力信号、151
……アンド・ゲート、152……マルチプレクサ、153……
バス・サイクル・モード信号、154……１クロック遅延
回路、155……10クロック遅延回路、156……タイミング
生成回路、157……Ｄフリップ・フロップ、158……アン
ド・ゲート、159……アンド・ゲート、161……バス・サ
イクル開始信号、162……バス・サイクル・ストローブ
信号、163……一致／不一致出力端子、164……アドレス
比較結果を0.5クロック遅延させた信号、165……アドレ
ス比較結果を1.5クロック遅延させた信号。
第１および第２の実施例における出力端子比較部の回路
図、第３図は本発明の第２の実施例を示した図、第４図
は、本発明の第１の実施例における非パイプライン化バ
ス・サイクルの動作タイミング図、第５図は本発明の第
１の実施例におけるパイプライン化バス・サイクルの動
作タイミング図、第６図は本発明の第２の実施例におけ
る非パイプライン化バス・サイクルの動作タイミング
図、第７図は本発明の第２の実施例におけるパイプライ
ン化バス・サイクルの動作タイミング図、第８図は従来
例を示した図、第９図は従来例において非パイプライン
化バス・サイクルの動作タイミング図、第10図は従来例
においてパイプライン化バス・サイクルの動作タイミン
グ図、第11図は本発明の全体のブロック構成を示した図
である。 101……アドレス端子出力信号源、102……アドレス端子
出力信号源、103……アドレス端子出力信号源、104……
データ端子出力信号源、105……データ端子出力信号
源、106……データ端子出力信号源、111……アドレス出
力端子、112……アドレス出力端子、113……アドレス出
力端子、114……データ出力端子、115……データ出力端
子、116……データ出力端子、121……モード切替信号、
122……３ステート・バッファ、123……排他的論理和、
124……アドレス比較結果、125……ＮチャンネルMOSト
ランジスタ、126……ＮチャンネルMOSトランジスタ、12
7……ＮチャンネルMOSトランジスタ、128……データ比
較結果、131……アンド・ゲート、132……マルチプレク
サ、133……バス・サイクル・モード信号、134……Ｄフ
リック・フロップ、135……１クロック遅延回路、136…
…タイミング生成回路、137……Ｄフリップ・フロッ
プ、138……アンド・ゲート、139……アンド・ゲート、
141……バス・サイクル開始信号、142……バス・サイク
ル・ストローブ信号、143……一致／不一致出力端子、1
44……バス・サイクル開始信号の１クロック遅延信号、
145……Ｄフリップ・フロップ（134）の出力信号、151
……アンド・ゲート、152……マルチプレクサ、153……
バス・サイクル・モード信号、154……１クロック遅延
回路、155……10クロック遅延回路、156……タイミング
生成回路、157……Ｄフリップ・フロップ、158……アン
ド・ゲート、159……アンド・ゲート、161……バス・サ
イクル開始信号、162……バス・サイクル・ストローブ
信号、163……一致／不一致出力端子、164……アドレス
比較結果を0.5クロック遅延させた信号、165……アドレ
ス比較結果を1.5クロック遅延させた信号。
Claims (1)
- 【請求項１】それぞれのマイクロプロセッサが、通常モ
ードと、監視モードと、先行するバス・サイクルの終了
を待たずに次のバス・サイクルのアドレス信号を出力す
ることにより、前記アドレス信号と前バス・サイクルの
データ信号を重複させて外部でバス・サイクルのパイプ
ライン化を可能とするパイプライン化バス・サイクル
と、前記アドレス信号および前記データ信号を先行する
バス・サイクル終了後に出力する非パイプライン化バス
・サイクルと、バス・サイクルに係わる端子のうちアド
レスに関する信号を端子毎に自ら生成した出力情報と端
子から入力された情報とをバス・サイクル毎に比較する
アドレス信号比較一致検出回路と、バス・サイクルに係
わる端子のうちデータに関する信号を端子毎に自ら生成
した出力情報と端子から入力された情報とをバス・サイ
クル毎に比較するデータ信号比較一致検出回路と、前記
アドレス信号比較一致検出回路の出力を一時的に保持す
るアドレス信号比較結果記憶回路と、前記アドレス信号
比較結果記憶回路の出力または前記アドレス信号比較一
致検出回路の出力のどちらかを選択するマルチプレクサ
回路と、前記マルチプレクサ回路の出力および前記デー
タ信号一致検出回路の出力の論理積を外部に通知するた
めの一致／不一致通知出力端子とを有し、通常モードに
指定されたマイクロプロセッサは、端子を駆動すること
により外部から命令およびデータをアクセスし命令に従
って処理を行ない、監視モードに指定されたマイクロプ
ロセッサは、通常モードに指定されたマイクロプロセッ
サがアクセスした命令とデータを取り込み、通常モード
に指定されたマイクロプロセッサと同一の処理を行なう
が自ら端子を駆動せず、通常モードに指定されたマイク
ロプロセッサが端子に出力した情報と自らの処理により
生成された情報とを前記アドレス信号比較一致検出回路
と前記データ信号比較一致検出回路の各々において比較
し、前記パイプライン化バス・サイクル動作中は前記ア
ドレス信号比較結果記憶回路の出力を、前記非パイプラ
イン化バス・サイクル作動中は前記アドレス信号比較一
致検出回路の出力を前記マルチプレクサ回路でそれぞれ
選択し、前記マルチプレクサ回路の出力と前記データ信
号比較一致検出回路の出力との論理積を、前記一致／不
一致通知出力端子に出力することを特徴とするマイクロ
プロセッサの冗長構成による機能監視方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201229A JPH0721769B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロプロセッサの冗長構成による機能監視方式 |
| EP89114929A EP0358955B1 (en) | 1988-08-12 | 1989-08-11 | Microprocessor in a redundant configuration with a monitoring mode of operation |
| DE68919605T DE68919605T2 (de) | 1988-08-12 | 1989-08-11 | Mikroprozessor in einer Redundanzkonfiguration mit einer Überwachungsbetriebsart. |
| US07/393,180 US5054026A (en) | 1988-08-12 | 1989-08-14 | Microprocessor having functional redundancy monitoring mode of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201229A JPH0721769B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロプロセッサの冗長構成による機能監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250735A JPH0250735A (ja) | 1990-02-20 |
| JPH0721769B2 true JPH0721769B2 (ja) | 1995-03-08 |
Family
ID=16437474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201229A Expired - Lifetime JPH0721769B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロプロセッサの冗長構成による機能監視方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5054026A (ja) |
| EP (1) | EP0358955B1 (ja) |
| JP (1) | JPH0721769B2 (ja) |
| DE (1) | DE68919605T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5551050A (en) * | 1989-12-20 | 1996-08-27 | Texas Instruments Incorporated | System and method using synchronized processors to perform real time internal monitoring of a data processing device |
| US5157780A (en) * | 1990-06-12 | 1992-10-20 | Advanced Micro Devices, Inc. | Master-slave checking system |
| US5263034A (en) * | 1990-10-09 | 1993-11-16 | Bull Information Systems Inc. | Error detection in the basic processing unit of a VLSI central processor |
| US6247144B1 (en) * | 1991-01-31 | 2001-06-12 | Compaq Computer Corporation | Method and apparatus for comparing real time operation of object code compatible processors |
| US5434997A (en) * | 1992-10-02 | 1995-07-18 | Compaq Computer Corp. | Method and apparatus for testing and debugging a tightly coupled mirrored processing system |
| US5758058A (en) * | 1993-03-31 | 1998-05-26 | Intel Corporation | Apparatus and method for initializing a master/checker fault detecting microprocessor |
| US5550736A (en) * | 1993-04-27 | 1996-08-27 | Honeywell Inc. | Fail-operational fault tolerant flight critical computer architecture and monitoring method |
| GB2317032A (en) * | 1996-09-07 | 1998-03-11 | Motorola Gmbh | Microprocessor fail-safe system |
| US5892897A (en) * | 1997-02-05 | 1999-04-06 | Motorola, Inc. | Method and apparatus for microprocessor debugging |
| JP4008086B2 (ja) * | 1998-02-04 | 2007-11-14 | 沖電気工業株式会社 | データモニタ回路 |
| US7665070B2 (en) * | 2004-04-23 | 2010-02-16 | International Business Machines Corporation | Method and apparatus for a computing system using meta program representation |
| US8301870B2 (en) * | 2006-07-27 | 2012-10-30 | International Business Machines Corporation | Method and apparatus for fast synchronization and out-of-order execution of instructions in a meta-program based computing system |
| US8819485B2 (en) | 2012-03-12 | 2014-08-26 | Infineon Technologies Ag | Method and system for fault containment |
| US10002056B2 (en) | 2015-09-15 | 2018-06-19 | Texas Instruments Incorporated | Integrated circuit chip with cores asymmetrically oriented with respect to each other |
| DE102016208864A1 (de) * | 2016-05-23 | 2017-11-23 | Robert Bosch Gmbh | Recheneinheit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0096510B1 (en) * | 1982-06-03 | 1988-07-27 | LUCAS INDUSTRIES public limited company | Control system primarily responsive to signals from digital computers |
| US4541094A (en) * | 1983-03-21 | 1985-09-10 | Sequoia Systems, Inc. | Self-checking computer circuitry |
| US4697233A (en) * | 1984-04-02 | 1987-09-29 | Unisys Corporation | Partial duplication of pipelined stack with data integrity checking |
| IT1213344B (it) * | 1986-09-17 | 1989-12-20 | Honoywell Information Systems | Architettura di calcolatore a tolleranza di guasto. |
-
1988
- 1988-08-12 JP JP63201229A patent/JPH0721769B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-11 EP EP89114929A patent/EP0358955B1/en not_active Expired - Lifetime
- 1989-08-11 DE DE68919605T patent/DE68919605T2/de not_active Expired - Fee Related
- 1989-08-14 US US07/393,180 patent/US5054026A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68919605D1 (de) | 1995-01-12 |
| EP0358955A2 (en) | 1990-03-21 |
| JPH0250735A (ja) | 1990-02-20 |
| DE68919605T2 (de) | 1995-04-06 |
| EP0358955B1 (en) | 1994-11-30 |
| US5054026A (en) | 1991-10-01 |
| EP0358955A3 (en) | 1991-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5357626A (en) | Processing system for providing an in circuit emulator with processor internal state | |
| US5955905A (en) | Signal generator with synchronous mirror delay circuit | |
| US5948111A (en) | Real time comparison of integrated circuit operation | |
| JPH0721769B2 (ja) | マイクロプロセッサの冗長構成による機能監視方式 | |
| US6360292B1 (en) | Method and system for processing pipelined memory commands | |
| JPH0630087B2 (ja) | インタ−フエ−ス回路 | |
| US4386401A (en) | High speed processing restarting apparatus | |
| KR20010040959A (ko) | 태스크 스위칭에 의한 제로 오버헤드 컴퓨터 인터럽트 | |
| US5537582A (en) | Bus interface circuitry for synchronizing central processors running at multiple clock frequencies to other computer system circuitry | |
| EP0343626A2 (en) | Microprocessor operable in a functional redundancy monitor mode | |
| JP2586138B2 (ja) | マイクロプロセッサ | |
| US5579526A (en) | Synchronous/asynchronous feedback system having logic circuit for changing the state of the processing core in response to output of synchronous state machine and asynchronous late inputs | |
| JPS6290742A (ja) | 中央処理装置の性能を向上させる方法および装置 | |
| US6928575B2 (en) | Apparatus for controlling and supplying in phase clock signals to components of an integrated circuit with a multiprocessor architecture | |
| US5745742A (en) | Apparatus for coordinating clock distribution in a fully redundant computer system | |
| JP3001547B1 (ja) | インサーキットエミュレータ | |
| JP2720580B2 (ja) | フォールト・トレラント・コンピュータ | |
| JP2652640B2 (ja) | 非同期マイクロマシン／インターフエイス | |
| JP2924004B2 (ja) | 命令コード転送方式 | |
| JPH03132852A (ja) | バス非同期制御方式 | |
| JP3242474B2 (ja) | データ処理装置 | |
| JPH01321545A (ja) | バス・ステート制御回路 | |
| JP3425888B2 (ja) | 省電力回路 | |
| JP2645462B2 (ja) | データ処理システム | |
| JPH02178745A (ja) | シングルチップマイクロコンピュータ |