JPH0250735A - マイクロプロセッサの冗長構成による機能監視方式 - Google Patents
マイクロプロセッサの冗長構成による機能監視方式Info
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- JPH0250735A JPH0250735A JP63201229A JP20122988A JPH0250735A JP H0250735 A JPH0250735 A JP H0250735A JP 63201229 A JP63201229 A JP 63201229A JP 20122988 A JP20122988 A JP 20122988A JP H0250735 A JPH0250735 A JP H0250735A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1637—Error detection by comparing the output of redundant processing systems using additional compare functionality in one or some but not all of the redundant processing components
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Debugging And Monitoring (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にマイクロプロセッサ
の冗長構成による機能監視方式の回路に関する。
の冗長構成による機能監視方式の回路に関する。
マイクロプロセッサの性能および機能が向上するに伴い
、電子交換機や銀行オンライン端末、医療機器など高い
信頼性が要求される分野にまで応用が拡大してきている
。マイクロプロセ、すを使った高信頼化システムは一般
的に複数のプロセッサによる多重化構成で実現されてい
る。このため、最近一部の先進的なマイクロプロセッサ
では高信頼化システムの構成をサポートするための機能
を有しているものがある。
、電子交換機や銀行オンライン端末、医療機器など高い
信頼性が要求される分野にまで応用が拡大してきている
。マイクロプロセ、すを使った高信頼化システムは一般
的に複数のプロセッサによる多重化構成で実現されてい
る。このため、最近一部の先進的なマイクロプロセッサ
では高信頼化システムの構成をサポートするための機能
を有しているものがある。
その主要な機能は通常モードと監視モードの２つのモー
ドを動作する機能である。通常モードのマイクロプロセ
ッサは、−アドレスを出力し、命令をフェッチしそれを
実行し、オペランドのリード／ライトをおこなう。これ
に対し監視モードのマイクロプロセッサは通常モードの
マイクロプロセッサと同期して動作するがアドレス端子
やデータ端子などは駆動しない。そして、監視モードの
マイクロプロセッサは通常モードのマイクロプロセッサ
と端子毎に接続されており、通常モードのマイクロプロ
セッサがリードした命令やオペランド・データを監視モ
ードのマイクロプロセッサも同時に取り込み、命令の実
行をおこなう。そして、監視モードのマイクロプロセッ
サは自ら生成したアドレスやデータと端子から入力され
た通常モードのマイクロプロセッサが出力したアドレス
やデータとを比較し、その結果、通常モードのマイクロ
プロセッサが同一の動作をしている場合には監視モード
のマイクロプロセッサは一致信号を外部に通知する。そ
して、この一致信号は次のバス・サイクルが起動され、
その比較結果が出力されるまで保持されることになって
いる。
ドを動作する機能である。通常モードのマイクロプロセ
ッサは、−アドレスを出力し、命令をフェッチしそれを
実行し、オペランドのリード／ライトをおこなう。これ
に対し監視モードのマイクロプロセッサは通常モードの
マイクロプロセッサと同期して動作するがアドレス端子
やデータ端子などは駆動しない。そして、監視モードの
マイクロプロセッサは通常モードのマイクロプロセッサ
と端子毎に接続されており、通常モードのマイクロプロ
セッサがリードした命令やオペランド・データを監視モ
ードのマイクロプロセッサも同時に取り込み、命令の実
行をおこなう。そして、監視モードのマイクロプロセッ
サは自ら生成したアドレスやデータと端子から入力され
た通常モードのマイクロプロセッサが出力したアドレス
やデータとを比較し、その結果、通常モードのマイクロ
プロセッサが同一の動作をしている場合には監視モード
のマイクロプロセッサは一致信号を外部に通知する。そ
して、この一致信号は次のバス・サイクルが起動され、
その比較結果が出力されるまで保持されることになって
いる。
これらの動作をタイミング図で示したものが、第９図で
ある。アドレス信号およびデータ信号を先行するバス・
サイクル終了後に出力する非パイプライン化バス・サイ
クルを示している。この時のバス・サイクルは、ＴＩ、
Ｔ２の２クロツクで構成さｈているものとする。第１の
バス・サイクルにおける比較結果はそのバス・サイクル
の１回目のＴ２終了から出力され始め、第２のバス・サ
イクルまで保持される。このタイミング図では、第２の
バス・サイクルの２回目のＴ２からはウェイトを示して
いる。ここで、ＣＬＫはクロック信号、ＢＣＹＳＴはバ
ス・サイクルの開始を示す信号、ＡＤＲ３はアドレス信
号、ＤＡＴＡは書き込みデータ信号、ＤＳはバス・サイ
クルにおけるストローブ信号、ＭＡＴＣＨは比較結果の
一致を示す信号である。この非パイプライン化バス・サ
イクルにおける回路図を第８図に示す。
ある。アドレス信号およびデータ信号を先行するバス・
サイクル終了後に出力する非パイプライン化バス・サイ
クルを示している。この時のバス・サイクルは、ＴＩ、
Ｔ２の２クロツクで構成さｈているものとする。第１の
バス・サイクルにおける比較結果はそのバス・サイクル
の１回目のＴ２終了から出力され始め、第２のバス・サ
イクルまで保持される。このタイミング図では、第２の
バス・サイクルの２回目のＴ２からはウェイトを示して
いる。ここで、ＣＬＫはクロック信号、ＢＣＹＳＴはバ
ス・サイクルの開始を示す信号、ＡＤＲ３はアドレス信
号、ＤＡＴＡは書き込みデータ信号、ＤＳはバス・サイ
クルにおけるストローブ信号、ＭＡＴＣＨは比較結果の
一致を示す信号である。この非パイプライン化バス・サ
イクルにおける回路図を第８図に示す。
マイクロプロセッサを使った高速化技術の一つにパイプ
ライン化バス・サイクルがある。これは、アドレス信号
だけを早く出力し、かつ前バス・サイクルとのオーバ・
ラップを行ないマイクロプロセッサ外部でのパイプライ
ン化を可能としている。
ライン化バス・サイクルがある。これは、アドレス信号
だけを早く出力し、かつ前バス・サイクルとのオーバ・
ラップを行ないマイクロプロセッサ外部でのパイプライ
ン化を可能としている。
外部デバイスの応答時間に余裕を与えて、バスのスルー
プ、トを向上させるので、比較的安い部品を用いて高バ
ンド幅を実現することができる。いいかえると、低速の
デバイスにパイプライン化バス・サイクルを適用するこ
とにより、高速のデバイスでパイプライン化バス・サイ
クルを施さない場合と同じ効果が得られる。
プ、トを向上させるので、比較的安い部品を用いて高バ
ンド幅を実現することができる。いいかえると、低速の
デバイスにパイプライン化バス・サイクルを適用するこ
とにより、高速のデバイスでパイプライン化バス・サイ
クルを施さない場合と同じ効果が得られる。
第１０図は、アドレス信号を非パイプライン化バス・サ
イクルより１クロック先行して出力するパイプライン化
バス・サイクルを示している。この時のバス・サイクル
は、ＴＩＡ、Ｔ２Ａの２クロツクで構成されているもの
とする。パイプライン化バス・サイクルのアドレス信号
ＡＤＲ８は、１つの前のバス・サイクルのＴ２Ａから次
のＴＩＡまで出力する。しかし、書き込みデータ信号Ｄ
ＡＴＡは、ＴＩＡのクロック信号ＣＬＫのロウ・レベル
から、次のバス・サイクルのＴＩＡのクロックのロウ・
レベルまで出力される。
イクルより１クロック先行して出力するパイプライン化
バス・サイクルを示している。この時のバス・サイクル
は、ＴＩＡ、Ｔ２Ａの２クロツクで構成されているもの
とする。パイプライン化バス・サイクルのアドレス信号
ＡＤＲ８は、１つの前のバス・サイクルのＴ２Ａから次
のＴＩＡまで出力する。しかし、書き込みデータ信号Ｄ
ＡＴＡは、ＴＩＡのクロック信号ＣＬＫのロウ・レベル
から、次のバス・サイクルのＴＩＡのクロックのロウ・
レベルまで出力される。
通常モードのマイクロプロセッサの動作を監視する従来
の監視モードのマイクロプロセッサで動作一致信号はす
べて同一タイミングであった。しかし、パイプライン化
バス・サイクル動作中は、アドレス信号の比較タイミン
グと書き込みデータ信号の比較タイミングに時間的な差
が生じてしまう。この時間的な差とは、アドレス信号が
、非パイプライン化バス・サイクルの動作中と比べて先
行しているクロック分のことをいう。また、非パイプラ
イン化バス・サイクルとパイプライン化バス・サイクル
の両方に対応して比較結果を出力しなければならない。
の監視モードのマイクロプロセッサで動作一致信号はす
べて同一タイミングであった。しかし、パイプライン化
バス・サイクル動作中は、アドレス信号の比較タイミン
グと書き込みデータ信号の比較タイミングに時間的な差
が生じてしまう。この時間的な差とは、アドレス信号が
、非パイプライン化バス・サイクルの動作中と比べて先
行しているクロック分のことをいう。また、非パイプラ
イン化バス・サイクルとパイプライン化バス・サイクル
の両方に対応して比較結果を出力しなければならない。
本発明は、バス・サイクルに係わる端子のうちアドレス
に関する信号を端子毎に自ら生成した出力情報と端子か
ら入力された情報とをバス・サイクル毎に比較し、一致
するか否やかを検出するアドレス信号比較一致検出回路
と、バス・サイクルに係わる端子のうちデータに関する
信号を端子毎に自ら生成した出力情報と端子から入力さ
れた情報とをバス・サイクル毎に比較し、一致するか否
やかを検出するデータ信号比較一致検出回路と、アドレ
ス信号比較一致検出回路の出力を一時的に保持するアド
レス信号比較結果記憶回路と、アドレス信号比較結果記
憶回路の出力またはアドレス信号比較一致検出回路の出
力のどちらかを選択するマルチプレクサ回路とマルチプ
レクサ回路の出力とデータ信号比較一致検出回路の出力
との論理積を、外部に通知するための一致／不一致通知
出力端子から構成される。
に関する信号を端子毎に自ら生成した出力情報と端子か
ら入力された情報とをバス・サイクル毎に比較し、一致
するか否やかを検出するアドレス信号比較一致検出回路
と、バス・サイクルに係わる端子のうちデータに関する
信号を端子毎に自ら生成した出力情報と端子から入力さ
れた情報とをバス・サイクル毎に比較し、一致するか否
やかを検出するデータ信号比較一致検出回路と、アドレ
ス信号比較一致検出回路の出力を一時的に保持するアド
レス信号比較結果記憶回路と、アドレス信号比較結果記
憶回路の出力またはアドレス信号比較一致検出回路の出
力のどちらかを選択するマルチプレクサ回路とマルチプ
レクサ回路の出力とデータ信号比較一致検出回路の出力
との論理積を、外部に通知するための一致／不一致通知
出力端子から構成される。
次に本発明の実施例について図面を参照して説明する。
第１図と第２図は本発明の第１の実施例を示した図であ
り、第１１図は、これらの全体のブロック構成を示した
図である。
り、第１１図は、これらの全体のブロック構成を示した
図である。
第２図においてＡＤＲ８Ｉ １ （１０１）、 ＡＤ
Ｒ３Ｉ２ （１０２）、ＡＤＲ３Ｉｎ （１０３）はア
ドレス信号の監視対象となる端子に出力される内部生成
端子出力信号であり、ＤＡＴＡＩ １（１０４）。
Ｒ３Ｉ２ （１０２）、ＡＤＲ３Ｉｎ （１０３）はア
ドレス信号の監視対象となる端子に出力される内部生成
端子出力信号であり、ＤＡＴＡＩ １（１０４）。
ＤＡＴＡＩ ２ （１０５）、ＤＡＴＡＩ ｎ （１０
６）はデータ信号の監視対象となる端子に出力される内
部生成端子出力信号である。これらの信号は３ステート
・バッファ（１２２）を経由してそれぞれＡＤＲ３１（
１１１）、 ＡＤＲ３２（１１２）。
６）はデータ信号の監視対象となる端子に出力される内
部生成端子出力信号である。これらの信号は３ステート
・バッファ（１２２）を経由してそれぞれＡＤＲ３１（
１１１）、 ＡＤＲ３２（１１２）。
ＡＤＲ８ｎ （１１３）、ＤＡＴＡＩ （１１４）。
ＤＡＴＡ２ （１１５）、ＤＡＴＡｎ （１１６）の各
端子に出力される。３ステート・バッファ（１２２）は
、ＮＲＭＬＭＯＤＥ （１２１）によって制御される。
端子に出力される。３ステート・バッファ（１２２）は
、ＮＲＭＬＭＯＤＥ （１２１）によって制御される。
通常モードのマイクロプロセッサではＮＲＭＬＭＯＤＥ
（１２１）はアクティブに設定され、内部生成端子出
力信号が各端子に出力される。−方、監視モードのマイ
クロプロセッサでＮＲＭＬＭＯＤＥ （１２１）はイン
アクティブに設定され、各端子はフローティング状態に
なる。従来例では説明したように通常モードのマイクロ
プロセッサと監視モードのマイクロプロセッサは端子毎
に接続されており、監視モードのマイクロプロセッサで
は自分自身が生成した内部生成端子出力信号と各端子か
ら生成される通常モードのマイクロプロセッサの信号の
比較一致をおこなう。この比較−致を排他的論理和ゲー
）（１２３）がおこない、全信号の一致をダイナミック
のアンド回路（１２４〜１２７）で検出する。ダイナミ
ックのアンド回路は監視対象の各端子に存在する排他的
論理和ゲートの出力を入力としているので、監視対象の
端子において一つでも通常モードと監視モードのマイク
ロプロセッサの出力が異なればアドレス信号比較結果Ｃ
ＭＰＡＤＲ８（１２４）、データ信号比較結果ＣＭＰＤ
Ａ、ＴＡ （１２８）がロウ・レベルになる。
（１２１）はアクティブに設定され、内部生成端子出
力信号が各端子に出力される。−方、監視モードのマイ
クロプロセッサでＮＲＭＬＭＯＤＥ （１２１）はイン
アクティブに設定され、各端子はフローティング状態に
なる。従来例では説明したように通常モードのマイクロ
プロセッサと監視モードのマイクロプロセッサは端子毎
に接続されており、監視モードのマイクロプロセッサで
は自分自身が生成した内部生成端子出力信号と各端子か
ら生成される通常モードのマイクロプロセッサの信号の
比較一致をおこなう。この比較−致を排他的論理和ゲー
）（１２３）がおこない、全信号の一致をダイナミック
のアンド回路（１２４〜１２７）で検出する。ダイナミ
ックのアンド回路は監視対象の各端子に存在する排他的
論理和ゲートの出力を入力としているので、監視対象の
端子において一つでも通常モードと監視モードのマイク
ロプロセッサの出力が異なればアドレス信号比較結果Ｃ
ＭＰＡＤＲ８（１２４）、データ信号比較結果ＣＭＰＤ
Ａ、ＴＡ （１２８）がロウ・レベルになる。
第１図において、非パイプライン化バス・サイクルに比
ベパイプライン化バス・サイクルの場合、アドレス信号
比較結果ＣＭＰＡＤＲ８（１２４）をバス・サイクル開
始信号ＢＣＹＳＴ （１４１）を１クロツク遅延させた
タイミング（１４４）でＤフリップ・フロップ（１３４
）に保持する。その出力と、アドレス信号比較結果ＣＭ
ＰＡＤＲ８（１２４）をバス・サイクル・モード信号（
１３３）によりマルチプレクサ（１３２）で切換える。
ベパイプライン化バス・サイクルの場合、アドレス信号
比較結果ＣＭＰＡＤＲ８（１２４）をバス・サイクル開
始信号ＢＣＹＳＴ （１４１）を１クロツク遅延させた
タイミング（１４４）でＤフリップ・フロップ（１３４
）に保持する。その出力と、アドレス信号比較結果ＣＭ
ＰＡＤＲ８（１２４）をバス・サイクル・モード信号（
１３３）によりマルチプレクサ（１３２）で切換える。
この出力信号と、データ信号比較結果ＣＭＰＤＡＴＡ（
１２８）をアンド・ゲート（１３１）で合成する。これ
を、バス・サイクル・ストローブ信号ＤＳ（１４２）を
入力としたタイミング生成回路（１３６）によるタイミ
ングでＤフリ、プ・フロップ（１３７）に保持する。そ
の出力を、アンド・ゲート（１３９）を通ることによっ
て、定められた期間だけ、一致信号端子ＭＡＴＣＨ（１
４３）に出力する。この定めらｈた期間とは、バス・サ
イクル・ストローブ信号ＤＳ（１４２）をダイナミック
のデイレイ回路（１３５）により、１クロツク遅延した
期間でアンド・ゲート（１３９）に入力される。ここで
、バス・サイクル・モード信号（１３３）とは、バス・
サイクル開始信号ＢＣＹＳＴ （１４１）と、バス・サ
イクル・ストローブ信号ＤＳ（１４２）のアンド回路（
１３ｇ）により生成され、パイプライン化バス・サイク
ル動作中にアクティブとなる。
１２８）をアンド・ゲート（１３１）で合成する。これ
を、バス・サイクル・ストローブ信号ＤＳ（１４２）を
入力としたタイミング生成回路（１３６）によるタイミ
ングでＤフリ、プ・フロップ（１３７）に保持する。そ
の出力を、アンド・ゲート（１３９）を通ることによっ
て、定められた期間だけ、一致信号端子ＭＡＴＣＨ（１
４３）に出力する。この定めらｈた期間とは、バス・サ
イクル・ストローブ信号ＤＳ（１４２）をダイナミック
のデイレイ回路（１３５）により、１クロツク遅延した
期間でアンド・ゲート（１３９）に入力される。ここで
、バス・サイクル・モード信号（１３３）とは、バス・
サイクル開始信号ＢＣＹＳＴ （１４１）と、バス・サ
イクル・ストローブ信号ＤＳ（１４２）のアンド回路（
１３ｇ）により生成され、パイプライン化バス・サイク
ル動作中にアクティブとなる。
以上述べた動作をタイミング図で示したものが第４図と
第５図である。′ 第４図は、非パイプライン化バス・す、イクル動作中の
タイミング図を示したものである。この場合、アドレス
信号比較結果ＣＭＰＡＤＲ８（１２４）と、データ信号
比較結果ＣＭＰＤＡＴＡ （１２８）より一致信号端子
ＭＡＴＣＨ（１４３）を生成する。
第５図である。′ 第４図は、非パイプライン化バス・す、イクル動作中の
タイミング図を示したものである。この場合、アドレス
信号比較結果ＣＭＰＡＤＲ８（１２４）と、データ信号
比較結果ＣＭＰＤＡＴＡ （１２８）より一致信号端子
ＭＡＴＣＨ（１４３）を生成する。
第５図は、パイプライン化バス・サイクル動作中のタイ
ミング図を示したものである。この場合、バス・サイク
ル開始信号ＢＣＹＳＴ （１４１）を１クロツク遅延さ
せたタイミング（１４４）でＤフリップ・フロップ（１
３４）に保持されたアドレス信号比較結果ＣＭＰＡＤＲ
８（１２４）と、データ信号比較結果ＣＭＰＤＡＴＡ
（１２８）より一致信号端子ＭＡＴＣＨ（１４３）を生
成する。
ミング図を示したものである。この場合、バス・サイク
ル開始信号ＢＣＹＳＴ （１４１）を１クロツク遅延さ
せたタイミング（１４４）でＤフリップ・フロップ（１
３４）に保持されたアドレス信号比較結果ＣＭＰＡＤＲ
８（１２４）と、データ信号比較結果ＣＭＰＤＡＴＡ
（１２８）より一致信号端子ＭＡＴＣＨ（１４３）を生
成する。
第２図と第３図は、本発明の第２の実施例を示した図で
あり、第１１図はこれらの全体のブロック構成を示した
図である。
あり、第１１図はこれらの全体のブロック構成を示した
図である。
第２図は、第１の実施例で説明した通りである。
第３図において、非パイプライン化バス・サイクルに比
べてパイプライン化バス・サイクルの場合、１クロツク
先にアドレス信号が出力される。
べてパイプライン化バス・サイクルの場合、１クロツク
先にアドレス信号が出力される。
従って、アドレス信号比較結果ＣＭＰＡＤＲ８（１２４
）を１りｐツク遅延（１５４）させることによってタイ
ミングを合せる。この信号と、アドレス信号比較結果Ｃ
ＭＰＡＤＲ８（１２４）をバス・サイクル・モード信号
（１５３）によりマルチプレクサ（１５２）で切換える
。この出力信号と、データ信号比較結果ＣＭＰＤＡＴＡ
（４２８）を、アンド・ゲー）（１５１）で合成する
。これを、バス・サイクル・ストローブ信号ＤＳ （１
６２）を入力としたタイミング生成回路（１５６）・に
よるタイミングでＤフリップ・フロップ（１５７）を保
持する。その出力を、アンド・ゲート（１５９）を通る
ことによって、定められた期間だけ、一致信号端子ＭＡ
ＴＣＨ（１６３）に出力する。この定められた期間とは
、バス・サイクル・ストローブ信号ＤＳ（１６２）をダ
イナミ、りのデイレイ回路（１５５）により、１クロツ
ク遅延した期間でアンド・ゲート（１５９）に入力され
る。ここで、バス・サイクル・モード信号（１５３）と
は、バス・サイクル開始信号ＢＣＹＳＴ （１６１）と
、バス・サイクル・ストローブ信号ＤＳ（１６２）のア
ンド回路（１５８）により生成され、パイプライン化バ
ス・サイクル動作中にアクティブとなる。
）を１りｐツク遅延（１５４）させることによってタイ
ミングを合せる。この信号と、アドレス信号比較結果Ｃ
ＭＰＡＤＲ８（１２４）をバス・サイクル・モード信号
（１５３）によりマルチプレクサ（１５２）で切換える
。この出力信号と、データ信号比較結果ＣＭＰＤＡＴＡ
（４２８）を、アンド・ゲー）（１５１）で合成する
。これを、バス・サイクル・ストローブ信号ＤＳ （１
６２）を入力としたタイミング生成回路（１５６）・に
よるタイミングでＤフリップ・フロップ（１５７）を保
持する。その出力を、アンド・ゲート（１５９）を通る
ことによって、定められた期間だけ、一致信号端子ＭＡ
ＴＣＨ（１６３）に出力する。この定められた期間とは
、バス・サイクル・ストローブ信号ＤＳ（１６２）をダ
イナミ、りのデイレイ回路（１５５）により、１クロツ
ク遅延した期間でアンド・ゲート（１５９）に入力され
る。ここで、バス・サイクル・モード信号（１５３）と
は、バス・サイクル開始信号ＢＣＹＳＴ （１６１）と
、バス・サイクル・ストローブ信号ＤＳ（１６２）のア
ンド回路（１５８）により生成され、パイプライン化バ
ス・サイクル動作中にアクティブとなる。
以上述べた動作をタイミング図で示したものが第６図と
第７図である。
第７図である。
第６図は、非パイプライン化バス・サイクル動作中のタ
イミング図を示したものである。この場合、アドレス信
号比較結果ＣＭＰＡＤＲ３（１２４）と、データ信号比
較結果ＣＭＰＤＡＴＡ（１２８）より一致信号端子ＭＡ
ＴＣＨ（１６３）を生成する。
イミング図を示したものである。この場合、アドレス信
号比較結果ＣＭＰＡＤＲ３（１２４）と、データ信号比
較結果ＣＭＰＤＡＴＡ（１２８）より一致信号端子ＭＡ
ＴＣＨ（１６３）を生成する。
第７図は、パイプライン化バス・サイクル動作中のタイ
ミング図を示したものである。この場合、アドレス信号
比較結果ＣＭＰＡＤＲ８（１２４）を１クロツク遅延さ
せた信号と、データ信号比較結果ＣＭＰＤＡＴＡ （１
２ｇ）より一致信号端子ＭＡＴＣＨ（１６３）を生成す
る。
ミング図を示したものである。この場合、アドレス信号
比較結果ＣＭＰＡＤＲ８（１２４）を１クロツク遅延さ
せた信号と、データ信号比較結果ＣＭＰＤＡＴＡ （１
２ｇ）より一致信号端子ＭＡＴＣＨ（１６３）を生成す
る。
以上説明したように、従来の監視モードを有するマイク
ロプロセッサでは、非パイプライン化バス・サイクルの
みに対応していたのに対して、本発明では、非パイプラ
イン化バス・サイクルに加えて、パイプライン化バス・
サイクルにも対応して、一致／不一致信号を出力するこ
とができるという効果がある。
ロプロセッサでは、非パイプライン化バス・サイクルの
みに対応していたのに対して、本発明では、非パイプラ
イン化バス・サイクルに加えて、パイプライン化バス・
サイクルにも対応して、一致／不一致信号を出力するこ
とができるという効果がある。
第１図は本発明の第１の実施例図、第２図は、本発明の
第１および第２の実施例における出力端子比較部の回路
図、第３図は本発明の第２の実施例を示した図、第４図
は、本発明の第１の実施例における非パイプライン化バ
ス・サイクルの動作タイミング図、第５図は本発明の第
１の実施例におけるパイプライン化バス・サイクルの動
作タイミング図、第６図は本発明の第２の実施例におけ
る非パイプライン化バス・サイクルの動作タイミング図
、第７図は本発明の第２の実施例におけるパイプライン
化バス・サイクルの動作タイミング図、第８図は従来例
を示した図、第９図は従来例において非パイプライン化
バス・サイクルの動作タイミング図、第１０図は従来例
においてパイプライン化バス・サイクルの動作タイミン
グ図、第１１図は本発明の全体のブロック構成を示した
図である。 １０１・・・・・・アドレス端子出力信号源、１０２・
・・・・・アドレス端子出力信号源、１０３・・・・・
・アドレス端子出力信号源、１０４・・・・・・データ
端子出力信号源、１０５・・・・・・データ端子出力信
号源、１０６・・・・・・データ端子出力信号源、１１
１・・・・・・アドレス出力端子、１１２・・・・・・
アドレス出力端子、１１３・・・・・・アドレス出力端
子、１１４・・・・・・データ出力端子、１１５・・・
・・・データ出力端子、１１６・・・・・・データ出力
端子、１２１・・・・・・モード切替信号、１２２・・
・・・・３ステート・バッファ、１２３・・・・・・排
他的論理和、１２４・・・・・・アドレス比較結果、１
２５・・・・・・ＮチャンネルＭＯ８）ランジスタ、１
２６・・・・・・ＮチャンネルＭＯ８）ランジスタ、１
２７・・・・・・ＮチャンネルＭＯ８）ランジスタ、１
２８・・・・・・データ比較結果、１３１・・・・・・
アンド・ゲー）、１３２・・・・・・マルチプレクサ、
１３３・・・・・・バス・サイクル・モード信号、１３
４・・・・・・Ｄフリック・フロップ、１３５・・・・
・・１クロツク遅延回路、１３６・・・・・・タイミン
グ生成回路、１３７・・・・・・Ｄフリップ・フロップ
、１３８・・・・・・アンド・ゲート、１３９・・・・
・・アンド・ゲート、１４１・・・・・・バス・サイク
ル開始信号、１４２・・・・・・バス・サイクル・スト
ローブ信号、１４３・・・・・・−致／不一致出力端子
、１４４・・・・・・バス・サイクル開始信号の１クロ
ツク遅延信号、１４５・・・・・・Ｄフリップ・フロッ
プ（１３４）の出力信号、１５１・・・・・・アンド・
ゲート、１５２・・・・・・マルチプレクサ、１５３・
・・・・・バス・サイクル・モード信号、１５４・・・
・・・１クロツク遅延回路、１５５・・・・・・１クロ
ツク遅延回路、１５６・・・・・・タイミング生成回路
、１５７・・・・・・Ｄフリップ・フロップ、１５８・
・・・・・アンド・ゲー）、１５９・・・・・・アンド
・ゲート、１６１・・・・・・バス・サイクル開始信号
、１６２・・・・・・バス・サイクル・ストローブ信号
、１６３・・・・・・一致／不一致出力端子、１６４・
・・・・・アドレス比較結果を０．５クロツク遅延させ
た信号、１６５・・・・・・アドレス比較結果を１．５
クロツク遅延させた信号。 代理人 弁理士 内 原 晋 、￥Ｊ５区 肩２図 ′！Ｊδ図
第１および第２の実施例における出力端子比較部の回路
図、第３図は本発明の第２の実施例を示した図、第４図
は、本発明の第１の実施例における非パイプライン化バ
ス・サイクルの動作タイミング図、第５図は本発明の第
１の実施例におけるパイプライン化バス・サイクルの動
作タイミング図、第６図は本発明の第２の実施例におけ
る非パイプライン化バス・サイクルの動作タイミング図
、第７図は本発明の第２の実施例におけるパイプライン
化バス・サイクルの動作タイミング図、第８図は従来例
を示した図、第９図は従来例において非パイプライン化
バス・サイクルの動作タイミング図、第１０図は従来例
においてパイプライン化バス・サイクルの動作タイミン
グ図、第１１図は本発明の全体のブロック構成を示した
図である。 １０１・・・・・・アドレス端子出力信号源、１０２・
・・・・・アドレス端子出力信号源、１０３・・・・・
・アドレス端子出力信号源、１０４・・・・・・データ
端子出力信号源、１０５・・・・・・データ端子出力信
号源、１０６・・・・・・データ端子出力信号源、１１
１・・・・・・アドレス出力端子、１１２・・・・・・
アドレス出力端子、１１３・・・・・・アドレス出力端
子、１１４・・・・・・データ出力端子、１１５・・・
・・・データ出力端子、１１６・・・・・・データ出力
端子、１２１・・・・・・モード切替信号、１２２・・
・・・・３ステート・バッファ、１２３・・・・・・排
他的論理和、１２４・・・・・・アドレス比較結果、１
２５・・・・・・ＮチャンネルＭＯ８）ランジスタ、１
２６・・・・・・ＮチャンネルＭＯ８）ランジスタ、１
２７・・・・・・ＮチャンネルＭＯ８）ランジスタ、１
２８・・・・・・データ比較結果、１３１・・・・・・
アンド・ゲー）、１３２・・・・・・マルチプレクサ、
１３３・・・・・・バス・サイクル・モード信号、１３
４・・・・・・Ｄフリック・フロップ、１３５・・・・
・・１クロツク遅延回路、１３６・・・・・・タイミン
グ生成回路、１３７・・・・・・Ｄフリップ・フロップ
、１３８・・・・・・アンド・ゲート、１３９・・・・
・・アンド・ゲート、１４１・・・・・・バス・サイク
ル開始信号、１４２・・・・・・バス・サイクル・スト
ローブ信号、１４３・・・・・・−致／不一致出力端子
、１４４・・・・・・バス・サイクル開始信号の１クロ
ツク遅延信号、１４５・・・・・・Ｄフリップ・フロッ
プ（１３４）の出力信号、１５１・・・・・・アンド・
ゲート、１５２・・・・・・マルチプレクサ、１５３・
・・・・・バス・サイクル・モード信号、１５４・・・
・・・１クロツク遅延回路、１５５・・・・・・１クロ
ツク遅延回路、１５６・・・・・・タイミング生成回路
、１５７・・・・・・Ｄフリップ・フロップ、１５８・
・・・・・アンド・ゲー）、１５９・・・・・・アンド
・ゲート、１６１・・・・・・バス・サイクル開始信号
、１６２・・・・・・バス・サイクル・ストローブ信号
、１６３・・・・・・一致／不一致出力端子、１６４・
・・・・・アドレス比較結果を０．５クロツク遅延させ
た信号、１６５・・・・・・アドレス比較結果を１．５
クロツク遅延させた信号。 代理人 弁理士 内 原 晋 、￥Ｊ５区 肩２図 ′！Ｊδ図
Claims (1)
- それぞれのマイクロプロセッサが、通常モードと、監視
モードと、先行するバス・サイクルの終了を待たずに次
のバス・サイクルのアドレス信号を出力することにより
、前記アドレス信号と前バス・サイクルのデータ信号を
重複させて外部でバス・サイクルのパイプライン化を可
能とするパイプライン化バス・サイクルと、前記アドレ
ス信号および前記データ信号を先行するバス・サイクル
終了後に出力する非パイプライン化バス・サイクルと、
バス・サイクルに係わる端子のうちアドレスに関する信
号を端子毎に自ら生成した出力情報と端子から入力され
た情報とをバス・サイクル毎に比較するアドレス信号比
較一致検出回路と、バス・サイクルに係わる端子のうち
データに関する信号を端子毎に自ら生成した出力情報と
端子から入力された情報とをバス・サイクル毎に比較す
るデータ信号比較一致検出回路と、前記アドレス信号比
較一致検出回路の出力を一時的に保持するアドレス信号
比較結果記憶回路と、前記アドレス信号比較結果記憶回
路の出力または前記アドレス信号比較一致検出回路の出
力のどちらかを選択するマルチプレクサ回路と、前記マ
ルチプレクサ回路の出力および前記データ信号一致検出
回路の出力の論理積を外部に通知するための一致／不一
致通知出力端子とを有し、通常モードに指定されたマイ
クロプロセッサは、端子を駆動することにより外部から
命令およびデータをアクセスし命令に従って処理を行な
い、監視モードに指定されたマイクロプロセッサは、通
常モードに指定されたマイクロプロセッサがアクセスし
た命令とデータを取り込み、通常モードに指定されたマ
イクロプロセッサと同一の処理を行なうが自ら端子を駆
動せず、通常モードに指定されたマイクロプロセッサが
端子に出力した情報と自らの処理により生成された情報
とを前記アドレス信号比較一致検出回路と前記データ信
号比較一致検出回路の各々において比較し、前記パイプ
ライン化バス・サイクル動作中は前記アドレス信号比較
結果記憶回路の出力を、前記非パイプライン化バス・サ
イクル動作中は前記アドレス信号比較一致検出回路の出
力を前記マルチプレクサ回路でそれぞれ選択し、前記マ
ルチプレクサ回路の出力と前記データ信号比較一致検出
回路の出力との論理積を、前記一致／不一致通知出力端
子に出力することを特徴とするマイクロプロセッサの冗
長構成による機能監視方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201229A JPH0721769B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロプロセッサの冗長構成による機能監視方式 |
| EP89114929A EP0358955B1 (en) | 1988-08-12 | 1989-08-11 | Microprocessor in a redundant configuration with a monitoring mode of operation |
| DE68919605T DE68919605T2 (de) | 1988-08-12 | 1989-08-11 | Mikroprozessor in einer Redundanzkonfiguration mit einer Überwachungsbetriebsart. |
| US07/393,180 US5054026A (en) | 1988-08-12 | 1989-08-14 | Microprocessor having functional redundancy monitoring mode of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201229A JPH0721769B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロプロセッサの冗長構成による機能監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250735A true JPH0250735A (ja) | 1990-02-20 |
| JPH0721769B2 JPH0721769B2 (ja) | 1995-03-08 |
Family
ID=16437474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201229A Expired - Lifetime JPH0721769B2 (ja) | 1988-08-12 | 1988-08-12 | マイクロプロセッサの冗長構成による機能監視方式 |
Country Status (4)
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|---|---|
| US (1) | US5054026A (ja) |
| EP (1) | EP0358955B1 (ja) |
| JP (1) | JPH0721769B2 (ja) |
| DE (1) | DE68919605T2 (ja) |
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| US8819485B2 (en) | 2012-03-12 | 2014-08-26 | Infineon Technologies Ag | Method and system for fault containment |
| US10002056B2 (en) | 2015-09-15 | 2018-06-19 | Texas Instruments Incorporated | Integrated circuit chip with cores asymmetrically oriented with respect to each other |
| DE102016208864A1 (de) * | 2016-05-23 | 2017-11-23 | Robert Bosch Gmbh | Recheneinheit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3377541D1 (en) * | 1982-06-03 | 1988-09-01 | Lucas Ind Plc | Control system primarily responsive to signals from digital computers |
| US4541094A (en) * | 1983-03-21 | 1985-09-10 | Sequoia Systems, Inc. | Self-checking computer circuitry |
| US4697233A (en) * | 1984-04-02 | 1987-09-29 | Unisys Corporation | Partial duplication of pipelined stack with data integrity checking |
| IT1213344B (it) * | 1986-09-17 | 1989-12-20 | Honoywell Information Systems | Architettura di calcolatore a tolleranza di guasto. |
-
1988
- 1988-08-12 JP JP63201229A patent/JPH0721769B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-11 DE DE68919605T patent/DE68919605T2/de not_active Expired - Fee Related
- 1989-08-11 EP EP89114929A patent/EP0358955B1/en not_active Expired - Lifetime
- 1989-08-14 US US07/393,180 patent/US5054026A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5054026A (en) | 1991-10-01 |
| EP0358955A2 (en) | 1990-03-21 |
| EP0358955A3 (en) | 1991-07-03 |
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| JPH0721769B2 (ja) | 1995-03-08 |
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