JPH0721780A

JPH0721780A - スタティックランダムアクセスメモリ

Info

Publication number: JPH0721780A
Application number: JP5167792A
Authority: JP
Inventors: Akihiro Tanba; 昭浩丹波; Yutaka Kobayashi; 裕小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-07-07
Filing date: 1993-07-07
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】大容量化及び高速化に適したSRAMを提供する
こと。【構成】メモリセルを構成するフリップフロップ31が
トランスファMOSFET32を介してデータ線12、13、14に接
続されている。トランスファMOSFET32のゲートは隣接し
たメモリセルで各々、別のサブワード線15に接続され、
隣接したメモリセルから同時にデータが出力されること
がないので、メモリセル間でデータ線を共有できる。デ
ータの読み出し書き込みはＹスイッチ37、36を各々隣接
した３個あるいは２個同時にオンさせて共通データ線40
にデータ線12、13、14を接続して行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティックランダム
アクセスメモリ(SRAM)に係り、特に微細化されたメモリ
セルを有する大容量SRAMに適したメモリセル構成に関す
る。

【０００２】

【従来の技術】従来のSRAMのメモリセル構成を図2 に示
す。図２では行方向(サブワード線（SWL）方向、すなわ
ちデータ線に垂直方向)に４セル分について示してい
る。同図に示すように一つのメモリセル11に対して相補
の一対のデータ線（DL）12、（DLB）13が設けられてい
る。このような構成からなるSRAMにおいて、あるメモリ
セル11を選択する場合、１本のサブワード線（SWL）15
と一対のデータ線（DL）12、（DLB）13を選択して一つ
のメモリセル11を選択する。図２に示した従来のSRAMの
具体的構成を図３に示す。図２と同様にサブワード線
（SWL）方向に４セル分について示している。同図にお
いてメモリセルを構成するフリップフロップ（ラッチ回
路）31に一対のトランスファMOSFET32が接続され、各々
データ線（DL）12、（DLB）13に接続されている。

【０００３】このような構成においてメモリセル31aを
選択する場合、サブワード線（SWL)15aの電位をハイレ
ベルとし、さらに複数のＹスイッチ36(データ書き込み
用Ｙスイッチ)、37(データ読み出し用Ｙスイッチ)の中か
らＹスイッチ37a、36aを列選択信号YSB0〜YSB3の中から
列選択信号YSB0をロウレベルとすることにより選択す
る。このようにしてメモリセル31aが選択されると、メ
モリセル31aのラッチ回路に書き込まれているデータに
よって一対の共通データ線対（CDL)38、(CDLB)39に電位
差が生じ、共通データ線（CDL)38、(CDLB)39に接続され
たプリセンスアンプ(PSA)及び書き込み回路(WA)によっ
てデータの読み出し、書き込みが行われる。

【０００４】なお、図３においてPMOS33はデータ線をイ
コライズするためのMOSFETであり、EQはその制御信号、
PMOS34はデータ線負荷用PMOS、PMOS35はデータの書き込
み後にデータ線を電源電圧に復帰させるためのPMOS(ラ
イトリカバリ用PMOS)であり制御信号は各々φWR0、φWR
１である。

【０００５】このように従来のSRAMのメモリ構成では１
つのメモリセルに対して２本のデータ線が設けられてい
た。

【０００６】

【発明が解決しようとする課題】SRAMは大容量化及び高
速化のために微細加工技術の進歩とともに年々メモリセ
ルの微細化が進んで来ている。上述したように従来のSR
AMのメモリセル構成は１つのメモリセル当たりに一対の
データ線が必要であった。従って、メモリセルの微細化
によりデータ線ピッチが減少すると、データ線幅が減少
し、高抵抗化することとなる。このためにメモリセルか
らデータ線にデータが出力される時間(データ線遅延時
間)が増大してしまうことが高速SRAMにおいて大きな問
題となっていた。

【０００７】さらにデータ線の加工及びデータ線間に絶
縁膜を堆積させるパッシベーション技術が困難になって
来ている。すなわちデータ線の形成そのものに限界が生
じ、SRAMの微細化が困難になりつつある。

【０００８】本発明は、このような事情に鑑みてなされ
たものであり、大容量化ならびに高速化を図ることがで
きるスタティックランダムアクセスメモリを提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】本発明のスタティックラ
ンダムアクセスメモリは、列方向に配設されるデータ線
と、該データ線に出力されたデータを記憶するラッチ回
路と、該ラッチ回路からデータを読み出し、あるいは前
記ラッチ回路にデータを書き込むために前記ラッチ回路
とデータ線とを接続する一対のスイッチ手段と、該一対
のスイッチ手段のオン、オフ状態を制御する制御信号を
該一対のスイッチ手段に供給する行方向に配設されるワ
ード線とから構成されるメモリセルを複数、有するスタ
ティックランダムアクセスメモリにおいて、隣接する２
つのメモリセルを構成するラッチ回路が、それぞれ２本
のサブワード線のうち相互に異なるサブワード線に接続
されると共に、前記隣接する２つのメモリセルで１本の
データ線を共有することを特徴とする。

【００１０】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態を制御する制御信号を該一対のスイッチ
手段に供給する行方向に配設されるワード線とから構成
されるメモリセルを複数、有するスタティックランダム
アクセスメモリにおいて、上記ワード線は行方向に配置
された一列のメモリセル群に対して２本配設され、隣接
する上記メモリセルの各一対のスイッチ手段には交互に
異なる第１のワード線または第２のワード線から前記ス
イッチ手段のオン、オフ状態を制御する制御信号が供給
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とする。

【００１１】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態を制御する制御信号を該一対のスイッチ
手段に供給する行方向に配設されるワード線とから構成
されるメモリセルを複数、有するスタティックランダム
アクセスメモリにおいて、上記ワード線は行方向に配置
された一列のメモリセル群に対して第１のドライバによ
り駆動される第２、第３の一対のワード線と、第２のド
ライバにより駆動される第１、第４の一対のワード線の
合計４本配設され、隣接する上記メモリセルの各一対の
スイッチ手段には交互に第２、第３のワード線または第
１、第４のワード線に接続され、隣接する２つのメモリ
セルでデータ線を１本、共有することを特徴とする。

【００１２】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態をを制御する制御信号を該一対のスイッ
チ手段に供給する行方向に配設されるワード線とから構
成されるメモリセルを複数、有し、複数の各データ線が
１組の書き込み用スイッチ手段及び読み出し用スイッチ
手段を介して一対の共通データ線に接続されるように構
成されたスタティックランダムアクセスメモリにおい
て、上記ワード線は行方向に配置された一列のメモリセ
ル群に対して２本配設され、隣接する上記メモリセルの
各一対のスイッチ手段には交互に異なる第１のワード線
または第２のワード線から前記スイッチ手段のオン、オ
フ状態を制御する制御信号が供給され、隣接する２つの
メモリセルでデータ線を１本、共有することを特徴とす
る。

【００１３】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態を制御する制御信号を該一対のスイッチ
手段に供給する行方向に配設されるワード線とから構成
されるメモリセルを複数、有し、複数の各データ線が一
組の書き込み用スイッチ手段及び読み出し用スイッチ手
段を介して一対の共通データ線に接続されるように構成
されたスタティックランダムアクセスメモリにおいて、
上記ワード線は行方向に配置された一列のメモリセル群
に対して第１のドライバにより駆動される第２、第３の
一対のワード線と、第２のドライバにより駆動される第
１、第４の一対のワード線の合計４本配設され、隣接す
る上記メモリセルの各一対のスイッチ手段には交互に第
２、第３のワード線または第１、第４のワード線に接続
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とする。

【００１４】本発明のスタティックランダムアクセスメ
モリは、前記メモリセルを構成するラッチ回路にデータ
の読み書きを行う際に、該ラッチ回路が前記一対のスイ
ッチ手段を介して接続される２本のデータ線とこれらの
データ線に隣接するデータ線を含む３本のデータ線にそ
れぞれ、一端が接続され、他端がある一対の共通データ
線対に接続されている３組の書き込み用スイッチ手段及
び読み出し用スイッチ手段をオン状態とすることにより
前記ラッチ回路にデータの読み書きを行う制御手段を有
することを特徴とする。

【００１５】本発明のスタティックランダムアクセスメ
モリは、前記メモリセルを構成するラッチ回路にデータ
の読み書きを行う際に、該ラッチ回路が前記一対のスイ
ッチ手段を介して接続される２本のデータ線にそれぞ
れ、一端が接続され、他端がある一対の共通データ線に
接続されている２組の書き込み用スイッチ手段及び読み
出し用スイッチ手段をオン状態とすることにより前記ラ
ッチ回路にデータの読み書きを行う制御手段を有するこ
とを特徴とする。

【００１６】本発明のスタティックランダムアクセスメ
モリは、メモリセルを構成するラッチ回路から読み出し
たデータを増幅するセンスアンプと一対の共通データ線
との間及び前記ラッチ回路にデータを書き込む書き込み
回路と他の一対の共通データ線との間に設けられたスイ
ッチ手段と、行方向に隣接するメモリセルのいずれかを
選択するかに応じて、センスアンプ及び書き込み回路と
一対の共通データ線との接続を反転させるように前記ス
イッチ手段を切り換える切換制御手段とを有することを
特徴とする。

【００１７】本発明のスタティックランダムアクセスメ
モリは、前記切換制御手段から前記スイッチ手段に出力
される制御信号は、請求項２記載の第１または第２のワ
ード線のいずれかを選択する信号と同一であることを特
徴とする。

【００１８】本発明のスタティックランダムアクセスメ
モリは、前記切換制御手段から前記スイッチ手段に出力
される制御信号は、請求項３記載の第１、第４のワード
線または第２、第３のワード線のいずれかを選択する信
号と同一であることを特徴とする。

【００１９】

【作用】メモリセルの微細化によるデータ線幅及び間隔
の縮小をセル面積を維持した状態で低減するためには１
メモリセル当たりのデータ線数を減少させなければなら
ない。これを実現するためのSRAMのメモリセル構成を図
１に示す。同図は、図２の従来例と同様にデータ線の垂
直方向に４メモリセル分について示している。

【００２０】図１においてメモリセル11とサブワード線
（SWL)15とは１カラム（列）ごとに交互に接続されてい
る。このように構成することにより隣接した２つのメモ
リセル間でデータ線を共有することができる。すなわち
隣接した２つのメモリセル11がサブワード線（SWL)15を
共有していないために同時にデータ線上にデータが出力
されることがない。このように構成することにより図１
に示すメモリセルが４セルの場合にはデータ線は５本と
なり、例えば一対の共通データ線が共有するセルが128
セルの場合には129本となる。

【００２１】これに対して従来方式の場合には256本で
あり、本発明の場合データ線が約半分に低減させること
ができる。

【００２２】したがって本発明によればSRAMの大容量化
及び高速化が可能となる。

【００２３】

【実施例】以下本発明の実施例を図面を参照して説明す
る。図４には本発明に係るSRAMの一実施例の具体的構成
が示されている。図４は図３と同様に行方向（サブワー
ド線方向）にメモリセル４カラム分とＹスイッチ等の直
接周辺回路を含む構成を示している。同図において隣接
したメモリセル45a、45b、45c、45dのトランスファMOSFET3
2のゲートは１セルごとに各々別のサブワード線（SWL)1
5b、15cに接続され、これらのサブワード線から供給され
るゲート信号により各トランスファMOSFET32のオン、オ
フ状態が制御される。

【００２４】メモリセル45aのデータ線はデータ線(ポ
ジ）12とデータ線(DLC)14aで、メモリセル45bはデータ
線（DLC)14aとデータ線（DLC)14bで、メモリセル45cは
データ線（DLC)14bとデータ線（DLC)14cで、メモリセル
45dはデータ線（DLC)14cとデータ線(ネガ)13でデータの
読み出し、書き込みが行われるように構成されている。

【００２５】データ線（DLC)14a、14b、14cは選択された
メモリセルによってポジ、ネガのいずれかのデータ線と
なる２つのメモリセル間で共有されるデータ線である。

【００２６】上記構成において一例として、メモリセル
45aを選択する場合の動作について説明する。複数のサ
ブワード線（SWL）中、サブワード線(SWL)15bを選択すべ
くサブワード線（SWL）15bの電位をハイレベルとする。
これと同時に読み出し用Ｙスイッチ37a、37b、37c及び書
き込み用Ｙスイッチ36a、36b、36cを列選択信号YSB0をロ
ウレベルとすることにより同時に選択する。すなわちメ
モリセル選択時には、常に３組のＹスイッチが選択され
る（ここで１組のＹスイッチとは１本のデータ線に接続
される読み出し用Ｙスイッチと書き込み用Ｙスイッチの
組み合わせをいう。）。

【００２７】ここでＹスイッチ36c、37cはOR回路41とAND
回路42によって列選択信号YSB0、YSB1のいずれかがロウ
レベルとなると常に選択される。またデータ線12、14a、1
4bが共通データ線(CDL)40に接続されるが、メモリセル4
5bのトランスファMOSFETがオン状態ではないためにメモ
リセル45aのラッチ回路31に記憶されているデータのみ
が共通データ線(CDL)40に出力される。このようにして
メモリセル45aのラッチ回路31に共通データ線(CDL)40を
介してデータの読み書きを行うことができる。

【００２８】以上に説明したように図３に示した従来方
式と本発明のメモリセル選択方式を比べると、例えばサ
ブワード線方向４カラムから１セルを選択する場合、従
来方式では一組のＹスイッチを４つの列選択信号で選択
するのに対して、本発明では、２本のサブワード線（SW
L）から一本のサブワード線（SWL）を選択し、かつ２つ
の列選択信号で３組のＹスイッチを選択する。すなわち
メモリセルの行方向の選択も従来方式のようにＹスイッ
チの選択のみで行うのではなく、サブワード線（SWL）
でも行うのであり、本発明ではサブワード線（SWL）は
従来方式と比べて基本的に２倍必要になる。換言する
と、本発明では従来のＹスイッチ選択のための４つの列
信号をサブワード線の選択とＹスイッチの選択に振り分
けている。

【００２９】次に図５に従来のSRAMの代表的なメモリセ
ル(対称セル)の概略構成を示す。同図に示すようにセル
当り２本のサブワード線（SWL）50a、50bを必要とし、メ
モリマット端で２本のサブワード線（SWL）50a、55bをシ
ョートして一個のサブワードドライバ（SWD）51で２本
のサブワード線（SWL）50a、50bを同時に駆動するように
構成されている。すなわちサブワード線50aとサブワー
ド線50b、サブワード線50cとサブワード線50dは同時に
駆動される。

【００３０】一方、本発明に係るSRAMのメモリセルの概
略構成を図７に示すように、１セル当りのサブワード線
（SWL）数は２本と従来と変わらず、サブワード線50a、5
0b、50c、50dを独立に制御するためにサブワードドライバ
（SWD)51のみが従来と比較して２倍必要となる。従って
従来のSRAMのメモリセル構成（対称セル）の場合と本発
明に係るSRAMのメモリセル構成（非対称セル）とを比べ
ると、サブワード線（SWL）の本数は変わらずにデータ
線の本数のみが約1/2に低減できる。

【００３１】また、データ線の本数の減少に伴い、デー
タ線負荷用PMOSFET34、ライトリカバリ用PMOSFET35の数
も減少する。さらに、イコライズ用PMOSFET33は従来の
ようにポジ、ネガの２本のデータ線のみを接続するだけ
でなく、メモリセルの両隣りのデータ線とイコライズす
るためにより効果的となる。例えば、メモリセル45bに
データを書き込むためにデータ線（DLC)14bの電位をロ
ウレベルにした後、ハイレベルの電位(電源電圧VCC)に
リカバリする場合、データ線14a、14c(VCC)から電流が供
給され、より短時間でライトリカバリが完了する。次に
図６に、図４に示した共通データ線40を読み出し専用共
通データ線62、書き込み専用コモンデータ線63に分けた
場合の実施例について示す。図６ではサブワード線（SW
L)方向に８カラムの場合について示している。同図にお
いてメモリセル116を選択する場合、サブワード線（SW
L）15Tの電位をハイレベルとし、列選択信号YSB3をロウ
レベルとすることにより読み出し用Ｙスイッチ376及び
書き込み用Ｙスイッチ366 をオン状態にしてデータ線を
読み出し専用共通データ線62、書き込み専用共通データ
線63に接続してデータの読み書きを行う。

【００３２】なお、本発明において共通データ線とプリ
センスアンプ（PSA）及び書き込み回路（WA）の接続は
隣接した２つのメモリセルのトランスファMOSFETを制御
する２本のサブワード線（SWL）（図６では例えば15T、1
5B)のいずれのサブワード線の電位をハイレベルにする
かで共通データ線とプリセンスアンプ（PSA）及び書き
込み回路（WA）の接続状態を反転させる。

【００３３】次に図８にこの共通データ線の接続制御を
行う切換回路の構成を示す。同図において制御信号SW、
SWBは図６におけるサブワード線15T、15Bのいずれかを選
択するための選択信号であり、この制御信号でプリセン
スアンプ（PSA）、書き込み回路（WA）に接続される共
通データ線の極性が反転される。例えば制御信号SWBが
ロウレベルでかつ制御信号SWがハイレベルの時、読み出
し専用共通データ線62Pと62T、読み出し専用共通データ
線62Nと62B、書き込み専用共通データ線63Pと63T、書き
込み専用共通データ線63Nと63Bが接続され、また制御信
号SWBとSWの極性が逆の時、読み出し専用共通データ線6
2Nと62T、読み出し専用共通データ線62Pと62B、書き込
み専用共通データ線63Nと63T、書き込み専用共通データ
線63Pと63Bがそれぞれ接続される。

【００３４】最小線幅を0.4 μm とするデザインルール
でSRAMのメモリセルを設計したところ、本発明に係るSR
AMのメモリセル構成とすることによりデータ線ピッチは
約1.9 μm(線幅１μm 、間隔 0.9μm)となった。

【００３５】一方、従来のSRAMのメモリセル構成でメモ
リセルを設計すると、データ線ピッチは、約１μm(線幅
0.5μm 、間隔 0.5μm)となり、本発明によりデータ線
の線幅、間隔ともに２倍にすることができた。

【００３６】以上に説明した図４、図６に示した実施例
はあるメモリセルを選択する場合に読み出し用Ｙスイッ
チ、書き込み用Ｙスイッチを各々３個ずつオン状態にさ
せるようにしている。この場合、一方の共通データ線に
は２本のデータ線が接続される。この実施例では共通デ
ータ線の容量が増大してアクセス時間が増大し、あるい
はデータの書き込みがしずらくなる等の欠点がある。こ
の問題を解決した実施例を図９に示す。

【００３７】図９に示した実施例は、図４に示した実施
例と同様にサブワード線（SWL）方向にメモリセルが４
カラム分、設けられているものである。本実施例が図４
に示す実施例と構成上、異なる点は共通データ線40に接
続されるＹスイッチのうち両端の各一対のＹスイッチを
除いてすべてのＹスイッチはOR回路、あるいはAND 回路
で駆動されることである。このように構成することによ
り、あるメモリセルを選択した際にＹスイッチは隣接す
る２個のみがオン状態となり、上述した１本の共通デー
タ線にデータ線が２本接続されるという問題は解決され
る。

【００３８】次に図10に、図９で示したサブワード線
（SWL）駆動信号SWL0T、SWL0B、Ｙスイッチ駆動信号SG0
〜SG3、SG0B〜SG3Bを生成する制御回路の構成を示す。同
図において信号SWB、SWは図８に示した信号と同一であ
る。ここで例えば図９に示すSRAMにおいてメモリセル45
aを選択する場合を考える。この場合、信号SWL0、SWを
ハイレベルとし、サブワード線駆動信号SWL0Tをハイレ
ベルとする。

【００３９】さらに信号YSB0、SWB(信号SWの反転信号)
をロウレベルとすることによりＹスイッチ駆動信号SG0
をハイレベル、Ｙスイッチ駆動信号SG0Bをロウレベルと
してＹスイッチ36a、36b、37a、37bをそれぞれオン状態と
して共通データ線（CDL）40にデータ線12、14aを接続す
る。このようにしてメモリセル45aのデータの読み出
し、書き込みが可能となる。上述した各信号のタイミン
グを図11に示す。

【００４０】以上に述べてきた本発明に係るSRAMのメモ
リセル構成についての実施例は、一つのメモリセルの一
対のトランスファMOSFETが一本のサブワード線（SWL）
に接続される構造(非対称セル)について示したものであ
るが、本発明は図５に示すような対称型メモリセルの場
合についても適用可能である。本発明を対称型メモリセ
ルに適用した場合の実施例を図12に示す。同図において
各メモリセルの左側のトランスファMOSFETのゲートを隣
接するメモリセルで交互にサブワード線15a、15bに接続
し、各メモリセルの右側のトランスファMOSFETのゲート
を隣接するメモリセルで交互にサブワード線15c、15dに
接続する。このような構成においてメモリセル110aを選
択する場合にはサブワードドライバ51aの出力をハイレ
ベルとしてサブワード線15b、15cの電位をハイレベルに
する。

【００４１】一方、メモリセル110bを選択する場合には
サブワードドライバ51bの出力をハイレベルとしてサブ
ワード線15a、15d の電位をハイレベルとする。このよう
に動作させることにより各メモリセルのデータの読み出
し、書き込みが可能となる。さらに、本発明は高抵抗負
荷型メモリセル、poly-Si PMOSメモリセル、６MOS型メ
モリセル、バイポーラトランジスタメモリセル等、全て
のメモリセル構造に適用できる。

【００４２】また本発明に係るSRAMでオンチップキャッ
シュメモリ等を構成することにより、マイクロプロセッ
サの低価格化、高性能化が図れる。

【００４３】さらには、本発明に係るSRAMはエンジニア
リングワークステーション、CPU等にも適用可能であ
る。

【００４４】

【発明の効果】本発明によれば行方向（サブワード線方
向）に隣接したメモリセル間で同一のサブワード線を共
有しないように構成したので、行方向に隣接するメモリ
セルから同時にデータが出力されることは無い。したが
って行方向に隣接するメモリセル間でデータ線を共有で
き、データ線本数を従来に比して約半分にでき、データ
線ピッチを従来と比べて約２倍に大きくできる。このた
めにデータ線加工が容易になるのでSRAMの大容量化が可
能となり、またデータ線抵抗が減少することによりSRAM
の高速化が図れる。

【図面の簡単な説明】

【図１】本発明に係るSRAMの基本的構成を示す回路図で
ある。

【図２】従来のSRAMの基本的構成を示す回路図である。

【図３】図２に示したSRAMの具体的構成を示す回路図で
ある。

【図４】本発明に係るSRAMの一実施例の構成を示す回路
図である。

【図５】従来のSRAMのメモリセル構成（対称セル）を示
す回路図である。

【図６】本発明に係るSRAMの他の実施例の構成を示す回
路図である。

【図７】本発明に係るSRAMのメモリセル構成の概略を示
す回路図である。

【図８】図６に示したSRAMにおける共通データ線の接続
制御を行う切換回路の構成を示す回路図である。

【図９】本発明に係るSRAMの他の実施例の構成を示す回
路図である。

【図１０】図９における各種駆動信号を生成する制御回
路の構成を示す回路図である。

【図１１】図10に示した制御回路の動作状態を示すタイ
ミングチャートである。

【図１２】本発明に係るSRAMの他の実施例の要部の構成
を示す回路図である。

【符号の説明】

11 メモリセル 31a メモリセル 45a メモリセル 45b メモリセル 45c メモリセル 45d メモリセル 116 メモリセル 12 データ線(ポジ) 13 データ線(ネガ) 14 データ線 14a データ線 14b データ線 14c データ線 15 サブワード線 15a サブワード線 15b サブワード線 15c サブワード線 50a サブワード線 50b サブワード線 50c サブワード線 50d サブワード線 15T サブワード線 15B サブワード線 31 ラッチ回路（フリップフロップ） 32 トランスファMOSFET 33 イコライズPMOSFET 35 ライトリカバリPMOSFET 34 データ線負荷PMOSFET 36 Ｙスイッチ( 書き込み用) 36a Ｙスイッチ( 書き込み用) 36b Ｙスイッチ( 書き込み用) 36c Ｙスイッチ( 書き込み用) 366 Ｙスイッチ( 書き込み用) 37 Ｙスイッチ( 読み出し用) 37a Ｙスイッチ( 読み出し用) 37b Ｙスイッチ( 読み出し用) 37c Ｙスイッチ( 読み出し用) 376 Ｙスイッチ( 読み出し用) 38 共通データ線(ポジ) 39 共通データ線(ネガ) 40 共通データ線 43 インバータ 41 ２入力OR回路 42 ２入力AND回路 60 プリセンスアンプ 61 ライトアンプ 62 コモンデータ線( 読み出し用) 62P コモンデータ線(読み出し用) 62N コモンデータ線(読み出し用) 62T コモンデータ線(読み出し用) 62B コモンデータ線(読み出し用) 63 コモンデータ線(書き込み用) 63P コモンデータ線(書き込み用) 63N コモンデータ線(書き込み用) 63T コモンデータ線(書き込み用) 63B コモンデータ線(書き込み用) 43 インバータ回路 51 サブワードドライバ 100 ２入力NAND回路 101 ２入力NOR回路

Claims

【特許請求の範囲】

【請求項１】列方向に配設されるデータ線と、該デー
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有するスタティックラ
ンダムアクセスメモリにおいて、隣接する２つのメモ
リセルを構成するラッチ回路が、それぞれ２本のサブワ
ード線のうち相互に異なるサブワード線に接続されると
共に、前記隣接する２つのメモリセルで１本のデータ線
を共有することを特徴とするスタティックランダムアク
セスメモリ。
【請求項２】列方向に配設されるデータ線と、該デー
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有するスタティックラ
ンダムアクセスメモリにおいて、上記ワード線は行方向に配置された一列のメモリセル群
に対して２本配設され、隣接する上記メモリセルの各一
対のスイッチ手段には交互に異なる第１のワード線また
は第２のワード線から前記スイッチ手段のオン、オフ状
態を制御する制御信号が供給され、隣接する２つのメモ
リセルでデータ線を１本、共有することを特徴とするス
タティックランダムアクセスメモリ。
【請求項３】列方向に配設されるデータ線と、該デー
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有するスタティックラ
ンダムアクセスメモリにおいて、上記ワード線は行方向に配置された一列のメモリセル群
に対して第１のドライバにより駆動される第２、第３の
一対のワード線と、第２のドライバにより駆動される第
１、第４の一対のワード線の合計４本配設され、隣接す
る上記メモリセルの各一対のスイッチ手段には交互に第
２、第３のワード線または第１、第４のワード線に接続
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とするスタティックランダムアクセス
メモリ。
【請求項４】列方向に配設されるデータ線と、該デー
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有し、複数の各データ
線が１組の書き込み用スイッチ手段及び読み出し用スイ
ッチ手段を介して一対の共通データ線に接続されるよう
に構成されたスタティックランダムアクセスメモリにお
いて、上記ワード線は行方向に配置された一列のメモリセル群
に対して２本配設され、隣接する上記メモリセルの各一
対のスイッチ手段には交互に異なる第１のワード線また
は第２のワード線から前記スイッチ手段のオン、オフ状
態を制御する制御信号が供給され、隣接する２つのメモ
リセルでデータ線を１本、共有することを特徴とするス
タティックランダムアクセスメモリ。
【請求項５】列方向に配設されるデータ線と、該デー
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有し、複数の各データ
線が一組の書き込み用スイッチ手段及び読み出し用スイ
ッチ手段を介して一対の共通データ線に接続されるよう
に構成されたスタティックランダムアクセスメモリにお
いて、上記ワード線は行方向に配置された一列のメモリセル群
に対して第１のドライバにより駆動される第２、第３の
一対のワード線と、第２のドライバにより駆動される第
１、第４の一対のワード線の合計４本配設され、隣接す
る上記メモリセルの各一対のスイッチ手段には交互に第
２、第３のワード線または第１、第４のワード線に接続
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とするスタティックランダムアクセス
メモリ。
【請求項６】前記メモリセルを構成するラッチ回路に
データの読み書きを行う際に、該ラッチ回路が前記一対
のスイッチ手段を介して接続される２本のデータ線とこ
れらのデータ線に隣接するデータ線を含む３本のデータ
線にそれぞれ、一端が接続され、他端がある一対の共通
データ線対に接続されている３組の書き込み用スイッチ
手段及び読み出し用スイッチ手段をオン状態とすること
により前記ラッチ回路にデータの読み書きを行う制御手
段を有することを特徴とする請求項４または５のいずれ
かに記載スタティックランダムアクセスメモリ。
【請求項７】前記メモリセルを構成するラッチ回路に
データの読み書きを行う際に、該ラッチ回路が前記一対
のスイッチ手段を介して接続される２本のデータ線にそ
れぞれ、一端が接続され、他端がある一対の共通データ
線に接続されている２組の書き込み用スイッチ手段及び
読み出し用スイッチ手段をオン状態とすることにより前
記ラッチ回路にデータの読み書きを行う制御手段を有す
ることを特徴とする請求項４または５のいずれかに記載
のスタティックランダムアクセスメモリ。
【請求項８】メモリセルを構成するラッチ回路から読
み出したデータを増幅するセンスアンプと一対の共通デ
ータ線との間及び前記ラッチ回路にデータを書き込む書
き込み回路と他の一対の共通データ線との間に設けられ
たスイッチ手段と、行方向に隣接するメモリセルのいずれかを選択するかに
応じて、センスアンプ及び書き込み回路と一対の共通デ
ータ線との接続を反転させるように前記スイッチ手段を
切り換える切換制御手段とを有することを特徴とする請
求項４または５のいずれかに記載のスタティックランダ
ムアクセスメモリ。
【請求項９】前記切換制御手段から前記スイッチ手段
に出力される制御信号は、請求項２記載の第１または第
２のワード線のいずれかを選択する信号と同一であるこ
とを特徴とする請求項８に記載のスタティックランダム
アクセスメモリ。
【請求項１０】前記切換制御手段から前記スイッチ手
段に出力される制御信号は、請求項３記載の第１、第４
のワード線または第２、第３のワード線のいずれかを選
択する信号と同一であることを特徴とする請求項８に記
載のスタティックランダムアクセスメモリ。
【請求項１１】請求項１に記載のスタティックランダ
ムアクセスメモリを有するマイクロプロセッサ等の半導
体集積回路装置。