JPH07219671A - 並列コンピュータ用プロセサチップ - Google Patents
並列コンピュータ用プロセサチップInfo
- Publication number
- JPH07219671A JPH07219671A JP6010786A JP1078694A JPH07219671A JP H07219671 A JPH07219671 A JP H07219671A JP 6010786 A JP6010786 A JP 6010786A JP 1078694 A JP1078694 A JP 1078694A JP H07219671 A JPH07219671 A JP H07219671A
- Authority
- JP
- Japan
- Prior art keywords
- processor chip
- clock
- frequency division
- division number
- parallel computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 並列コンピュータ用プロセサチップを、入力
されるクロックの所定倍の周期のクロックで動作させ
る。 【構成】 並列コンピュータシステムを構成する各プロ
セサチップ１０３には、システムクロック１０２を分周
する分周器２０１と、その分周数を格納する分周数格納
ＲＯＭ２０２を設ける。プロセサチップ１０３の起動時
に、分周数格納ＲＯＭ２０２に格納されている分周数を
分周器２０１に転送し、その分周数に従ってシステムク
ロックを分周して、各プロセサチップ１０３を異なる周
期で動作させる。
されるクロックの所定倍の周期のクロックで動作させ
る。 【構成】 並列コンピュータシステムを構成する各プロ
セサチップ１０３には、システムクロック１０２を分周
する分周器２０１と、その分周数を格納する分周数格納
ＲＯＭ２０２を設ける。プロセサチップ１０３の起動時
に、分周数格納ＲＯＭ２０２に格納されている分周数を
分周器２０１に転送し、その分周数に従ってシステムク
ロックを分周して、各プロセサチップ１０３を異なる周
期で動作させる。
Description
【０００１】
【産業上の利用分野】本発明は、並列コンピュータシス
テムに搭載されるプロセサチップに関し、特に、入力ク
ロックの所定倍の周期のクロックで動作可能な並列コン
ピュータ用プロセサチップに関する。
テムに搭載されるプロセサチップに関し、特に、入力ク
ロックの所定倍の周期のクロックで動作可能な並列コン
ピュータ用プロセサチップに関する。
【０００２】
【従来の技術】単一プロセサの高速化の限界と、大量の
データの高速処理要求に伴って、例えばＳＩＭＤ（sing
le instruction-stream multiple data-stream；各プロ
セサが異なるデータに対して、同一の命令を実行する方
式）、ＭＩＭＤ（multipleinstruction-stream multipl
e data-stream；各プロセサが独立に個別の命令を実行
する方式）などの種々の並列処理方式のコンピュータが
開発され、実用に供されている。
データの高速処理要求に伴って、例えばＳＩＭＤ（sing
le instruction-stream multiple data-stream；各プロ
セサが異なるデータに対して、同一の命令を実行する方
式）、ＭＩＭＤ（multipleinstruction-stream multipl
e data-stream；各プロセサが独立に個別の命令を実行
する方式）などの種々の並列処理方式のコンピュータが
開発され、実用に供されている。
【０００３】ところで、上記した並列コンピュータのク
ロックは、システム動作の基本信号であり、一般に各プ
ロセサチップの外部にあるクロック発生器から発生され
るクロック信号（システムクロック）を各プロセサチッ
プに供給することにより実現されている。そして、この
クロック発生器の周期は、プロセサチップの動作可能ク
ロック周期を考慮して決定される。より具体的にはレジ
スタ間転送やメモリの読み出し／書き込み時間などによ
って決められる。
ロックは、システム動作の基本信号であり、一般に各プ
ロセサチップの外部にあるクロック発生器から発生され
るクロック信号（システムクロック）を各プロセサチッ
プに供給することにより実現されている。そして、この
クロック発生器の周期は、プロセサチップの動作可能ク
ロック周期を考慮して決定される。より具体的にはレジ
スタ間転送やメモリの読み出し／書き込み時間などによ
って決められる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たプロセサチップの動作可能クロック周期にはバラツキ
がある。このため、並列コンピュータのシステムクロッ
ク周期は、利用するプロセサチップの動作可能クロック
周期の一番長い値に合わせる必要があった。この結果、
並列コンピュータのシステムクロックを遅くしなければ
ならず、また利用可能なプロセサチップが限定され、歩
留まりが悪化するという問題があった。
たプロセサチップの動作可能クロック周期にはバラツキ
がある。このため、並列コンピュータのシステムクロッ
ク周期は、利用するプロセサチップの動作可能クロック
周期の一番長い値に合わせる必要があった。この結果、
並列コンピュータのシステムクロックを遅くしなければ
ならず、また利用可能なプロセサチップが限定され、歩
留まりが悪化するという問題があった。
【０００５】本発明の目的は、入力されるクロックの所
定倍の周期のクロックで動作するプロセサチップを実現
するとともに、該プロセサチップを用いて、動作可能ク
ロック周期（グレード）の異なるプロセサチップが混在
した並列コンピュータを構成可能とすることにある。
定倍の周期のクロックで動作するプロセサチップを実現
するとともに、該プロセサチップを用いて、動作可能ク
ロック周期（グレード）の異なるプロセサチップが混在
した並列コンピュータを構成可能とすることにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明の並列コンピュータ用プロセサチップは、入
力されるクロックを分周する手段と、分周数を格納する
手段とを少なくとも備え、該プロセサチップの起動時
に、該格納されている分周数を前記分周手段に設定し、
該設定された分周数に従って前記入力クロックを分周
し、該プロセサチップを入力クロックの所定倍の周期の
クロックで動作させることを特徴としている。
に、本発明の並列コンピュータ用プロセサチップは、入
力されるクロックを分周する手段と、分周数を格納する
手段とを少なくとも備え、該プロセサチップの起動時
に、該格納されている分周数を前記分周手段に設定し、
該設定された分周数に従って前記入力クロックを分周
し、該プロセサチップを入力クロックの所定倍の周期の
クロックで動作させることを特徴としている。
【０００７】
【作用】プロセサチップには、システムクロックを分周
する分周器と、分周数を格納する分周数格納ＲＯＭが設
けられ、プロセサチップの起動時に、分周数格納ＲＯＭ
に格納されている分周数が分周器に転送される。プロセ
サチップは、分周数に従ってシステムクロックを分周
し、異なる周期で動作する。このようなプロセサチップ
を用いて並列コンピュータを構成すると、個々のプロセ
サチップに設定された分周数でシステムクロックを分周
して各プロセサチップが動作するので、動作可能クロッ
ク周期の異なるプロセサチップが混在した並列コンピュ
ータを構成することができる。
する分周器と、分周数を格納する分周数格納ＲＯＭが設
けられ、プロセサチップの起動時に、分周数格納ＲＯＭ
に格納されている分周数が分周器に転送される。プロセ
サチップは、分周数に従ってシステムクロックを分周
し、異なる周期で動作する。このようなプロセサチップ
を用いて並列コンピュータを構成すると、個々のプロセ
サチップに設定された分周数でシステムクロックを分周
して各プロセサチップが動作するので、動作可能クロッ
ク周期の異なるプロセサチップが混在した並列コンピュ
ータを構成することができる。
【０００８】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、本発明のプロセサチップの構成
を示す。プロセサチップ１０３は、システムクロック１
０２を分周する分周器２０１と、分周数を格納したＲＯ
Ｍ２０２を備えている。本発明では、予め、分周数格納
ＲＯＭ２０２にシステムクロック１０２の周期を何倍に
して利用するかを表す分周数を格納してある。
的に説明する。図１は、本発明のプロセサチップの構成
を示す。プロセサチップ１０３は、システムクロック１
０２を分周する分周器２０１と、分周数を格納したＲＯ
Ｍ２０２を備えている。本発明では、予め、分周数格納
ＲＯＭ２０２にシステムクロック１０２の周期を何倍に
して利用するかを表す分周数を格納してある。
【０００９】すなわち、例えばプロセサチップの動作可
能クロック周期を測定し、その測定結果から、プロセサ
チップ内でシステムクロックを何倍にして利用するかを
表す分周数を計算し、その分周数を分周数格納ＲＯＭ２
０２に書き込む。
能クロック周期を測定し、その測定結果から、プロセサ
チップ内でシステムクロックを何倍にして利用するかを
表す分周数を計算し、その分周数を分周数格納ＲＯＭ２
０２に書き込む。
【００１０】分周器２０１は、システム起動時に分周数
格納ＲＯＭ２０２内の分周数を読み込み、その値に従っ
てシステムクロック１０２を分周する。その結果、シス
テムクロック１０２の周期の所定倍の周期のプロセサク
ロック２０３が生成され、プロセサチップ１０３内では
生成されたプロセサクロック２０３を用いて命令の取り
出し、実行などの処理が行われる。なお、プロセサチッ
プの内部構成に必要な演算装置、制御装置、レジスタフ
ァイル、メモリなどは、この図から省略されている。
格納ＲＯＭ２０２内の分周数を読み込み、その値に従っ
てシステムクロック１０２を分周する。その結果、シス
テムクロック１０２の周期の所定倍の周期のプロセサク
ロック２０３が生成され、プロセサチップ１０３内では
生成されたプロセサクロック２０３を用いて命令の取り
出し、実行などの処理が行われる。なお、プロセサチッ
プの内部構成に必要な演算装置、制御装置、レジスタフ
ァイル、メモリなどは、この図から省略されている。
【００１１】図２は、本発明の並列コンピュータ用プロ
セサチップを用いて構成された並列コンピュータシステ
ムの構成図である。図において、１０１は水晶発振回路
などで構成されたクロック発生器、１０２はクロック発
生器から出力されたシステムクロック、１０３は図１で
説明したプロセサチップである。並列コンピュータシス
テムを構成する場合は、このようなプロセサチップが複
数個用いられる。
セサチップを用いて構成された並列コンピュータシステ
ムの構成図である。図において、１０１は水晶発振回路
などで構成されたクロック発生器、１０２はクロック発
生器から出力されたシステムクロック、１０３は図１で
説明したプロセサチップである。並列コンピュータシス
テムを構成する場合は、このようなプロセサチップが複
数個用いられる。
【００１２】本実施例の構成においては、同一のシステ
ムクロック１０２が各プロセサチップ１０３に供給され
ているが、プロセサチップ１０３は、図１で説明したよ
うに、供給されたシステムクロック１０２をプロセサチ
ップ固有の分周数で分周する機能を持っているので、そ
れぞれのプロセサチップ１０３が異なった周期のクロッ
クで動作することが可能となる。
ムクロック１０２が各プロセサチップ１０３に供給され
ているが、プロセサチップ１０３は、図１で説明したよ
うに、供給されたシステムクロック１０２をプロセサチ
ップ固有の分周数で分周する機能を持っているので、そ
れぞれのプロセサチップ１０３が異なった周期のクロッ
クで動作することが可能となる。
【００１３】図３は、分周器２０１の具体的な構成例を
示す。分周器２０１は、システムクロック１０２をカウ
ントするカウンタ３０１と、該カウンタの値と分周数設
定レジスタ３０３の値とを比較する比較器３０２と、分
周数格納ＲＯＭ２０２に格納された分周数が設定される
分周数設定レジスタ３０３から構成されている。また、
カウンタ３０１は、レジスタ３０１１と、＋１加算器３
０１２と、セレクタ３０１３からなる。
示す。分周器２０１は、システムクロック１０２をカウ
ントするカウンタ３０１と、該カウンタの値と分周数設
定レジスタ３０３の値とを比較する比較器３０２と、分
周数格納ＲＯＭ２０２に格納された分周数が設定される
分周数設定レジスタ３０３から構成されている。また、
カウンタ３０１は、レジスタ３０１１と、＋１加算器３
０１２と、セレクタ３０１３からなる。
【００１４】システムクロック１０２がレジスタ３０１
１に入力される毎に、＋１加算器３０１２とセレクタ３
０１３を介して、システムクロック１０２がカウントさ
れる。比較器３０２は、レジスタ３０１１のカウント値
と分周数設定レジスタ３０３に設定された値とを比較
し、両者が等しくなった時に、アンドゲート３０４を介
して、分周されたプロセサクロック２０３を出力する。
また、比較器３０２が一致を出力したとき、その出力で
セレクタ３０１３は“０”を選択して、レジスタ３０１
１に０を書き込み、レジスタ３０１１をゼロクリアし、
再び前述したと同様にしてシステムクロック１０２をカ
ウントする。
１に入力される毎に、＋１加算器３０１２とセレクタ３
０１３を介して、システムクロック１０２がカウントさ
れる。比較器３０２は、レジスタ３０１１のカウント値
と分周数設定レジスタ３０３に設定された値とを比較
し、両者が等しくなった時に、アンドゲート３０４を介
して、分周されたプロセサクロック２０３を出力する。
また、比較器３０２が一致を出力したとき、その出力で
セレクタ３０１３は“０”を選択して、レジスタ３０１
１に０を書き込み、レジスタ３０１１をゼロクリアし、
再び前述したと同様にしてシステムクロック１０２をカ
ウントする。
【００１５】
【発明の効果】以上、説明したように、本発明によれ
ば、プロセサチップには、入力されるクロックを分周す
る手段と、分周数を格納する手段とが設けられているの
で、プロセサチップを入力クロックの所定倍の周期のク
ロックで動作させることができる。また、このようなプ
ロセサチップを用いて並列コンピュータを構成すると、
個々のプロセサチップに設定された分周数でシステムク
ロックを分周して各プロセサチップが動作するので、動
作可能クロック周期の異なるプロセサチップが混在した
並列コンピュータを構成することができ、プロセサ数が
非常に多い、例えば１００プロセサ以上のＭＩＭＤ方式
の超並列コンピュータに適用した場合に特に効果的であ
る。
ば、プロセサチップには、入力されるクロックを分周す
る手段と、分周数を格納する手段とが設けられているの
で、プロセサチップを入力クロックの所定倍の周期のク
ロックで動作させることができる。また、このようなプ
ロセサチップを用いて並列コンピュータを構成すると、
個々のプロセサチップに設定された分周数でシステムク
ロックを分周して各プロセサチップが動作するので、動
作可能クロック周期の異なるプロセサチップが混在した
並列コンピュータを構成することができ、プロセサ数が
非常に多い、例えば１００プロセサ以上のＭＩＭＤ方式
の超並列コンピュータに適用した場合に特に効果的であ
る。
【図１】本発明のプロセサチップの構成図である。
【図２】本発明のプロセサチップを用いて構成された並
列コンピュータシステムの構成図である。
列コンピュータシステムの構成図である。
【図３】分周器の具体的な構成例を示す。
１０１ クロック発生器 １０２ システムクロック １０３ プロセサチップ ２０１ 分周器 ２０２ 分周数格納ＲＯＭ ２０３ プロセサクロック
Claims (1)
- 【請求項１】 並列コンピュータ用のプロセサチップで
あって、入力されるクロックを分周する手段と、分周数
を格納する手段とを少なくとも備え、該プロセサチップ
の起動時に、該格納されている分周数を前記分周手段に
設定し、該設定された分周数に従って前記入力クロック
を分周し、該プロセサチップを入力クロックの所定倍の
周期のクロックで動作させることを特徴とする並列コン
ピュータ用プロセサチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010786A JPH07219671A (ja) | 1994-02-02 | 1994-02-02 | 並列コンピュータ用プロセサチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010786A JPH07219671A (ja) | 1994-02-02 | 1994-02-02 | 並列コンピュータ用プロセサチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219671A true JPH07219671A (ja) | 1995-08-18 |
Family
ID=11760025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010786A Pending JPH07219671A (ja) | 1994-02-02 | 1994-02-02 | 並列コンピュータ用プロセサチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885255B2 (en) | 2002-03-04 | 2005-04-26 | Seiko Epson Corporation | Clock control system using converting clock control sections to provide a minimum clock number to operate corresponding devices |
-
1994
- 1994-02-02 JP JP6010786A patent/JPH07219671A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885255B2 (en) | 2002-03-04 | 2005-04-26 | Seiko Epson Corporation | Clock control system using converting clock control sections to provide a minimum clock number to operate corresponding devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0102242B1 (en) | Data processing apparatus | |
| US4939638A (en) | Time sliced vector processing | |
| EP0315275B1 (en) | Flexible asic microcomputer | |
| US4589067A (en) | Full floating point vector processor with dynamically configurable multifunction pipelined ALU | |
| EP0124402A2 (en) | Microprocessor | |
| US5440747A (en) | Data processor with control logic for storing operation mode status and associated method | |
| US4228498A (en) | Multibus processor for increasing execution speed using a pipeline effect | |
| EP0203304B1 (en) | Data processor controller | |
| EP0021365A2 (en) | Data processing system with a slave computer | |
| US4541045A (en) | Microprocessor architecture employing efficient operand and instruction addressing | |
| US4349872A (en) | Interrupt control system | |
| US5155819A (en) | Flexible ASIC microcomputer permitting the modular modification of dedicated functions and macroinstructions | |
| JPS6315608B2 (ja) | ||
| JPS6319854Y2 (ja) | ||
| EP0530310A1 (en) | Programmable signal processor architecture, system for implementing circuits and method for processing information in said processor | |
| US6704856B1 (en) | Method for compacting an instruction queue | |
| US5117387A (en) | Microprogrammed timer processor | |
| JPS62115542A (ja) | 情報処理装置 | |
| US4974157A (en) | Data processing system | |
| JPH07219671A (ja) | 並列コンピュータ用プロセサチップ | |
| EP0260837B1 (en) | Microprocessor with selective cache memory | |
| US4631662A (en) | Scanning alarm electronic processor | |
| JP3158425B2 (ja) | マイクロコンピュータ | |
| JP2002278753A (ja) | データ処理システム | |
| JPH0630061B2 (ja) | Ｃｐｕタイプ判別装置 |