JPH07219802A - ２重化制御方式 - Google Patents
２重化制御方式Info
- Publication number
- JPH07219802A JPH07219802A JP6010240A JP1024094A JPH07219802A JP H07219802 A JPH07219802 A JP H07219802A JP 6010240 A JP6010240 A JP 6010240A JP 1024094 A JP1024094 A JP 1024094A JP H07219802 A JPH07219802 A JP H07219802A
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- JP
- Japan
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- storage unit
- cpu
- main system
- contents
- main
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Abstract
(57)【要約】
【目的】２重化システムにおいて、主系ＣＰＵ障害時の
制御の連続性を確保すること。 【構成】２重化システムにおいて、記憶制御部がバッフ
ァへ主系記憶部の変更内容を逐次記憶させ、主系処理の
区切りを契機とした通知により主系ＣＰＵのプログラム
カウンタ、レジスタなどのコンテキストをバッファに格
納し、同時に別のバッファ領域へ主系記憶部の変更内容
を記憶させ始め、並行して前バッファ領域の内容、コン
テキストを予備系の記憶部へ反映させ、主系ＣＰＵ障害
検知により系切り替えを行い、前契機の旧主系と同じ内
容の新主系の記憶部の利用とそこからのコンテキストの
回復により、処理の区切りからの再開を行う。
制御の連続性を確保すること。 【構成】２重化システムにおいて、記憶制御部がバッフ
ァへ主系記憶部の変更内容を逐次記憶させ、主系処理の
区切りを契機とした通知により主系ＣＰＵのプログラム
カウンタ、レジスタなどのコンテキストをバッファに格
納し、同時に別のバッファ領域へ主系記憶部の変更内容
を記憶させ始め、並行して前バッファ領域の内容、コン
テキストを予備系の記憶部へ反映させ、主系ＣＰＵ障害
検知により系切り替えを行い、前契機の旧主系と同じ内
容の新主系の記憶部の利用とそこからのコンテキストの
回復により、処理の区切りからの再開を行う。
Description
【０００１】
【産業上の利用分野】本発明は制御系を２重化した２重
化制御方式に係わり、特にＣＰＵ障害による系切り替え
時にも制御の連続性を確保するようにした２重化制御方
式に関するものである。
化制御方式に係わり、特にＣＰＵ障害による系切り替え
時にも制御の連続性を確保するようにした２重化制御方
式に関するものである。
【０００２】
【従来の技術】従来の２重化制御方式では特開平３−２
１９３３３号公報に記載されたように、ＣＰＵ、記憶部
を２重化し運用中は主系のＣＰＵが主系の記憶部に演算
結果であるデータを記憶するとともに常時予備系の記憶
部にも同じデータをコピーしておき、主系の故障検出を
契機に系切り替えが実施され、予備系が新主系として処
理を継続している。
１９３３３号公報に記載されたように、ＣＰＵ、記憶部
を２重化し運用中は主系のＣＰＵが主系の記憶部に演算
結果であるデータを記憶するとともに常時予備系の記憶
部にも同じデータをコピーしておき、主系の故障検出を
契機に系切り替えが実施され、予備系が新主系として処
理を継続している。
【０００３】また最近の製品の中には、記憶部の２重化
を主系のＣＰＵに頼らず、ＣＰＵとは独立な記憶制御部
が行っているものもある。この記憶制御部は主系ＣＰＵ
の記憶部変更内容を常時監視し、得られた内容通りの変
更を予備系の記憶部に施す機能を持つ。これらの方式に
より交換機やフォールトトレラントコンピュータは制御
の連続性を確保しているが、主系ＣＰＵ障害においては
障害検出に到るまでに主系記憶部の内容を破壊している
恐れがあり、上記２重化方式で再開できなかった場合は
記憶部の内容を破棄し、初期設定プログラムから再開す
る固定点再開方式が取られている。オンライン業務での
システムダウンは莫大な損失を生むようになってきてお
り、ＣＰＵ障害という希なケースにも高いフォールトト
レラント性へのニーズは高まっている。
を主系のＣＰＵに頼らず、ＣＰＵとは独立な記憶制御部
が行っているものもある。この記憶制御部は主系ＣＰＵ
の記憶部変更内容を常時監視し、得られた内容通りの変
更を予備系の記憶部に施す機能を持つ。これらの方式に
より交換機やフォールトトレラントコンピュータは制御
の連続性を確保しているが、主系ＣＰＵ障害においては
障害検出に到るまでに主系記憶部の内容を破壊している
恐れがあり、上記２重化方式で再開できなかった場合は
記憶部の内容を破棄し、初期設定プログラムから再開す
る固定点再開方式が取られている。オンライン業務での
システムダウンは莫大な損失を生むようになってきてお
り、ＣＰＵ障害という希なケースにも高いフォールトト
レラント性へのニーズは高まっている。
【０００４】
【発明が解決しようとする課題】上記のような２重化方
式では、主系、予備系の記憶部の一致を保証しているの
みである。主系ＣＰＵ障害の場合、その検出は記録部へ
書き出したデータの異常やそれによるソフトウェアの暴
走、内部例外多発により判明するものであり、ＣＰＵ障
害検出時点の主系の記憶部は破壊されている可能性が高
く、またいつ発生したのかという情報も、記憶部が破壊
されているため得られにくいという問題が発生する。従
来の２重化方式では障害検出時に予備系に切り替えて
も、予備系の記憶部の内容は誤った主系のものと同じで
あるため、再開できないケースが発生してしまう。本発
明の目的は上記の点に絡み、主系のＣＰＵ障害に対して
系の切り替えを実現させ、処理の連続性を確保すること
を目的とする。
式では、主系、予備系の記憶部の一致を保証しているの
みである。主系ＣＰＵ障害の場合、その検出は記録部へ
書き出したデータの異常やそれによるソフトウェアの暴
走、内部例外多発により判明するものであり、ＣＰＵ障
害検出時点の主系の記憶部は破壊されている可能性が高
く、またいつ発生したのかという情報も、記憶部が破壊
されているため得られにくいという問題が発生する。従
来の２重化方式では障害検出時に予備系に切り替えて
も、予備系の記憶部の内容は誤った主系のものと同じで
あるため、再開できないケースが発生してしまう。本発
明の目的は上記の点に絡み、主系のＣＰＵ障害に対して
系の切り替えを実現させ、処理の連続性を確保すること
を目的とする。
【０００５】
【課題を解決するための手段】上記目的は、主系ＣＰＵ
とは独立に動作する記憶制御部が内部のバッファへ主系
ＣＰＵの主系記憶部への変更内容を逐次記憶させ、主系
ＣＰＵ上で動作しているプログラム処理の区切りを契機
とした通知により主系ＣＰＵのプログラムカウンタ、レ
ジスタなどのコンテキストをそのバッファに格納し、そ
の契機と同時に別のバッファ領域へ主系ＣＰＵの記憶部
への変更内容を記憶させ始め、並行して前バッファ領域
の内容通りの変更、及びコンテキストのコピーを予備系
の記憶部へ行い始める手段と、主系ＣＰＵ障害検知によ
り予備系を新主系として切り替えを行うとともに、新主
系の記憶部からコンテキストを回復して新主系ＣＰＵに
設定し、そのコンテキストがセーブされた時点での内容
を持つ新主系の記憶部を利用することにより、そのプロ
グラム処理の区切りからの再開を可能とする手段により
達成される。
とは独立に動作する記憶制御部が内部のバッファへ主系
ＣＰＵの主系記憶部への変更内容を逐次記憶させ、主系
ＣＰＵ上で動作しているプログラム処理の区切りを契機
とした通知により主系ＣＰＵのプログラムカウンタ、レ
ジスタなどのコンテキストをそのバッファに格納し、そ
の契機と同時に別のバッファ領域へ主系ＣＰＵの記憶部
への変更内容を記憶させ始め、並行して前バッファ領域
の内容通りの変更、及びコンテキストのコピーを予備系
の記憶部へ行い始める手段と、主系ＣＰＵ障害検知によ
り予備系を新主系として切り替えを行うとともに、新主
系の記憶部からコンテキストを回復して新主系ＣＰＵに
設定し、そのコンテキストがセーブされた時点での内容
を持つ新主系の記憶部を利用することにより、そのプロ
グラム処理の区切りからの再開を可能とする手段により
達成される。
【０００６】
【作用】主系が正常に動作するときは、主系ＣＰＵの主
系記憶部への変更内容を常時記憶制御部が自己の管理す
るバッファ領域へ格納している。主系ＣＰＵ上で動作し
ているプログラム処理の区切りを契機とした通知によ
り、記憶制御部は主系ＣＰＵのコンテキストをそのバッ
ファ領域へ格納し、主系ＣＰＵの記憶部変更内容は別の
バッファ領域に格納し始める。この処理と同時に記憶制
御部は先のバッファ領域の内容を予備系の記憶部へ反映
させる処理を並行して行う。記憶制御部は主系ＣＰＵ上
で動作しているプログラム処理の区切りを契機に上記処
理を繰り返す。本方式により予備系の記憶部では、前契
機での主系と同じ内容の記憶部の状態が保存され、前契
機時点でのコンテキストが格納されていることになる。
系記憶部への変更内容を常時記憶制御部が自己の管理す
るバッファ領域へ格納している。主系ＣＰＵ上で動作し
ているプログラム処理の区切りを契機とした通知によ
り、記憶制御部は主系ＣＰＵのコンテキストをそのバッ
ファ領域へ格納し、主系ＣＰＵの記憶部変更内容は別の
バッファ領域に格納し始める。この処理と同時に記憶制
御部は先のバッファ領域の内容を予備系の記憶部へ反映
させる処理を並行して行う。記憶制御部は主系ＣＰＵ上
で動作しているプログラム処理の区切りを契機に上記処
理を繰り返す。本方式により予備系の記憶部では、前契
機での主系と同じ内容の記憶部の状態が保存され、前契
機時点でのコンテキストが格納されていることになる。
【０００７】主系のＣＰＵ障害発生が検知された場合、
主系の記憶部とその変更内容を格納中の記憶制御部バッ
ファ領域は廃棄し、前契機までの記憶部変更内容と前契
機時点でのコンテキストが格納されているバッファ領域
の内容を記憶制御部が予備系記憶部へ反映完了させた時
点で予備系を新主系として系を切り替える。新主系ＣＰ
Ｕは新主系記憶部よりコンテキストを回復し、新主系を
開始させる。以上の処理により、主系ＣＰＵ上で動作し
ていたプログラム処理区切りの前契機からの再開が新主
系により可能となる。
主系の記憶部とその変更内容を格納中の記憶制御部バッ
ファ領域は廃棄し、前契機までの記憶部変更内容と前契
機時点でのコンテキストが格納されているバッファ領域
の内容を記憶制御部が予備系記憶部へ反映完了させた時
点で予備系を新主系として系を切り替える。新主系ＣＰ
Ｕは新主系記憶部よりコンテキストを回復し、新主系を
開始させる。以上の処理により、主系ＣＰＵ上で動作し
ていたプログラム処理区切りの前契機からの再開が新主
系により可能となる。
【０００８】
【実施例】次に本発明の実施例を図面に基づいて説明す
る。
る。
【０００９】図１においてＣＰＵ１０と記憶部を構成す
るＲＡＭ１１、ＲＯＭ１２とこれらを接続するメモリバ
ス１３が第１系を構成しており、またＣＰＵ２０と記憶
部を構成するＲＡＭ２１、ＲＯＭ２２とこれらを接続す
るメモリバス２３が第２系を構成している。また両系の
ＲＡＭには再開時に自系ＣＰＵに設定すべきコンテキス
トを格納しておくエリアが固定的に割当てられており、
各系のＲＯＭにはＯＳシステムコール発行時にコンテキ
ストを自系ＲＡＭ内のコンテキストセーブエリアへセー
ブし、再開時にはそこからコンテキストを取り出して自
系ＣＰＵへ設定して系を開始させるＯＳが登載されてい
る。
るＲＡＭ１１、ＲＯＭ１２とこれらを接続するメモリバ
ス１３が第１系を構成しており、またＣＰＵ２０と記憶
部を構成するＲＡＭ２１、ＲＯＭ２２とこれらを接続す
るメモリバス２３が第２系を構成している。また両系の
ＲＡＭには再開時に自系ＣＰＵに設定すべきコンテキス
トを格納しておくエリアが固定的に割当てられており、
各系のＲＯＭにはＯＳシステムコール発行時にコンテキ
ストを自系ＲＡＭ内のコンテキストセーブエリアへセー
ブし、再開時にはそこからコンテキストを取り出して自
系ＣＰＵへ設定して系を開始させるＯＳが登載されてい
る。
【００１０】これら２つの系に対して、主系、予備系の
管理を行い、各系のＣＰＵの内部例外多発による故障を
監視し、故障検出に基づいて、それまで予備系として待
機していた系に系切り替え指令を与えて、新主系として
起動させる系切り替え回路３０と、系切り替え回路３０
より第１、２系に対する主／予備が指定され、主系ＣＰ
Ｕによる主系ＲＡＭへの変更内容をシーケンスＮｏと共
にバッファ３２に格納しＯＳのシステムコールがあった
ことを主系ＣＰＵ上のＯＳから通知される（ＯＳはシス
テムコール発行時にコンテキストセーブエリアへコンテ
キストを書き込むため、本通知契機でのコンテキストも
バッファ３２へ蓄えられていることになる。）と同時に
主系ＣＰＵの主系ＲＡＭへの変更内容はインクリメント
したシーケンスＮｏと共にバッファ３２へ格納し、以後
は主系ＣＰＵの主系ＲＡＭへの変更内容はそのシーケン
スＮｏと共にバッファ３２へ格納し、並行して先のシー
ケンスＮｏと共に格納されているＲＡＭへの変更内容に
基づき予備系ＲＡＭの内容を書き換え（明らかにバッフ
ァ３２内のコンテキストも予備系ＲＡＭのコンテキスト
セーブエリアへコピーすることとなる。）、以後ＯＳシ
ステムコールを契機とする主系ＣＰＵ上のＯＳからの通
知に対し、シーケンスＮｏを利用してバッファ３２をサ
イクリックに使用することで上記処理を繰り返すＭＸＣ
３１が接続されている。
管理を行い、各系のＣＰＵの内部例外多発による故障を
監視し、故障検出に基づいて、それまで予備系として待
機していた系に系切り替え指令を与えて、新主系として
起動させる系切り替え回路３０と、系切り替え回路３０
より第１、２系に対する主／予備が指定され、主系ＣＰ
Ｕによる主系ＲＡＭへの変更内容をシーケンスＮｏと共
にバッファ３２に格納しＯＳのシステムコールがあった
ことを主系ＣＰＵ上のＯＳから通知される（ＯＳはシス
テムコール発行時にコンテキストセーブエリアへコンテ
キストを書き込むため、本通知契機でのコンテキストも
バッファ３２へ蓄えられていることになる。）と同時に
主系ＣＰＵの主系ＲＡＭへの変更内容はインクリメント
したシーケンスＮｏと共にバッファ３２へ格納し、以後
は主系ＣＰＵの主系ＲＡＭへの変更内容はそのシーケン
スＮｏと共にバッファ３２へ格納し、並行して先のシー
ケンスＮｏと共に格納されているＲＡＭへの変更内容に
基づき予備系ＲＡＭの内容を書き換え（明らかにバッフ
ァ３２内のコンテキストも予備系ＲＡＭのコンテキスト
セーブエリアへコピーすることとなる。）、以後ＯＳシ
ステムコールを契機とする主系ＣＰＵ上のＯＳからの通
知に対し、シーケンスＮｏを利用してバッファ３２をサ
イクリックに使用することで上記処理を繰り返すＭＸＣ
３１が接続されている。
【００１１】また系切り替え回路３０は、系切り替え時
にはその旨をＭＸＣ３１に通知し、ＭＸＣ３１は現在の
シーケンスＮｏの内容を破棄し、前シーケンスＮｏの内
容を予備系に反映完了した時点で、系切り替え回路３０
へ完了を通知する。系切り替え回路３０はＭＸＣ３１か
らの完了通知を待って実際に系切り替えを行う。
にはその旨をＭＸＣ３１に通知し、ＭＸＣ３１は現在の
シーケンスＮｏの内容を破棄し、前シーケンスＮｏの内
容を予備系に反映完了した時点で、系切り替え回路３０
へ完了を通知する。系切り替え回路３０はＭＸＣ３１か
らの完了通知を待って実際に系切り替えを行う。
【００１２】次に上記の構成による動作を説明する。
【００１３】今、第１系が主系、第２系が予備系として
動作している。すなわち系切り替え回路３０は第１系が
主系、第２系を予備系として管理している。ＣＰＵ１０
はＲＯＭ１２内のプログラムに従い処理を行いＲＡＭ１
１へメモリバス１３を経由してデータの設定、書き換え
を行っている。この時ＭＸＣ３１は系切り替え回路３０
の指示により、ＣＰＵ１０からＲＡＭ１１へのアクセス
をメモリバス１３を介して監視してＲＡＭへの書き換え
の内容を逐次シーケンスＮｏと共にバッファ３２へ蓄積
している。ＣＰＵ１０上でのＯＳはシステムコール発行
時、コンテキストをＲＡＭ１１のコンテキストセーブエ
リアへセーブして、その旨をＭＸＣ３１へ通知する。Ｍ
ＸＣ３１はその通知をシーケンスＮｏインクリメントの
契機とし（インクリメント直前にＣＰＵ１０のコンテキ
ストがバッファ３２に格納されたことになる。）、並行
してＭＸＣ３１は前シーケンスＮｏまでのバッファ３２
の内容に従って予備系であるＲＡＭ２１の内容を書き換
える。（シーケンスＮｏインクリメント直前、即ちＯＳ
システムコール時のコンテキストがＲＡＭ２１内のコン
テキストセーブエリアへ格納されることになる。）ＣＰ
Ｕ１０のＯＳはシステムコール発行時毎にその旨を通知
し、ＭＸＣ３１はシーケンスＮｏをインクリメントしな
がら上記処理を続ける。
動作している。すなわち系切り替え回路３０は第１系が
主系、第２系を予備系として管理している。ＣＰＵ１０
はＲＯＭ１２内のプログラムに従い処理を行いＲＡＭ１
１へメモリバス１３を経由してデータの設定、書き換え
を行っている。この時ＭＸＣ３１は系切り替え回路３０
の指示により、ＣＰＵ１０からＲＡＭ１１へのアクセス
をメモリバス１３を介して監視してＲＡＭへの書き換え
の内容を逐次シーケンスＮｏと共にバッファ３２へ蓄積
している。ＣＰＵ１０上でのＯＳはシステムコール発行
時、コンテキストをＲＡＭ１１のコンテキストセーブエ
リアへセーブして、その旨をＭＸＣ３１へ通知する。Ｍ
ＸＣ３１はその通知をシーケンスＮｏインクリメントの
契機とし（インクリメント直前にＣＰＵ１０のコンテキ
ストがバッファ３２に格納されたことになる。）、並行
してＭＸＣ３１は前シーケンスＮｏまでのバッファ３２
の内容に従って予備系であるＲＡＭ２１の内容を書き換
える。（シーケンスＮｏインクリメント直前、即ちＯＳ
システムコール時のコンテキストがＲＡＭ２１内のコン
テキストセーブエリアへ格納されることになる。）ＣＰ
Ｕ１０のＯＳはシステムコール発行時毎にその旨を通知
し、ＭＸＣ３１はシーケンスＮｏをインクリメントしな
がら上記処理を続ける。
【００１４】図２にバッファ３２における情報の格納例
を示す。本図は縦方向にバッファの行を当てはめてい
る。各々の行にはシーケンスＮｏ、書き込みアドレス、
書き込みデータの格納フィールドを設ける。
を示す。本図は縦方向にバッファの行を当てはめてい
る。各々の行にはシーケンスＮｏ、書き込みアドレス、
書き込みデータの格納フィールドを設ける。
【００１５】ここで、バッファ３２はオーバーフローし
ないように十分大きくとるか、またはオーバーフローし
ないような間隔で、ＯＳシステムコールが発行されなけ
ればならない。しかし、万一オーバーフローして情報が
消滅してしまうのを防ぐために、以下のような策が考え
られる。バッファ３２への書き込みが、バッファ３２か
らの読みだしを追い越しそうになったときに、ＭＸＣ３
１は主系ＣＰＵにその旨を通知する。主系ＣＰＵはその
通知を受けることにより実行中の処理を一時中断し、Ｍ
ＸＣ３１によるバッファ３２の読み出しを待つ。
ないように十分大きくとるか、またはオーバーフローし
ないような間隔で、ＯＳシステムコールが発行されなけ
ればならない。しかし、万一オーバーフローして情報が
消滅してしまうのを防ぐために、以下のような策が考え
られる。バッファ３２への書き込みが、バッファ３２か
らの読みだしを追い越しそうになったときに、ＭＸＣ３
１は主系ＣＰＵにその旨を通知する。主系ＣＰＵはその
通知を受けることにより実行中の処理を一時中断し、Ｍ
ＸＣ３１によるバッファ３２の読み出しを待つ。
【００１６】第１系が主系の時、ＣＰＵ１０に障害が発
生し、ＲＡＭ１１の内容を破壊した場合、内部例外の多
発として現れ、系切り替え回路３０はこれを検知すると
ＭＸＣ３１への切り替え要求を出す。ＭＸＣ３１は現在
のシーケンスＮｏの内容を破棄し、前シーケンスＮｏの
内容を予備系に反映完了した時点で、系切り替え回路３
０へ完了を通知する。系切り替え回路３０はＭＸＣ３１
からの完了通知を待って系切り替えを実行し、第２系を
新主系として再開させる。ＣＰＵ２０はＲＯＭ２２内の
ＯＳプログラムに従い、ＲＡＭ２１内のコンテキストセ
ーブエリアからコンテキストを回復して処理を再開する
ことができる。
生し、ＲＡＭ１１の内容を破壊した場合、内部例外の多
発として現れ、系切り替え回路３０はこれを検知すると
ＭＸＣ３１への切り替え要求を出す。ＭＸＣ３１は現在
のシーケンスＮｏの内容を破棄し、前シーケンスＮｏの
内容を予備系に反映完了した時点で、系切り替え回路３
０へ完了を通知する。系切り替え回路３０はＭＸＣ３１
からの完了通知を待って系切り替えを実行し、第２系を
新主系として再開させる。ＣＰＵ２０はＲＯＭ２２内の
ＯＳプログラムに従い、ＲＡＭ２１内のコンテキストセ
ーブエリアからコンテキストを回復して処理を再開する
ことができる。
【００１７】この両系ＲＡＭの書き込み状態とバッファ
３２の書き込み状態を横軸を時間として図３に表す。こ
こでデータＡ、データＢ、データＣは正常時の書き込み
データであり、データＤは障害発生による誤った書き込
みデータである。シーケンスＮｏが３の時に障害が検出
されデータＣ、データＤの内容は破棄され、予備系への
データＢの書き込みが完了した時点で系切り替えが実行
され、ｔ２の時の主系の状態と同じ状態から新主系が再
開できる。
３２の書き込み状態を横軸を時間として図３に表す。こ
こでデータＡ、データＢ、データＣは正常時の書き込み
データであり、データＤは障害発生による誤った書き込
みデータである。シーケンスＮｏが３の時に障害が検出
されデータＣ、データＤの内容は破棄され、予備系への
データＢの書き込みが完了した時点で系切り替えが実行
され、ｔ２の時の主系の状態と同じ状態から新主系が再
開できる。
【００１８】説明においては第１系を主系、第２系を予
備系としたが、第２系が主系、第１系が予備系としても
同様の方式で系切り替えが可能なのは明らかである。ま
た主系に障害が発生して系が切り替わった場合、新主系
が制御中に障害のある旧主系を交換して新予備系を組み
込むことにより、本発明の２重化方式を維持すれば、Ｃ
ＰＵ障害に対しても運転に対して高い連続性を得られる
のは明らかである。
備系としたが、第２系が主系、第１系が予備系としても
同様の方式で系切り替えが可能なのは明らかである。ま
た主系に障害が発生して系が切り替わった場合、新主系
が制御中に障害のある旧主系を交換して新予備系を組み
込むことにより、本発明の２重化方式を維持すれば、Ｃ
ＰＵ障害に対しても運転に対して高い連続性を得られる
のは明らかである。
【００１９】
【発明の効果】本発明の２重化方式によれば、主系ＣＰ
Ｕ障害発生による主記憶の破壊が発生したとしても、従
来のように固定点再開方式によらず、プログラム処理の
区切りを契機とした再開が、予備系を新主系に切り替え
ることで可能となる。従って障害発生時の被害を最小に
することができ、制御上、高い連続性が確保できる。
Ｕ障害発生による主記憶の破壊が発生したとしても、従
来のように固定点再開方式によらず、プログラム処理の
区切りを契機とした再開が、予備系を新主系に切り替え
ることで可能となる。従って障害発生時の被害を最小に
することができ、制御上、高い連続性が確保できる。
【図１】本発明の１実施例の概略構成を示すブロック図
である。
である。
【図２】本発明の１実施例におけるバッファのデータ格
納方法を示す図である。
納方法を示す図である。
【図３】本発明の１実施例における系切り替え時のＲＡ
Ｍ、バッファのデータ書き込み状態を説明するタイムチ
ャートである。
Ｍ、バッファのデータ書き込み状態を説明するタイムチ
ャートである。
１…第１系、 ２…第２系、 １０、２０…ＣＰＵ、 １１、２１…ＲＡＭ、 １２、２２…ＲＯＭ、 １３、２３…メモリバス、 ３０…系切り替え回路、 ３１…ＭＸＣ（メモリクロスコントローラ）、 ３２…バッファ。
フロントページの続き (72)発明者 岩本 義晴 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報通信事業部内
Claims (2)
- 【請求項１】主系にて処理を行っている最中に障害が検
出された場合は、予備系に切り替えて処理を続行するた
めに、両系の記憶部内容を同一に保つべく、主系の記憶
部への書き込みデータを予備系の記憶部へも書き込みを
行う２重化制御方式において、主系記憶部に発生した書
き込み内容を、主系ＣＰＵとは独立に動作する記憶制御
部によりその内部のバッファへ逐次記憶させ、主系ＣＰ
Ｕからの指示により、主系ＣＰＵの記憶部変更内容を別
のバッファ領域へ記憶させ始め、並行して前バッファ領
域の内容通りの変更を予備系の記憶部へ対して行うこと
を特徴とする２重化制御方式。 - 【請求項２】請求項１において、主系ＣＰＵとは独立に
動作する記憶制御部が内部のバッファへ主系ＣＰＵの主
系記憶部への変更内容を逐次記憶させ、主系ＣＰＵ上で
動作しているプログラム処理の区切りを契機とした通知
により主系ＣＰＵのプログラムカウンタ、レジスタなど
のコンテキストをそのバッファに格納し、その契機と同
時に別のバッファ領域へ主系ＣＰＵの記憶部への変更内
容を記憶させ始め、並行して前バッファ領域の内容通り
の変更、及びコンテキストのコピーを予備系の記憶部へ
行っておき、主系ＣＰＵ障害検知時には、予備系を新主
系として切り替えを行うとともに、新主系の記憶部から
コンテキストを回復して新主系ＣＰＵに設定し、そのコ
ンテキストがセーブされた時点での内容を持つ新主系の
記憶部を利用することにより、そのプログラム処理の区
切りからの再開を可能とすることを特徴とした２重化制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010240A JPH07219802A (ja) | 1994-02-01 | 1994-02-01 | ２重化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010240A JPH07219802A (ja) | 1994-02-01 | 1994-02-01 | ２重化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219802A true JPH07219802A (ja) | 1995-08-18 |
Family
ID=11744785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010240A Pending JPH07219802A (ja) | 1994-02-01 | 1994-02-01 | ２重化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219802A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205409A (ja) * | 2008-02-27 | 2009-09-10 | Nec Corp | 冗長構成システム、該冗長構成システムに用いられる情報管理方法及び情報管理制御プログラム |
| JP2009211517A (ja) * | 2008-03-05 | 2009-09-17 | Nec Corp | 仮想計算機冗長化システム |
| JP2012059098A (ja) * | 2010-09-10 | 2012-03-22 | Nec Commun Syst Ltd | 情報処理システム、および、情報処理方法 |
| JP2018076072A (ja) * | 2018-02-07 | 2018-05-17 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
| JP2018100091A (ja) * | 2018-02-07 | 2018-06-28 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
-
1994
- 1994-02-01 JP JP6010240A patent/JPH07219802A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205409A (ja) * | 2008-02-27 | 2009-09-10 | Nec Corp | 冗長構成システム、該冗長構成システムに用いられる情報管理方法及び情報管理制御プログラム |
| JP2009211517A (ja) * | 2008-03-05 | 2009-09-17 | Nec Corp | 仮想計算機冗長化システム |
| JP2012059098A (ja) * | 2010-09-10 | 2012-03-22 | Nec Commun Syst Ltd | 情報処理システム、および、情報処理方法 |
| JP2018076072A (ja) * | 2018-02-07 | 2018-05-17 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
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