JPH07220500A - 不揮発性メモリの試験方法 - Google Patents
不揮発性メモリの試験方法Info
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- JPH07220500A JPH07220500A JP7011663A JP1166395A JPH07220500A JP H07220500 A JPH07220500 A JP H07220500A JP 7011663 A JP7011663 A JP 7011663A JP 1166395 A JP1166395 A JP 1166395A JP H07220500 A JPH07220500 A JP H07220500A
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- Japan
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- test
- programming
- circuit
- phase
- signal
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- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 230000015654 memory Effects 0.000 title claims abstract description 37
- 238000010998 test method Methods 0.000 claims abstract description 21
- 239000011159 matrix material Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 5
- 238000012795 verification Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
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- G11C29/14—Implementation of control logic, e.g. test mode decoders
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 試験速度を速くし且つ既知技術の欠点を打破
することである。 【構成】 不揮発性メモリ(1)の試験方法は、内部ステ
ート・マシーン(6,8)を除外し且つ制御信号（ＷＥＮ，
ＣＥＮ，ＯＥＮ及びＤＵ）のうちの少なくとも１つの意
味を変更してセル・マトリクスを直接プログラムし、そ
の後にプログラミングの正しさを立証する。
することである。 【構成】 不揮発性メモリ(1)の試験方法は、内部ステ
ート・マシーン(6,8)を除外し且つ制御信号（ＷＥＮ，
ＣＥＮ，ＯＥＮ及びＤＵ）のうちの少なくとも１つの意
味を変更してセル・マトリクスを直接プログラムし、そ
の後にプログラミングの正しさを立証する。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリをプ
ログラミングし、その後に立証するための方法に関する
ものである。もう少し詳しく云うと、この発明は、セル
・マトリクスと、幾つかの制御信号によりメモリ・プロ
グラミング相の継続及びタイミングを支配するステート
・マシーンとを備えた電気的にプログラマブルな不揮発
性メモリを試験するための試験方法に関するものであ
る。
ログラミングし、その後に立証するための方法に関する
ものである。もう少し詳しく云うと、この発明は、セル
・マトリクスと、幾つかの制御信号によりメモリ・プロ
グラミング相の継続及びタイミングを支配するステート
・マシーンとを備えた電気的にプログラマブルな不揮発
性メモリを試験するための試験方法に関するものであ
る。
【０００２】
【従来の技術】例えばフラッシュ型の不揮発性メモリの
ような非常に複雑な電子デバイスでは、試験可能性様相
はかなり重要であると思われ且つ設計中でさえ評価され
るべきである。周知のように、半導体に集積された不揮
発性メモリ回路は、本質的にマトリクスとして構成され
た極めて多数のメモリ・セルを備えている。これらセル
はワード・ライン及びビット・ラインで組織化される。
或るセルをプログラムするために、適切な正電圧は前記
セルを同定するそれぞれのワード・ライン及びビット・
ラインに印加されなければならない。
ような非常に複雑な電子デバイスでは、試験可能性様相
はかなり重要であると思われ且つ設計中でさえ評価され
るべきである。周知のように、半導体に集積された不揮
発性メモリ回路は、本質的にマトリクスとして構成され
た極めて多数のメモリ・セルを備えている。これらセル
はワード・ライン及びビット・ラインで組織化される。
或るセルをプログラムするために、適切な正電圧は前記
セルを同定するそれぞれのワード・ライン及びビット・
ラインに印加されなければならない。
【０００３】この種のメモリでは、メモリ・マトリクス
を構成するセル並びにデバイス中のデジタル及び／又は
アナログ回路装置の特性と結び付けられたメモリ・マト
リクスの正しい動作を立証することが必要である。セル
・マトリクス中に故障が無いことを立証するために、ま
ずメモリのプログラミングを実行し、その後にその正し
さを立証することが必要である。
を構成するセル並びにデバイス中のデジタル及び／又は
アナログ回路装置の特性と結び付けられたメモリ・マト
リクスの正しい動作を立証することが必要である。セル
・マトリクス中に故障が無いことを立証するために、ま
ずメモリのプログラミングを実行し、その後にその正し
さを立証することが必要である。
【０００４】従って、既知技術に基づき、試験を行うた
めに、プログラミング手法及びその為に設けられた関連
回路装置を使用すると思われる。
めに、プログラミング手法及びその為に設けられた関連
回路装置を使用すると思われる。
【０００５】
【発明が解決しようとする課題】しかし、この方法すな
わちプログラミングは、関連回路装置すなわちアドレス
・デコーダ、アナログ電圧発生器、制御ユニット等が効
果的且つ完全に作動している時だけ、正しい。その上、
この試験方法では、プログラミング相及び立証相の持続
時間を簡単なやり方で変更することは不可能である。
わちプログラミングは、関連回路装置すなわちアドレス
・デコーダ、アナログ電圧発生器、制御ユニット等が効
果的且つ完全に作動している時だけ、正しい。その上、
この試験方法では、プログラミング相及び立証相の持続
時間を簡単なやり方で変更することは不可能である。
【０００６】この発明の土台をなす技術的問題は、電気
的にプログラマブルな不揮発性メモリを試験するため
に、より速い試験速度を許し且つ同時に既知技術の欠点
を打破する試験方法を考えることである。
的にプログラマブルな不揮発性メモリを試験するため
に、より速い試験速度を許し且つ同時に既知技術の欠点
を打破する試験方法を考えることである。
【０００７】
【課題を解決するための手段】この発明の土台をなす解
決策は、試験中、ユーザのプログラミング手法が種々の
プログラミング相の継続及びタイミングを支配する内部
ステート・マシーンを除外することである。この解決策
に基づき、技術的問題は、上述し且つ特許請求の範囲の
特徴部分に規定した型式の試験方法によって解決され
る。
決策は、試験中、ユーザのプログラミング手法が種々の
プログラミング相の継続及びタイミングを支配する内部
ステート・マシーンを除外することである。この解決策
に基づき、技術的問題は、上述し且つ特許請求の範囲の
特徴部分に規定した型式の試験方法によって解決され
る。
【０００８】
【作用】この発明に係る試験方法の特徴及び利点は、添
付図面に非制限例として示す一実施例についての以下の
説明中に開示されている。
付図面に非制限例として示す一実施例についての以下の
説明中に開示されている。
【０００９】
【実施例】図において、１は例えばいわゆるフラッシュ
型の電気的にプログラマブルな不揮発性メモリの構造の
一部を示す。この電子デバイスは、半導体に集積され且
つ慣用のものであって本質的にマトリクスとして構成さ
れるので図示しない多数のメモリ・セルを備えている。
これらセルはワード・ラインとビット・ラインで組織化
される。或るセルをプログラムするため、適切な正電圧
は前記セルを同定するワード・ライン及びビット・ライ
ンに印加されなければならない。
型の電気的にプログラマブルな不揮発性メモリの構造の
一部を示す。この電子デバイスは、半導体に集積され且
つ慣用のものであって本質的にマトリクスとして構成さ
れるので図示しない多数のメモリ・セルを備えている。
これらセルはワード・ラインとビット・ラインで組織化
される。或るセルをプログラムするため、適切な正電圧
は前記セルを同定するワード・ライン及びビット・ライ
ンに印加されなければならない。
【００１０】この目的を達成するために、メモリ・デバ
イス中にステート・マシーン(statemachine)が設けら
れ、このステート・マシーンは、本質的に、プログラミ
ング電圧及び照合電圧を発生し且つ出力側がワード・ラ
インに接続された第１の回路すなわち発生器６と、出力
側がビット・ラインに接続された第２のプログラミング
回路８とを備える。第１の回路６の第２の出力側は第２
の回路８の入力側に接続されている。
イス中にステート・マシーン(statemachine)が設けら
れ、このステート・マシーンは、本質的に、プログラミ
ング電圧及び照合電圧を発生し且つ出力側がワード・ラ
インに接続された第１の回路すなわち発生器６と、出力
側がビット・ラインに接続された第２のプログラミング
回路８とを備える。第１の回路６の第２の出力側は第２
の回路８の入力側に接続されている。
【００１１】都合の良いことには、この発明によれば、
第１の回路６はその入力側に２位置スイッチＩ２を通し
て信号ＣＥＮ（チップ・エネーブル）を受ける。このス
イッチＩ２の第２の位置は命令解釈回路４と関連付けら
れる。第２の回路８は、その入力側に２位置スイッチＩ
１を通して信号ＷＥＮ（書き込みエネーブル）を受け
る。このスイッチＩ１の第２の位置は命令解釈回路４及
び後述する試験回路１０と関連付けられる。
第１の回路６はその入力側に２位置スイッチＩ２を通し
て信号ＣＥＮ（チップ・エネーブル）を受ける。このス
イッチＩ２の第２の位置は命令解釈回路４と関連付けら
れる。第２の回路８は、その入力側に２位置スイッチＩ
１を通して信号ＷＥＮ（書き込みエネーブル）を受け
る。このスイッチＩ１の第２の位置は命令解釈回路４及
び後述する試験回路１０と関連付けられる。
【００１２】不揮発性メモリ１はバス型の電気接続部２
及び３を備え、これらはステート・マシンからの／への
２路情報路を規定する。特にアドレス・バス２及びデー
タ・バス３が設けられている。アドレス・バス２は試験
回路１０の入力側に接続されるが、データ・バス３は命
令解釈回路４及び試験回路１０の入力側に接続されてい
る。データ・バス３は第２の回路８にも接続されること
ができ、これにより所定形状の０及び１の値を供給し、
もって或るバイトのどのビットがプログラムされなけれ
ばならないかを決めることが可能である。
及び３を備え、これらはステート・マシンからの／への
２路情報路を規定する。特にアドレス・バス２及びデー
タ・バス３が設けられている。アドレス・バス２は試験
回路１０の入力側に接続されるが、データ・バス３は命
令解釈回路４及び試験回路１０の入力側に接続されてい
る。データ・バス３は第２の回路８にも接続されること
ができ、これにより所定形状の０及び１の値を供給し、
もって或るバイトのどのビットがプログラムされなけれ
ばならないかを決めることが可能である。
【００１３】データ・バス３と、幾つかのコンパレータ
を内蔵した出力バッファ回路７との間に、また２路接続
部が設けられる。出力バッファ回路７は、その入力側に
２位置スイッチＩ３を通して信号ＯＥＮ（出力エネーブ
ル）を受ける。スイッチＩ３の第２の位置は第１の回路
６と関連付けられる。都合の良いことには、スイッチＩ
１，Ｉ２及びＩ３は試験回路１０の出力でインターロッ
クされる。
を内蔵した出力バッファ回路７との間に、また２路接続
部が設けられる。出力バッファ回路７は、その入力側に
２位置スイッチＩ３を通して信号ＯＥＮ（出力エネーブ
ル）を受ける。スイッチＩ３の第２の位置は第１の回路
６と関連付けられる。都合の良いことには、スイッチＩ
１，Ｉ２及びＩ３は試験回路１０の出力でインターロッ
クされる。
【００１４】この発明に係る試験方法では、信号ＷＥＮ
は実際のプログラミングを容易にすることを意味する。
この信号ＷＥＮと一緒に、他の信号ＤＵ（ピンを使用す
るな）もオンにされる。この信号ＤＵは、ユーザによっ
て使用され得ない外部信号であり且つこの発明の試験方
法ではプログラミングの終わりと照合相の初めとの間で
ビット・ラインを放電させるのに使用される。
は実際のプログラミングを容易にすることを意味する。
この信号ＷＥＮと一緒に、他の信号ＤＵ（ピンを使用す
るな）もオンにされる。この信号ＤＵは、ユーザによっ
て使用され得ない外部信号であり且つこの発明の試験方
法ではプログラミングの終わりと照合相の初めとの間で
ビット・ラインを放電させるのに使用される。
【００１５】メモリ・マトリクスのデータ・バス３で且
つアドレス・バス２から信号ＤＱ及びＡが伝送される。
これら信号は試験モード活動用回路を準備するのに使用
される。これら信号の他に、回路中に既に存在する他の
制御信号すなわちＯＥＮ及びＣＥＮが使用される。
つアドレス・バス２から信号ＤＱ及びＡが伝送される。
これら信号は試験モード活動用回路を準備するのに使用
される。これら信号の他に、回路中に既に存在する他の
制御信号すなわちＯＥＮ及びＣＥＮが使用される。
【００１６】この発明に係る試験方法では、信号ＯＥＮ
は照合相実行の意味をつかむが、信号ＣＥＮはアナログ
電圧発生器をプログラミング相で使用させることを可能
にする。この発明に係る試験方法は、本質的に２つの顕
著な相すなわち１．試験モード活動及び２．試験実行か
ら成り、これについて今から説明する。
は照合相実行の意味をつかむが、信号ＣＥＮはアナログ
電圧発生器をプログラミング相で使用させることを可能
にする。この発明に係る試験方法は、本質的に２つの顕
著な相すなわち１．試験モード活動及び２．試験実行か
ら成り、これについて今から説明する。
【００１７】第１の相はデータ・バス３及びアドレス・
バス２を使って行われる。これらバスは、不揮発性メモ
リ１中の幾つかの特に重要なノードの状態と適合するよ
うに信号ＤＱ及びＡを適切なシーケンスで印加させる。
これは、例えば並列の多数のビットを持つプログラムを
実行させるか或は特定のビット（試験レジスタ中で試験
相の開始を示す）の論理状態１を強制する。詳しく云え
ば、試験回路１０は、アドレス・バス２及びデータ・バ
ス３から試験モード活動信号を受けると、スイッチＩ
１，Ｉ２及びＩ３の位置を切り換える。これらスイッチ
は、試験の実行中内部ステート・マシーンを除外し且つ
上述した信号の通常の機能を変更する。
バス２を使って行われる。これらバスは、不揮発性メモ
リ１中の幾つかの特に重要なノードの状態と適合するよ
うに信号ＤＱ及びＡを適切なシーケンスで印加させる。
これは、例えば並列の多数のビットを持つプログラムを
実行させるか或は特定のビット（試験レジスタ中で試験
相の開始を示す）の論理状態１を強制する。詳しく云え
ば、試験回路１０は、アドレス・バス２及びデータ・バ
ス３から試験モード活動信号を受けると、スイッチＩ
１，Ｉ２及びＩ３の位置を切り換える。これらスイッチ
は、試験の実行中内部ステート・マシーンを除外し且つ
上述した信号の通常の機能を変更する。
【００１８】スイッチＩ１は、信号ＷＥＮが命令解釈回
路４へ印加されるように通常、位置する。この発明に係
る試験方法では、スイッチＩ１の位置１は、メモリ・マ
トリクスのビット・ラインに接続された第２の回路８へ
信号ＷＥＮを供給するように切り換えられる。
路４へ印加されるように通常、位置する。この発明に係
る試験方法では、スイッチＩ１の位置１は、メモリ・マ
トリクスのビット・ラインに接続された第２の回路８へ
信号ＷＥＮを供給するように切り換えられる。
【００１９】スイッチＩ２は、信号ＣＥＮが命令解釈回
路４へ印加されるように通常、位置する。この発明に係
る試験方法では、スイッチＩ２が作動されると、信号Ｃ
ＥＮが第１の回路６へ伝えられる。
路４へ印加されるように通常、位置する。この発明に係
る試験方法では、スイッチＩ２が作動されると、信号Ｃ
ＥＮが第１の回路６へ伝えられる。
【００２０】スイッチＩ３は、通常は開であるが、この
発明に係る試験方法では作動されると第１の回路６に接
続され、その入力側に信号ＯＥＮを印加させる。この信
号ＯＥＮは、スイッチＩ３の分岐路を通して出力バッフ
ァ回路７へも直接印加される。
発明に係る試験方法では作動されると第１の回路６に接
続され、その入力側に信号ＯＥＮを印加させる。この信
号ＯＥＮは、スイッチＩ３の分岐路を通して出力バッフ
ァ回路７へも直接印加される。
【００２１】上述した動作相は、メモリ・デバイス中の
ステート・マシーンを除外する実際上の効果を持つ。そ
の結果、内部ステート・マシーンが除外され、アドレス
を自由に使用でき、新しい意味を持つ上述した制御信号
を使用して所望のセルをプログラムし且つその正しさを
立証する。
ステート・マシーンを除外する実際上の効果を持つ。そ
の結果、内部ステート・マシーンが除外され、アドレス
を自由に使用でき、新しい意味を持つ上述した制御信号
を使用して所望のセルをプログラムし且つその正しさを
立証する。
【００２２】詳しく云えば、この発明の試験方法の諸相
は下記の通り要約することができる。信号ＤＵ及びＷＥ
Ｎは、図２の上から２つのチャートに示されたように高
電圧Ｖｉｈにされ、信号ＣＥＮは同時に低電圧Ｖｉｌに
され、電圧ＶＰＣの発生をプログラミング電圧の発生に
等しくさせ（ＶＰＣ＝ＶＰＰ）そしてその電圧が選択さ
れたマトリクス・ラインに供給され、信号ＷＥＮが低電
圧Ｖｉｌに戻ってビット・ラインの実際のプログラミン
グを開始させ（ＢＬ＝ＶＰＲＯＧ）そしてその後この信
号が再び高電圧Ｖｉｈに上昇してプログラミングを停止
させ、信号ＣＥＮが上昇して電圧ＶＰＣを非プログラミ
ング値に戻し、プログラミング相の終わりに、信号ＤＵ
を低電圧Ｖｉｌに一瞬戻し且つ再び高電圧Ｖｉｈに戻
し、照合の開始前にビット・ラインを放電させ（ＢＬ
ＣＬＡＭＰ）、そして、信号ＯＥＮは通常、高電圧であ
るが、照合相（ＰＧＶＥＲ）を開始するために低電圧Ｖ
ｉｌに下げられ且つ照合相の終わりに信号ＯＥＮは高論
理値に戻る。
は下記の通り要約することができる。信号ＤＵ及びＷＥ
Ｎは、図２の上から２つのチャートに示されたように高
電圧Ｖｉｈにされ、信号ＣＥＮは同時に低電圧Ｖｉｌに
され、電圧ＶＰＣの発生をプログラミング電圧の発生に
等しくさせ（ＶＰＣ＝ＶＰＰ）そしてその電圧が選択さ
れたマトリクス・ラインに供給され、信号ＷＥＮが低電
圧Ｖｉｌに戻ってビット・ラインの実際のプログラミン
グを開始させ（ＢＬ＝ＶＰＲＯＧ）そしてその後この信
号が再び高電圧Ｖｉｈに上昇してプログラミングを停止
させ、信号ＣＥＮが上昇して電圧ＶＰＣを非プログラミ
ング値に戻し、プログラミング相の終わりに、信号ＤＵ
を低電圧Ｖｉｌに一瞬戻し且つ再び高電圧Ｖｉｈに戻
し、照合の開始前にビット・ラインを放電させ（ＢＬ
ＣＬＡＭＰ）、そして、信号ＯＥＮは通常、高電圧であ
るが、照合相（ＰＧＶＥＲ）を開始するために低電圧Ｖ
ｉｌに下げられ且つ照合相の終わりに信号ＯＥＮは高論
理値に戻る。
【００２３】照合はメモリのプログラミング後に存在す
る値（読み出されるべきデータ）の比較によって行われ
且つデータ・バス３によって正しいデータが送られ、そ
して信号ＣＥＮはまた低論理値Ｖｉｌに戻り且つ回路は
新しい試験を行うか或は正常な動作に戻る準備をする。
る値（読み出されるべきデータ）の比較によって行われ
且つデータ・バス３によって正しいデータが送られ、そ
して信号ＣＥＮはまた低論理値Ｖｉｌに戻り且つ回路は
新しい試験を行うか或は正常な動作に戻る準備をする。
【００２４】
【発明の効果】この発明に係る試験方法は下記の利点を
有する。メモリ・マトリクスの試験は制御ユニットの動
作とは全く無関係なやり方で行え、プログラミング・パ
ルスの持続時間及び照合相の持続時間は、内部時間ベー
スに支配されず従って任意に選択でき、そして、実際の
試験の実行シーケンスは、既知技術のＥＰＲＯＭメモリ
を試験するのに使用された実行シーケンスと両立でき、
従ってその実行のために同一の回路装置を使用させる。
有する。メモリ・マトリクスの試験は制御ユニットの動
作とは全く無関係なやり方で行え、プログラミング・パ
ルスの持続時間及び照合相の持続時間は、内部時間ベー
スに支配されず従って任意に選択でき、そして、実際の
試験の実行シーケンスは、既知技術のＥＰＲＯＭメモリ
を試験するのに使用された実行シーケンスと両立でき、
従ってその実行のために同一の回路装置を使用させる。
【図１】この発明に係る試験方法が実施される不揮発性
メモリ・デバイスのブロック図である。
メモリ・デバイスのブロック図である。
【図２】同一の時間ベースを有し且つこの発明による一
連の試験相を実行するために設計された一群の信号を示
す波形図である。
連の試験相を実行するために設計された一群の信号を示
す波形図である。
１ 不揮発性メモリ ２ アドレス・バス ３ データ・バス ６ 第１の回路 ７ 第２の回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・マッカローネ イタリア国、27030 パレストロ、ヴィ ア・フェルナーチェ ８
Claims (9)
- 【請求項１】 セル・マトリクスと、幾つかの制御信号
（ＷＥＮ，ＣＥＮ，ＯＥＮ及びＤＵ）によりメモリ・プ
ログラミング相の継続及びタイミングを支配するステー
ト・マシーンを備えた電気的にプログラマブルな不揮発
性メモリを試験するための試験方法において、 内部ステート・マシーンを除外し且つ前記制御信号（Ｗ
ＥＮ，ＣＥＮ，ＯＥＮ及びＤＵ）のうちの少なくとも１
つの意味を変更して前記セル・マトリクスを直接プログ
ラムし、その後にプログラミングの正しさを立証するこ
とを特徴とする不揮発性メモリの試験方法。 - 【請求項２】 まず第１に試験モード活動相を行い、第
２に前記メモリ・セルの実際のプログラミングをする試
験実行相を行い、そして第３にプログラミングの正しさ
の立証相を行うことを特徴とする請求項１の不揮発性メ
モリの試験方法。 - 【請求項３】 前記試験モード活動相中、前記ステート
・マシーンは、前記セル・マトリクスの前記制御信号
（ＷＥＮ，ＣＥＮ，ＯＥＮ及びＤＵ）が通常のメモリ動
作の意味とは違った意味を持つようになる所定の状態
（試験モード活動）に配列されることを特徴とする請求
項２の不揮発性メモリの試験方法。 - 【請求項４】 書き込みエネーブル信号（ＷＥＮ）を使
用して前記試験実行相中前記メモリ・セルのプログラミ
ングを開始し、又停止することを特徴とする請求項２の
不揮発性メモリの試験方法。 - 【請求項５】 開始信号（ＣＥＮ）を使用して前記試験
実行相中前記メモリ・セルへ印加されるべきプログラミ
ング電圧（ＶＰＰ）の発生器(6)をエネーブルすること
を特徴とする請求項２の不揮発性メモリの試験方法。 - 【請求項６】 出力エネーブル信号（ＯＥＮ）を使用し
て前記立証相を開始し、又停止することを特徴とする請
求項２の不揮発性メモリの試験方法。 - 【請求項７】 外部信号（ＤＵ）を使用して前記試験実
行相の終わりと前記立証相の初めとの間で前記セル・マ
トリクスのビット・ラインの放電を開始させることを特
徴とする請求項２の不揮発性メモリの試験方法。 - 【請求項８】 前記制御信号（ＷＥＮ，ＣＥＮ，ＯＥＮ
及びＤＵ）の意味の変更が、前記制御信号の伝送路に挿
入されたスイッチング手段（Ｉ１，Ｉ２，Ｉ３）によっ
て行われることを特徴とする請求項１の不揮発性メモリ
の試験方法。 - 【請求項９】 前記スイッチング手段（Ｉ１，Ｉ２，Ｉ
３）が、前記ステート・マシーン中に組み込まれた試験
回路(10)とインターロックされることを特徴とする請求
項８の不揮発性メモリの試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830032.2 | 1993-01-31 | ||
| EP94830032A EP0665558B1 (en) | 1994-01-31 | 1994-01-31 | Method for programming and testing a non-volatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07220500A true JPH07220500A (ja) | 1995-08-18 |
Family
ID=8218372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011663A Pending JPH07220500A (ja) | 1993-01-31 | 1995-01-27 | 不揮発性メモリの試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5600600A (ja) |
| EP (1) | EP0665558B1 (ja) |
| JP (1) | JPH07220500A (ja) |
| DE (1) | DE69427277T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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