JPH05101699A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリテスト時の読み出し時間の短縮。 【構成】複数のデジット線を持つメモリに於て、前記複
数のデジット線の出力データを入力とする不一致検出回
路（ゲート７３）と、不一致の検出を記憶する為のフリ
ップフロップ７４と、その結果をデータバス４０に読み
出す為の回路から構成される。 【効果】メモリのテストを行う場合、メモリへの書き込
み時には、複数のメモリに同時に書き込む事によりテス
ト時間の短縮を図るものが従来あるが、その書き込まれ
たデータを読み出すときにはアドレスに対応したメモリ
の内容を一つ一つ読み出していた。そこで、前記メモリ
読み出し時においても、複数のメモリのデータを同時に
読み出すことにより、テスト時間の短縮を図るものであ
り、テストするメモリの容量が多い程テスト時間短縮の
効果が大きい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ装置に関し、特に
テスト機能を備えたメモリ回路に関する。

【０００２】

【従来の技術】従来、メモリのテスト時間を短縮するた
めの手段の一つとして、テスト時に一括して複数のメモ
リセルへ同一データ書き込みを行う回路があり、その一
例を図２に示す。

【０００３】図２において、第１のアレイ１０はメモリ
セルがリピートして接続されたアレイ構造で構成されて
いるメモリセルブロックである（以後アレイ１０と呼
ぶ）。

【０００４】第１のアレイ１０〜第３のアレイ１３のメ
モリセルブロック４個で、１ビット分のメモリセル群が
構成される。各アレイ１０〜アレイ１３までのメモリセ
ルブロックにつながる各デジット線の出力には選択を行
うトランジスタ１〜４が接続され、トランジスタ１〜４
のゲートにはデコード信号Ｙ０〜Ｙ３が入力する。トラ
ンジスタ１〜４は、メモリセルへの書き込み信号ＷＲに
より制御される書き込みバッファ６の出力と接続され、
書き込みバッファ６の入力はデータバス（Ｄ０）３０と
接続される。

【０００５】そのほかにトランジスタ１〜４はメモリの
データ読み出し信号ＲＤにより制御される読み出しバッ
ファ５の入力と接続され、読み出しバッファ５の出力は
データバス（Ｄ０）３０と接続される。以上述べたよう
な回路構成が第１のビット２０〜第８のビット２７まだ
各ビット毎に構成される。

【０００６】次に図２を用いて第１のビット１０を例に
動作の説明を行う。他のビット１〜ビット７も動作は同
じである。書き込み時は、書き込みバッファ６がアクテ
ィブになり、読み出しバッファ５はインアクティブにな
る。この状態で通常の書き込み動作はデジット線の選択
をおこなうデコード信号Ｙ０〜Ｙ３のうち、どれか一つ
しか選択さないが、メモリをテストする為に一括書き込
みを行うときにはこれらデコード信号Ｙ０〜Ｙ３までの
信号全てが選択されるため、同時に４つのメモリセルに
データを書き込む事が出来、書き込みテストの回数を減
らすことが出来る。

【０００７】次に、メモリからデータを読み出すときに
は、読み出しバッファ５がアクティブになり、書き込み
バッファ６はインアクティブになる。この状態で、デコ
ード信号Ｙ０〜Ｙ３までのデコード信号のうちどれか一
つを選択して読み出しバッファ５を介して、データバス
（Ｄ０）３０にデータが出力される。

【０００８】

【発明が解決しようとする課題】前述した様に、一括書
き込みをした同一データの読み出しテストを行う時に、
一括書き込みと同様に一括してデータの読み出しを行う
為、デコード信号Ｙ０〜Ｙ３のデコード線全てを選択し
てしまうと、各アレイ１０〜アレイ１３までのデジット
線の出力が重なり合ってしまい、正確な出力データの判
断が出来なくなる。故に、データ読み出しテスト時は、
デコード信号を一つずつ選択してデータを読み出す為、
テスト時間が長くなる欠点がある。

【０００９】本発明の目的は、前記欠点を解決し、正確
な出力データの判断ができ、かつ短時間でテストできる
ようにしたメモリ装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明の構成は、複数の
デジット線と、前記デジット線を各々選択するトランジ
スタと、前記トランジスタを各々選択するデコード信号
入力端子と、前記デコード信号がゲートに接続された前
記トランジスタにより選択されたデータを、データバス
との間で入力または出力する回路とを備えたメモリ装置
において、前記デジット線の出力データを入力とする不
一致検出回路と、前記不一致検出回路の出力によってセ
ットされるフリップフロップと、前記フリップフロップ
のリセット信号入力端子と、前記フリップフロップを前
記データバスへ読み出すための読み出し回路及び読み出
し信号出力端子を有することを特徴とする。

【００１１】

【実施例】図１は本発明の一実施例のメモリ装置を示す
ブロック図である。

【００１２】図１において、本発明の一実施例は、第１
のアレイ１０〜第４のアレイ１３のメモリセルブロック
が４個で、１ビット分のメモリセル郡が構成され、各ア
レイ１０〜アレイ１３までのメモリセルブロックにつな
がる各デジット線の出力には、選択を行うトランジスタ
７〜１０が接続され、トランジスタ７〜１０のゲートに
はデコード信号Ｙ０〜Ｙ３が入力している。

【００１３】トランジスタ７〜１０は、メモリセルへの
書き込み信号ＷＲにより制御される書き込みバッファ７
２の出力と接続され、書き込みバッファ７２の入力はデ
ータバス（Ｄ０）４０と接続される。そのほか、トラン
ジスタ７〜１０はメモリのデータ読み出し信号ＲＤによ
り制御される読み出しバッファ７１の入力と接続され、
この読み出しバッファ７１の出力はデータバス（Ｄ０）
４０と接続される。

【００１４】メモリセルブロックのアレイ１０〜アレイ
１３の各デジット線の出力は、不一致検出をするＸＮＯ
Ｒゲート７３に接続され、このＸＮＯＲゲート７３の出
力が、不一致結果を保持するフリップフロップ７４のセ
ット信号に接続される。また、フリップフロップ７４は
初期設定するためのリセット信号ＦＲＥＳを入力に持
ち、フリップフロップ７４の出力は不一致結果読み出し
信号ＭＲＤにより制御される読み出しバッファ７５に接
続され、一致結果読み出しバッファ７５の出力はデータ
バス（Ｄ０）４０と接続される。

【００１５】以上述べたような回路構成がビット３０〜
ビット３７まで各ビット毎に構成される。

【００１６】次に図１を用いて第１のビット１０を例に
動作説明を行う（この他のビット３１〜ビット３７も動
作は同じである）。

【００１７】通常の書き込み時は、従来例で述べたよう
に必要なデコード信号Ｙ０〜Ｙ３のうち一つを選択し、
書き込みバッファ７２を介してデータの書き込みを行
う。また、通常の読み出し時にも必要なデコード信号Ｙ
０〜Ｙ３のうち一つを選択し、読み出しバッファ７１を
介してデータを読み出す。

【００１８】次に、メモリのテスト時で一括書き込みに
よりテストする時には、従来例で述べたようにデコード
信号Ｙ０〜Ｙ３までのデコード信号全てを選択し、書き
込みバッファ７２によりデータバスのデータをメモリセ
ルブロックのアレイ１０〜アレイ１３に同時に書き込み
を行う。

【００１９】前記一括書き込みされた同一データを一括
読み出しにより読み出す時は、リセット信号ＦＲＥＳに
より不一致結果を保持するフリップフロップ７４をリセ
ットして出力を「０」に初期設定する。そして、メモリ
セルの読み出しバッファ７１がアクティブになり、書き
込みバッファ７２とフリップフロップ読み出しバッファ
７５とがインアクティブになる。つまりデータバスより
出力されるデータは通常の読み出しと同様にデコード信
号Ｙ０〜Ｙ３までのうち一つだけ選択されたデジット線
の出力である。例えばデコーダ信号Ｙ０を選択したとし
て説明する（デコーダ信号Ｙ１〜Ｙ３までを選択しても
動作は同じである）。

【００２０】全てのメモリセルのデータが正常である場
合、データバス４０より読み出されるアレイ１０のデー
タは期待値と等しい値が出力される。この時、アレイ１
０〜アレイ１３につながるデジット線の出力はＸＮＯＲ
ゲート７３に入力し不一致演算をする（アレイ１０〜ア
レイ１３は一括書き込みにより同一のデータが書き込ま
れている）。

【００２１】ここで、メモリセルのデータが正常である
ため、ＸＮＯＲゲート７３の入力は全て等しいのでデー
タ出力は「１」となる。ＸＮＯＲゲート７３の出力
「１」がフリップフロップ７４に入力されるが、フリッ
プフロップ７４はリセット状態を保持し続け初期値の
「０」を出力し続ける。アレイ１０のメモリセル全ての
データ出力が終わると、フリップフロップ７４の出力
は、読み出し信号ＭＲＤにより出力バッファを介してデ
ータバス４０に出力され、データバスの値は全て「１」
となり、アレイ１０の読み出した内容と、アレイ１１〜
アレイ１３までのデータの内容が等しい事が分かる。

【００２２】もし、メモリセルに異常がある場合で、異
常のあるメモリセルがアレイ１１〜アレイ１３のうちに
ある場合でも、データバスより読み出されるアレイ１０
のデータは期待値と等しいが、ＸＮＯＲゲート７３に入
力するアレイ１０〜アレイ１３につながるデジット線の
出力はメモリセルのデータに異常があるため、ＸＮＯＲ
ゲート７３は不一致を検出するので、その時の出力は
「０」となる。ＸＮＯＲゲート７３の出力「０」がフリ
ップフロップ７４のセット信号として入力されると、フ
リップフロップ７４はセット状態となり「１」を出力す
る。

【００２３】この状態の後で、ＸＮＯＲゲート７３の出
力が「１」を出力しても、フリップフロップ７４は、セ
ット状態の「１」を出力し続ける。アレイ１０のメモリ
セル全てのデータ出力が終わると、フリップフロップ７
４の出力は、読み出し信号ＭＲＤにより出力バッファを
介してデータバスに出力され、その正常なビットの出力
が「１」となり、異常のあるビットの出力だけが「０」
となる。故に、読み出しを行っていないアレイ１１〜ア
レイ１３のデータの何ビット目に異常があったのかが分
かる。

【００２４】また、アレイ１０の中に異常のあるメモリ
セルがあったときは、そのメモリセルのデータが、デー
タバスから出力され、期待値と異なるので異常がある事
が分かる。

【００２５】以上のことより、アレイ１１〜アレイ１３
までのデータを直接読み出すことなくテストできるた
め、アレイ１０のデータを読み出すテストの回数だけ
で、アレイ１１〜アレイ１３までのデータを読み出す必
要はなくなり、従来に比べテストの回数が少なくなりテ
スト時間か短縮できる。

【００２６】本実施例は、メモリを４個のブロック分割
したが、２個以上何分割でもよい。また、デコーダの種
類、読み出しバッファ、書き込みバッファ、不一致検出
回路や、フリップフロップなど、他の回路構成でも同様
の効果がある。

【００２７】このように、本実施例のメモリ読み出し回
路は、複数のデジット線を持つ半導体のメモリにおい
て、前記複数のデジット線を入力とする不一致検出回路
と、前記不一致検出回路の出力によってセットされるフ
リップフロップと、前記フリップフロップのリセット信
号入力端子と、前記のフリップフロップの出力をデータ
バスへ読み出すための回路及び読み出し信号出力端子と
を備えている。

【００２８】それにより、本実施例では、前記複数のデ
ジット線のデータ出力から１本を従来方法で読み出し、
残りのデジット線の出力を不一致検出回路により比較し
て検出することで、メモリの読み出しテスト回数を減ら
す。

【００２９】

【発明の効果】以上説明したように、本発明のメモリ装
置は、メモリセルの読み出しテスト時に一括して読み出
しを行えるためテストの回数を減らせ、従来通りに読み
出すときに比べテスト時間が短くできるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の一括書き込み機能を有する
メモリ装置のブロック図である。

【図２】従来のメモリ装置を示すブロック図である。

【符号の説明】

１〜４，７〜１０ トランジスタ ５，６，７１，７２，７５ バッファ ７３ ＸＮＯＲゲート ７４ フリップフロップ Ｙ０〜Ｙ３ デコード信号 ３０，４０ データバス ＷＲ メモリ書き込み信号 ＲＤ メモリ読み出し信号 ＭＲＤ フリップフロップ読み出し信号 ＦＲＥＳ フリップフロップリセット信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のデジット線と、前記デジット線を
   各々選択するトランジスタと、前記トランジスタを各々
   選択するデコード信号入力端子と、前記デコード信号が
   ゲートに接続された前記トランジスタにより選択された
   データを、データバスとの間で入力または出力する回路
   とを備えたメモリ装置において、前記デジット線の出力
   データを入力とする不一致検出回路と、前記不一致検出
   回路の出力によってセットされるフリップフロップと、
   前記フリップフロップのリセット信号入力端子と、前記
   フリップフロップを前記データバスへ読み出すための読
   み出し回路及び読み出し信号出力端子を有することを特
   徴とするメモリ装置。