JPH07221267A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07221267A JPH07221267A JP2738794A JP2738794A JPH07221267A JP H07221267 A JPH07221267 A JP H07221267A JP 2738794 A JP2738794 A JP 2738794A JP 2738794 A JP2738794 A JP 2738794A JP H07221267 A JPH07221267 A JP H07221267A
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Abstract
(57)【要約】
【目的】本発明は、半導体装置及びその製造方法におい
て、集積回路チツプ上のセル面積が従来と同一のまま静
電容量を増加し得るようにする。 【構成】半導体層２に形成された不純物拡散層３、第１
の絶縁膜２１及び第１の導電膜２２が第１のキヤパシタ
２０Ａの一方の電極、誘電体及び他方の電極として半導
体層２の同一位置に順次積層して形成されると共に、第
１の導電膜５、第２の絶縁膜６及び第２の導電膜２４が
第２のキヤパシタ２０Ｂの一方の電極、誘電体及び他方
の電極として半導体層２の第１のキヤパシタ２０Ａと同
一位置に順次積層して形成され、かつ第１及び第２のキ
ヤパシタ２０Ａ及び２０Ｂが電気的に並列接続される。
て、集積回路チツプ上のセル面積が従来と同一のまま静
電容量を増加し得るようにする。 【構成】半導体層２に形成された不純物拡散層３、第１
の絶縁膜２１及び第１の導電膜２２が第１のキヤパシタ
２０Ａの一方の電極、誘電体及び他方の電極として半導
体層２の同一位置に順次積層して形成されると共に、第
１の導電膜５、第２の絶縁膜６及び第２の導電膜２４が
第２のキヤパシタ２０Ｂの一方の電極、誘電体及び他方
の電極として半導体層２の第１のキヤパシタ２０Ａと同
一位置に順次積層して形成され、かつ第１及び第２のキ
ヤパシタ２０Ａ及び２０Ｂが電気的に並列接続される。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１２） 発明が解決しようとする課題（図１２） 課題を解決するための手段（図１及び図２） 作用（図１及び図２） 実施例（図１〜図１１） 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に集積回路上に形成されるものに適用し
得る。
方法に関し、特に集積回路上に形成されるものに適用し
得る。
【０００３】
【従来の技術】従来、集積回路には、所望の回路を構成
するキヤパシタが外部に接続されることに代えて内部に
トランジスタ等と同時に形成されたものがある。図１２
に示すように、集積回路内のキヤパシタ１の一方の電極
は、シリコン基板２に形成されたｎ形ウエル３でなる。
ｎ形ウエル３の対向電極部４上にはポリシリコン膜５が
形成されており、キヤパシタ１の誘電体はポリシリコン
膜５上に形成された薄いシリコン窒化膜６でなる。キヤ
パシタ１の他方の電極は、ポリシリコン膜５に対向して
シリコン窒化膜６上に形成された配線用アルミ７でな
る。
するキヤパシタが外部に接続されることに代えて内部に
トランジスタ等と同時に形成されたものがある。図１２
に示すように、集積回路内のキヤパシタ１の一方の電極
は、シリコン基板２に形成されたｎ形ウエル３でなる。
ｎ形ウエル３の対向電極部４上にはポリシリコン膜５が
形成されており、キヤパシタ１の誘電体はポリシリコン
膜５上に形成された薄いシリコン窒化膜６でなる。キヤ
パシタ１の他方の電極は、ポリシリコン膜５に対向して
シリコン窒化膜６上に形成された配線用アルミ７でな
る。
【０００４】ｎ形ウエル３は厚いフイールド酸化膜８及
び薄い酸化膜９で囲まれ、他のデバイスと電気的に絶縁
されている。ｎ形ウエル３の大部分は対向電極部４でな
り、ｎ形ウエル３の一部分に配されたコンタクト窓部１
０とフイールド酸化膜８で分離されている。コンタクト
窓部１０を覆う薄いシリコン酸化膜９の一部は除去され
てコンタクト窓１０Ａが配されている。このコンタクト
窓１０Ａを通じてｎ形ウエル３は配線用アルミ１１に接
続されている。
び薄い酸化膜９で囲まれ、他のデバイスと電気的に絶縁
されている。ｎ形ウエル３の大部分は対向電極部４でな
り、ｎ形ウエル３の一部分に配されたコンタクト窓部１
０とフイールド酸化膜８で分離されている。コンタクト
窓部１０を覆う薄いシリコン酸化膜９の一部は除去され
てコンタクト窓１０Ａが配されている。このコンタクト
窓１０Ａを通じてｎ形ウエル３は配線用アルミ１１に接
続されている。
【０００５】ｎ形ウエル３の浅い領域には高濃度の不純
物をドーピングされて固有抵抗を下げたプラグ層３Ａが
形成されている。プラグ層３Ａの表面に近い部分には一
段と高濃度の不純物がドーピングされたコンタクト層３
Ｂが形成されている。因みに、シリコン窒化膜６の表面
はホウ素リンケイ酸ガラス（以下ＢＰＳＧ（Boron-dope
d Phospho-Silicate Glass）という）１２で覆われて保
護されている。配線用アルミ７及び１１は端子１３及び
１４にそれぞれ接続されている。
物をドーピングされて固有抵抗を下げたプラグ層３Ａが
形成されている。プラグ層３Ａの表面に近い部分には一
段と高濃度の不純物がドーピングされたコンタクト層３
Ｂが形成されている。因みに、シリコン窒化膜６の表面
はホウ素リンケイ酸ガラス（以下ＢＰＳＧ（Boron-dope
d Phospho-Silicate Glass）という）１２で覆われて保
護されている。配線用アルミ７及び１１は端子１３及び
１４にそれぞれ接続されている。
【０００６】
【発明が解決しようとする課題】ところで集積回路の集
積度を向上させるには、回路を構成するそれぞれのデバ
イスのサイズを縮小することが必要となる。
積度を向上させるには、回路を構成するそれぞれのデバ
イスのサイズを縮小することが必要となる。
【０００７】ところが、上述の構成のキヤパシタ１の容
量はシリコン基板２の表面方向の面積に比例する。この
ため大きな容量を必要とする場合、キヤパシタ１のセル
面積は非常に大きくなる。これによりシリコン基板２上
に形成される半導体デバイスのうち、キヤパシタ１は比
較的に大面積のデバイスとなり、しばしば集積回路のチ
ツプサイズを増大させる大きな要因となる。従つてキヤ
パシタ１を内部に形成される集積回路は全体を縮小する
ことが困難であるという問題があつた。
量はシリコン基板２の表面方向の面積に比例する。この
ため大きな容量を必要とする場合、キヤパシタ１のセル
面積は非常に大きくなる。これによりシリコン基板２上
に形成される半導体デバイスのうち、キヤパシタ１は比
較的に大面積のデバイスとなり、しばしば集積回路のチ
ツプサイズを増大させる大きな要因となる。従つてキヤ
パシタ１を内部に形成される集積回路は全体を縮小する
ことが困難であるという問題があつた。
【０００８】この問題を解決するため、キヤパシタ１の
絶縁膜厚を小さくすることが考えられる。すなわちキヤ
パシタ１の静電容量Ｃは、絶縁膜厚をｄ、面積をＳ、誘
電率をεとすると、次式、
絶縁膜厚を小さくすることが考えられる。すなわちキヤ
パシタ１の静電容量Ｃは、絶縁膜厚をｄ、面積をＳ、誘
電率をεとすると、次式、
【０００９】
【数１】 で与えられる。（１）式より絶縁膜厚ｄを小さくすると
容量Ｃが大きくなることが分かる。因みに、誘電率ε
は、真空誘電率をε0 、比誘電率をεs として次式、
容量Ｃが大きくなることが分かる。因みに、誘電率ε
は、真空誘電率をε0 、比誘電率をεs として次式、
【数２】 で表わされる。
【００１０】ところが、絶縁膜厚ｄを小さくすると、リ
ーク電流の増大等の特性劣化を招く。このためこの方法
によつて単位面積当たりの静電容量Ｃを増大させること
は実際上限界があり、解決策としては未だ不十分であつ
た。
ーク電流の増大等の特性劣化を招く。このためこの方法
によつて単位面積当たりの静電容量Ｃを増大させること
は実際上限界があり、解決策としては未だ不十分であつ
た。
【００１１】本発明は以上の点を考慮してなされたもの
で、集積回路チツプ上のセル面積が従来と同一のまま静
電容量を増加し得る半導体装置及びその製造方法を提案
しようとするものである。
で、集積回路チツプ上のセル面積が従来と同一のまま静
電容量を増加し得る半導体装置及びその製造方法を提案
しようとするものである。
【００１２】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、半導体層２に不純物を拡散して形
成された不純物拡散層３と、不純物拡散層３上に形成さ
れた第１の絶縁膜２１と、第１の絶縁膜２１上に形成さ
れた第１の導電膜２２とでなり、不純物拡散層３と第１
の導電膜２２とを対向電極とする第１のキヤパシタ２０
Ａと、第１の導電膜５と、第１の導電膜５上に重ねて形
成された第２の絶縁膜６と、第２の絶縁膜６上に重ねて
形成された第２の導電膜２４とでなり、第１及び第２の
導電膜５及び２４を対向電極とする第２のキヤパシタ２
０Ｂとを設け、第１の導電膜２２及び５が第１の取出し
電極２３に接続され、かつ不純物拡散層３と第２の導電
膜２４とが第２の取出し電極２４に共通に接続されるこ
とにより、第１及び第２のキヤパシタ２０Ａ及び２０Ｂ
が電気的に並列接続されているようにする。
め本発明においては、半導体層２に不純物を拡散して形
成された不純物拡散層３と、不純物拡散層３上に形成さ
れた第１の絶縁膜２１と、第１の絶縁膜２１上に形成さ
れた第１の導電膜２２とでなり、不純物拡散層３と第１
の導電膜２２とを対向電極とする第１のキヤパシタ２０
Ａと、第１の導電膜５と、第１の導電膜５上に重ねて形
成された第２の絶縁膜６と、第２の絶縁膜６上に重ねて
形成された第２の導電膜２４とでなり、第１及び第２の
導電膜５及び２４を対向電極とする第２のキヤパシタ２
０Ｂとを設け、第１の導電膜２２及び５が第１の取出し
電極２３に接続され、かつ不純物拡散層３と第２の導電
膜２４とが第２の取出し電極２４に共通に接続されるこ
とにより、第１及び第２のキヤパシタ２０Ａ及び２０Ｂ
が電気的に並列接続されているようにする。
【００１３】
【作用】半導体層２に形成された不純物拡散層３、第１
の絶縁膜２１及び第１の導電膜２２が第１のキヤパシタ
２０Ａの一方の電極、誘電体及び他方の電極として半導
体層２の同一位置に順次積層して形成されると共に、第
１の導電膜５、第２の絶縁膜６及び第２の導電膜２４が
第２のキヤパシタ２０Ｂの一方の電極、誘電体及び他方
の電極として半導体層２の第１のキヤパシタ２０Ａと同
一位置に順次積層して形成され、かつ第１及び第２のキ
ヤパシタ２０Ａ及び２０Ｂが電気的に並列接続されるこ
とによつて、集積回路チツプ上のセル面積が従来と同一
のまま静電容量Ｃ3 を従来に比して約２倍に増加し得
る。
の絶縁膜２１及び第１の導電膜２２が第１のキヤパシタ
２０Ａの一方の電極、誘電体及び他方の電極として半導
体層２の同一位置に順次積層して形成されると共に、第
１の導電膜５、第２の絶縁膜６及び第２の導電膜２４が
第２のキヤパシタ２０Ｂの一方の電極、誘電体及び他方
の電極として半導体層２の第１のキヤパシタ２０Ａと同
一位置に順次積層して形成され、かつ第１及び第２のキ
ヤパシタ２０Ａ及び２０Ｂが電気的に並列接続されるこ
とによつて、集積回路チツプ上のセル面積が従来と同一
のまま静電容量Ｃ3 を従来に比して約２倍に増加し得
る。
【００１４】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１５】図１２との対応部分に同一符号を付して示
す図１において、２０は全体としてキヤパシタを示し、
バイポーラデバイスとＣＭＯＳ（Complementary Metal
Oxide Semiconductor ）とを同一チツプに作り込んだい
わゆるＢｉ−ＣＭＯＳ集積回路のチツプ（図示せず）内
に形成されている。またキヤパシタ２０はチツプのシリ
コン基板２の同一位置に積み重ねて形成された２つのキ
ヤパシタでなる。さらに図２に示すように、下側のキヤ
パシタ２０Ａと上側のキヤパシタ２０Ｂとは並列接続さ
れている。
す図１において、２０は全体としてキヤパシタを示し、
バイポーラデバイスとＣＭＯＳ（Complementary Metal
Oxide Semiconductor ）とを同一チツプに作り込んだい
わゆるＢｉ−ＣＭＯＳ集積回路のチツプ（図示せず）内
に形成されている。またキヤパシタ２０はチツプのシリ
コン基板２の同一位置に積み重ねて形成された２つのキ
ヤパシタでなる。さらに図２に示すように、下側のキヤ
パシタ２０Ａと上側のキヤパシタ２０Ｂとは並列接続さ
れている。
【００１６】下側のキヤパシタ２０Ａは従来のキヤパシ
タ１のｎ形ウエル３とポリシリコン膜５との間に形成さ
れている。すなわち下側のキヤパシタ２０Ａの一方の電
極はｎ形ウエル３でなる。また下側のキヤパシタ２０Ａ
の誘電体はｎ形ウエル３上に形成された薄いシリコン酸
化膜２１でなる。さらに下側のキヤパシタ２０Ａの他方
の電極はシリコン酸化膜２１とポリシリコン膜５との間
に形成されたポリシリコン膜２２でなる。ポリシリコン
膜２２を覆う薄い酸化膜９に配されたコンタクト窓２２
Ａを通じて、ポリシリコン膜２２は配線用アルミ２３に
接続されている。
タ１のｎ形ウエル３とポリシリコン膜５との間に形成さ
れている。すなわち下側のキヤパシタ２０Ａの一方の電
極はｎ形ウエル３でなる。また下側のキヤパシタ２０Ａ
の誘電体はｎ形ウエル３上に形成された薄いシリコン酸
化膜２１でなる。さらに下側のキヤパシタ２０Ａの他方
の電極はシリコン酸化膜２１とポリシリコン膜５との間
に形成されたポリシリコン膜２２でなる。ポリシリコン
膜２２を覆う薄い酸化膜９に配されたコンタクト窓２２
Ａを通じて、ポリシリコン膜２２は配線用アルミ２３に
接続されている。
【００１７】上側のキヤパシタ２０Ｂの一方の電極は、
ポリシリコン２２の上に形成されたポリシリコン膜５で
なる。また上側のキヤパシタ２０Ｂの誘電体はポリシリ
コン膜５上に形成されたシリコン窒化膜６でなる。さら
に上側のキヤパシタ２０Ｂの他方の電極はポリシリコン
膜５に対向してシリコン窒化膜６上に形成された配線用
アルミ２４でなる。配線用アルミ２４はｎ形ウエル３の
コンタクト窓１０Ａに接続されている。
ポリシリコン２２の上に形成されたポリシリコン膜５で
なる。また上側のキヤパシタ２０Ｂの誘電体はポリシリ
コン膜５上に形成されたシリコン窒化膜６でなる。さら
に上側のキヤパシタ２０Ｂの他方の電極はポリシリコン
膜５に対向してシリコン窒化膜６上に形成された配線用
アルミ２４でなる。配線用アルミ２４はｎ形ウエル３の
コンタクト窓１０Ａに接続されている。
【００１８】因みに、下側のキヤパシタ２０Ａの他方の
電極と上側のキヤパシタ２０Ｂの一方の電極とは端子１
３に共通に接続されている。下側のキヤパシタ２０Ａの
一方の電極と上側のキヤパシタ２０Ｂの他方の電極とは
端子１４に共通に接続されている。
電極と上側のキヤパシタ２０Ｂの一方の電極とは端子１
３に共通に接続されている。下側のキヤパシタ２０Ａの
一方の電極と上側のキヤパシタ２０Ｂの他方の電極とは
端子１４に共通に接続されている。
【００１９】ここで下側のキヤパシタ２０Ａの静電容量
Ｃ1 は、シリコン酸化膜２１の厚さ及び比誘電率をそれ
ぞれｄ1 （ここでは20〔nm〕）、及びε1 （ここでは
3.9）とすると、（１）式及び（２）式より、次式、
Ｃ1 は、シリコン酸化膜２１の厚さ及び比誘電率をそれ
ぞれｄ1 （ここでは20〔nm〕）、及びε1 （ここでは
3.9）とすると、（１）式及び（２）式より、次式、
【数３】 となる。同様に、上側のキヤパシタ２０Ｂの静電容量Ｃ
2 は、シリコン窒化膜６の厚さ及び比誘電率をそれぞれ
ｄ2 （ここでは35〔nm〕）及びε2 （ここでは 7.4）と
し、面積Ｓは下側のキヤパシタ２０Ａと上側のキヤパシ
タ２０Ｂとで等しいとすると、次式、
2 は、シリコン窒化膜６の厚さ及び比誘電率をそれぞれ
ｄ2 （ここでは35〔nm〕）及びε2 （ここでは 7.4）と
し、面積Ｓは下側のキヤパシタ２０Ａと上側のキヤパシ
タ２０Ｂとで等しいとすると、次式、
【００２０】
【数４】 となる。（３）式及び（４）式より、次式、
【数５】 となる。上側のキヤパシタ２０Ｂの静電容量Ｃ2 を基準
にしたときのキヤパシタ２０の静電容量Ｃ3 は、次式、
にしたときのキヤパシタ２０の静電容量Ｃ3 は、次式、
【００２１】
【数６】 となる。上側のキヤパシタ２０Ｂの形状は従来のキヤパ
シタ１と同一である。このため上側のキヤパシタ２０Ｂ
の静電容量Ｃ2 は従来のキヤパシタ１の静電容量Ｃと同
一である。これによりキヤパシタ２０の静電容量Ｃ
3 は、従来のキヤパシタ１の静電容量Ｃの約２倍とな
る。
シタ１と同一である。このため上側のキヤパシタ２０Ｂ
の静電容量Ｃ2 は従来のキヤパシタ１の静電容量Ｃと同
一である。これによりキヤパシタ２０の静電容量Ｃ
3 は、従来のキヤパシタ１の静電容量Ｃの約２倍とな
る。
【００２２】以上の構成において、キヤパシタ２０は、
バイポーラトランジスタ、ＭＯＳトランジスタ及び抵抗
を形成するプロセスで同時に形成される。すなわち図３
に示すように、シリコン基板２にはそれぞれのデバイス
を絶縁するｐ形埋込層２５及びｎ形埋込層２６が形成さ
れる。この後、シリコン基板２は不純物を注入されて熱
処理される。
バイポーラトランジスタ、ＭＯＳトランジスタ及び抵抗
を形成するプロセスで同時に形成される。すなわち図３
に示すように、シリコン基板２にはそれぞれのデバイス
を絶縁するｐ形埋込層２５及びｎ形埋込層２６が形成さ
れる。この後、シリコン基板２は不純物を注入されて熱
処理される。
【００２３】これによりそれぞれのデバイス領域にｐ形
ウエル（図示せず）とｎ形ウエル３及び２７が形成され
る。またバイポーラトランジスタ用ウエルの周囲にはシ
リコン基板２の厚さ方向に延びるｐ形分離層２８が形成
される。さらにｐ形分離層２８の上には厚いフイールド
酸化膜８が形成される。フイールド酸化膜８はキヤパシ
タ２０のコンタクト窓部１０と対向電極部４との間にも
形成される。
ウエル（図示せず）とｎ形ウエル３及び２７が形成され
る。またバイポーラトランジスタ用ウエルの周囲にはシ
リコン基板２の厚さ方向に延びるｐ形分離層２８が形成
される。さらにｐ形分離層２８の上には厚いフイールド
酸化膜８が形成される。フイールド酸化膜８はキヤパシ
タ２０のコンタクト窓部１０と対向電極部４との間にも
形成される。
【００２４】ｐ形ウエル及びｎ形ウエル３及び２７の表
面にはＭＯＳトランジスタ（図示せず）のゲート用シリ
コン酸化膜２１が形成される。またシリコン酸化膜２１
の上にはＭＯＳトランジスタのゲート電極用ポリシリコ
ン膜２２がＣＶＤ（ChemicalVapour Deposition）法で
形成される。
面にはＭＯＳトランジスタ（図示せず）のゲート用シリ
コン酸化膜２１が形成される。またシリコン酸化膜２１
の上にはＭＯＳトランジスタのゲート電極用ポリシリコ
ン膜２２がＣＶＤ（ChemicalVapour Deposition）法で
形成される。
【００２５】この後、不要なシリコン酸化膜２１及びポ
リシリコン膜２２は反応性イオンエッチング（以下ＲＩ
Ｅ（Reactive Ion Etching）という）で除去される。こ
のとき従来のマスクはキヤパシタ２０にもレジスト２９
が残るように修正して使用される。これにより従来と同
様にＭＯＳトランジスタ領域のゲート電極部及びバイポ
ーラトランジスタ領域に加えてキヤパシタ２０の対向電
極部４をもレジスト２９で覆われてシリコン酸化膜２１
及びポリシリコン膜２２が残される。
リシリコン膜２２は反応性イオンエッチング（以下ＲＩ
Ｅ（Reactive Ion Etching）という）で除去される。こ
のとき従来のマスクはキヤパシタ２０にもレジスト２９
が残るように修正して使用される。これにより従来と同
様にＭＯＳトランジスタ領域のゲート電極部及びバイポ
ーラトランジスタ領域に加えてキヤパシタ２０の対向電
極部４をもレジスト２９で覆われてシリコン酸化膜２１
及びポリシリコン膜２２が残される。
【００２６】続いてシリコン基板２の表面にはシリコン
酸化膜が形成される。この後、この酸化膜はＲＩＥで大
部分除去されて、ＭＯＳトランジスタのゲート電極の周
囲にはこの酸化膜がサイドウオールとして残る。このと
き図４に示すように、キヤパシタ２０及びこれに隣接す
るバイポーラトランジスタ領域のポリシリコン膜２２と
フイールド酸化膜８との段部にもこのシリコン酸化膜が
サイドウオールとして残る。
酸化膜が形成される。この後、この酸化膜はＲＩＥで大
部分除去されて、ＭＯＳトランジスタのゲート電極の周
囲にはこの酸化膜がサイドウオールとして残る。このと
き図４に示すように、キヤパシタ２０及びこれに隣接す
るバイポーラトランジスタ領域のポリシリコン膜２２と
フイールド酸化膜８との段部にもこのシリコン酸化膜が
サイドウオールとして残る。
【００２７】続いて図５に示すように、バイポーラトラ
ンジスタ領域を保護していたポリシリコン膜２２及びシ
リコン酸化膜２１がＲＩＥで除去される。このときキヤ
パシタ２０は従来と同様にレジスト２９で覆われてい
る。これによりキヤパシタ２０のシリコン酸化膜２１及
びポリシリコン膜２２は下側のキヤパシタ２０Ａの誘電
体及び他方の電極としてそれぞれ残ることになる。
ンジスタ領域を保護していたポリシリコン膜２２及びシ
リコン酸化膜２１がＲＩＥで除去される。このときキヤ
パシタ２０は従来と同様にレジスト２９で覆われてい
る。これによりキヤパシタ２０のシリコン酸化膜２１及
びポリシリコン膜２２は下側のキヤパシタ２０Ａの誘電
体及び他方の電極としてそれぞれ残ることになる。
【００２８】図６に示すように、キヤパシタ２０のｎ形
ウエル３のうち対向電極部４及びコンタクト窓部１０に
は不純物が注入される。これによりｎ形ウエル３の表面
に近い部分にはコンタクト層３Ｂが形成される。同様に
してバイポーラトランジスタのｎ形ウエル２７のエミツ
タ部及びコレクタ部は浅いｐ形層３０及び３１をそれぞ
れ形成される。
ウエル３のうち対向電極部４及びコンタクト窓部１０に
は不純物が注入される。これによりｎ形ウエル３の表面
に近い部分にはコンタクト層３Ｂが形成される。同様に
してバイポーラトランジスタのｎ形ウエル２７のエミツ
タ部及びコレクタ部は浅いｐ形層３０及び３１をそれぞ
れ形成される。
【００２９】この後、シリコン基板２の表面にはシリコ
ン酸化膜９が形成される。ＭＯＳトランジスタのソース
部及びドレイン部やバイポーラトランジスタのベース部
等に注入された不純物は熱処理によつて活性化される。
キヤパシタ２０の対向電極部４に形成されたシリコン酸
化膜９のうち、コンタクト層３Ｂの上方のものはＲＩＥ
で除去されて、ポリシリコン膜２２は露出する。
ン酸化膜９が形成される。ＭＯＳトランジスタのソース
部及びドレイン部やバイポーラトランジスタのベース部
等に注入された不純物は熱処理によつて活性化される。
キヤパシタ２０の対向電極部４に形成されたシリコン酸
化膜９のうち、コンタクト層３Ｂの上方のものはＲＩＥ
で除去されて、ポリシリコン膜２２は露出する。
【００３０】続いて、シリコン基板２の表面にはＮＰＮ
型トランジスタ（図示せず）のエミツタ用ポリシリコン
膜５がＣＶＤ法で形成される。これによりキヤパシタ２
０の対向電極部４に残されたポリシリコン膜２２の上に
もポリシリコン膜５が形成されることになる。この後、
ＮＰＮ型トランジスタのエミツタ部以外のポリシリコン
膜５はＲＩＥで除去される。このとき、図７に示すよう
に、キヤパシタ２０上のポリシリコン膜５はレジスト２
９で覆われている。このためこのポリシリコン膜５は対
向電極部４に形成されたシリコン酸化膜９の上に張り出
した状態で残される。
型トランジスタ（図示せず）のエミツタ用ポリシリコン
膜５がＣＶＤ法で形成される。これによりキヤパシタ２
０の対向電極部４に残されたポリシリコン膜２２の上に
もポリシリコン膜５が形成されることになる。この後、
ＮＰＮ型トランジスタのエミツタ部以外のポリシリコン
膜５はＲＩＥで除去される。このとき、図７に示すよう
に、キヤパシタ２０上のポリシリコン膜５はレジスト２
９で覆われている。このためこのポリシリコン膜５は対
向電極部４に形成されたシリコン酸化膜９の上に張り出
した状態で残される。
【００３１】続いて図８に示すように、シリコン基板２
の表面にはシリコン窒化膜６がＣＶＤ法で形成される。
シリコン窒化膜６の上にはＢＰＳＧ１２がＣＶＤ法で形
成される。この後、キヤパシタ２０のコンタクト窓１０
Ａの上方と、フイールド酸化膜８上に張り出したポリシ
リコン膜２２のコンタクト窓２２Ａの上方とのレジスト
２９が除去される。同様に、他のデバイスのエミツタ、
ベース、コレクタ、ソース及びドレインの上方のレジス
ト２９が除去される。
の表面にはシリコン窒化膜６がＣＶＤ法で形成される。
シリコン窒化膜６の上にはＢＰＳＧ１２がＣＶＤ法で形
成される。この後、キヤパシタ２０のコンタクト窓１０
Ａの上方と、フイールド酸化膜８上に張り出したポリシ
リコン膜２２のコンタクト窓２２Ａの上方とのレジスト
２９が除去される。同様に、他のデバイスのエミツタ、
ベース、コレクタ、ソース及びドレインの上方のレジス
ト２９が除去される。
【００３２】続いて、図９に示すように、レジスト２９
に開けた穴よりＢＰＳＧ１２が等方性エツチングされ
る。この後、エツチングされた穴に従つてＢＰＳＧ１
２、シリコン窒化膜６及びシリコン酸化膜９はＲＩＥで
除去される。これによりキヤパシタ２０のコンタクト窓
１０Ａと、ポリシリコン膜２２のコンタクト窓２２Ａと
が露出する。同様にして、他のデバイスのウエルにもコ
ンタクト窓が開けられる。それぞれのコンタクト窓には
不純物がさらに注入されて不純物濃度が上昇させられ
る。この後、ＢＰＳＧ１２は加熱されて角部が丸められ
る。
に開けた穴よりＢＰＳＧ１２が等方性エツチングされ
る。この後、エツチングされた穴に従つてＢＰＳＧ１
２、シリコン窒化膜６及びシリコン酸化膜９はＲＩＥで
除去される。これによりキヤパシタ２０のコンタクト窓
１０Ａと、ポリシリコン膜２２のコンタクト窓２２Ａと
が露出する。同様にして、他のデバイスのウエルにもコ
ンタクト窓が開けられる。それぞれのコンタクト窓には
不純物がさらに注入されて不純物濃度が上昇させられ
る。この後、ＢＰＳＧ１２は加熱されて角部が丸められ
る。
【００３３】続いて、図１０に示すように、キヤパシタ
２０の対向電極部４に形成されたポリシリコン膜５の上
方のＢＰＳＧ１２はウエツトエツチングで除去される。
これによりにポリシリコン膜５上に形成されたシリコン
窒化膜６のうちポリシリコン膜５に比して少し広い範囲
のシリコン窒化膜６が露出する。
２０の対向電極部４に形成されたポリシリコン膜５の上
方のＢＰＳＧ１２はウエツトエツチングで除去される。
これによりにポリシリコン膜５上に形成されたシリコン
窒化膜６のうちポリシリコン膜５に比して少し広い範囲
のシリコン窒化膜６が露出する。
【００３４】続いて、図１１に示すように、シリコン基
板２の表面には配線用アルミが蒸着される。この後、配
線用アルミの不要部分がＲＩＥで除去されて、それぞれ
のデバイスの電極は分離される。これによりキヤパシタ
２０には図１に示すようにシリコン基板２の同一位置に
積み重ねられた２つのキヤパシタが形成されることにな
る。
板２の表面には配線用アルミが蒸着される。この後、配
線用アルミの不要部分がＲＩＥで除去されて、それぞれ
のデバイスの電極は分離される。これによりキヤパシタ
２０には図１に示すようにシリコン基板２の同一位置に
積み重ねられた２つのキヤパシタが形成されることにな
る。
【００３５】以上の構成によれば、ｎ形ウエル３、シリ
コン酸化膜２１及びポリシリコン膜２２が下側キヤパシ
タ２０Ａの一方の電極、誘電体及び他方の電極としてシ
リコン基板２の同一位置に順次積層して形成されると共
に、ポリシリコン膜５、シリコン窒化膜６及び配線用ア
ルミ２４が上側キヤパシタ２０Ｂの一方の電極、誘電体
及び他方の電極としてシリコン基板２の下側キヤパシタ
２０Ａと同一位置に順次積層して形成され、かつ下側及
び上側キヤパシタ２０Ａ及び２０Ｂが電気的に並列接続
されることによつて、集積回路チツプ上のセル面積が従
来と同一のまま静電容量Ｃ3 を従来に比して約２倍に増
加できる。
コン酸化膜２１及びポリシリコン膜２２が下側キヤパシ
タ２０Ａの一方の電極、誘電体及び他方の電極としてシ
リコン基板２の同一位置に順次積層して形成されると共
に、ポリシリコン膜５、シリコン窒化膜６及び配線用ア
ルミ２４が上側キヤパシタ２０Ｂの一方の電極、誘電体
及び他方の電極としてシリコン基板２の下側キヤパシタ
２０Ａと同一位置に順次積層して形成され、かつ下側及
び上側キヤパシタ２０Ａ及び２０Ｂが電気的に並列接続
されることによつて、集積回路チツプ上のセル面積が従
来と同一のまま静電容量Ｃ3 を従来に比して約２倍に増
加できる。
【００３６】また対向電極部４のｎ形ウエル３上にシリ
コン酸化膜２１及びポリシリコン膜２２を形成するとき
には、従来のＭＯＳトランジスタのゲートを形成する窓
開け用マスクのパターンを修正してｎ形ウエル３上にＭ
ＯＳトランジスタのゲート用シリコン酸化膜２１及びポ
リシリコン膜２２を残すだけで済む。この後、従来と同
様にポリシリコン膜５、シリコン窒化膜６、配線用アル
ミ２３及び２４が形成されてキヤパシタ２０は完成す
る。これにより従来の工程を変更せずに容易にキヤパシ
タ２０を形成できる。
コン酸化膜２１及びポリシリコン膜２２を形成するとき
には、従来のＭＯＳトランジスタのゲートを形成する窓
開け用マスクのパターンを修正してｎ形ウエル３上にＭ
ＯＳトランジスタのゲート用シリコン酸化膜２１及びポ
リシリコン膜２２を残すだけで済む。この後、従来と同
様にポリシリコン膜５、シリコン窒化膜６、配線用アル
ミ２３及び２４が形成されてキヤパシタ２０は完成す
る。これにより従来の工程を変更せずに容易にキヤパシ
タ２０を形成できる。
【００３７】さらにキヤパシタ２０のセル面積を増大せ
ずに静電容量Ｃ3 が従来に比して大幅に増大できること
によつて、静電容量を従来と同一とする場合、セル面積
が従来の約1/2 に縮小できることになる。従つて集積回
路内に形成される他のデバイスに比して大きな面積を占
有するキヤパシタのセル面積が縮小されて集積回路の集
積度を一段と向上させることができる。この結果、集積
回路チツプのサイズを一段と小さくすることができる。
ずに静電容量Ｃ3 が従来に比して大幅に増大できること
によつて、静電容量を従来と同一とする場合、セル面積
が従来の約1/2 に縮小できることになる。従つて集積回
路内に形成される他のデバイスに比して大きな面積を占
有するキヤパシタのセル面積が縮小されて集積回路の集
積度を一段と向上させることができる。この結果、集積
回路チツプのサイズを一段と小さくすることができる。
【００３８】なお上述の実施例においては、キヤパシタ
２０をＢｉ−ＣＭＯＳ集積回路内に形成する場合につい
て述べたが、本発明はこれに限らず、例えば能動デバイ
スとしてＭＯＳトランジスタのみを集積した集積回路の
ように、キヤパシタをＢｉ−ＣＭＯＳ集積回路以外の集
積回路内に形成する場合にも適用し得る。この場合にも
上述と同様の効果を得ることができる。
２０をＢｉ−ＣＭＯＳ集積回路内に形成する場合につい
て述べたが、本発明はこれに限らず、例えば能動デバイ
スとしてＭＯＳトランジスタのみを集積した集積回路の
ように、キヤパシタをＢｉ−ＣＭＯＳ集積回路以外の集
積回路内に形成する場合にも適用し得る。この場合にも
上述と同様の効果を得ることができる。
【００３９】また上述の実施例においては、キヤパシタ
２０の下側キヤパシタ２０Ａの一方の電極、誘電体及び
他方の電極としてそれぞれｎ形ウエル３、シリコン酸化
膜２１及びポリシリコン膜２２が形成されると共に、上
側キヤパシタ２０Ｂの一方の電極、誘電体及び他方の電
極としてそれぞれポリシリコン膜５、シリコン窒化膜６
及び配線用アルミ２４が形成される場合について述べた
が、本発明はこれに限らず、下側キヤパシタの一方の電
極としてｐ形ウエルが形成される場合、下側キヤパシタ
の誘電体としてシリコン酸化膜以外の材質の膜が形成さ
れる場合、下側キヤパシタの他方の電極や上側キヤパシ
タの一方の電極としてポリシリコン膜以外の材質の膜が
形成される場合、上側キヤパシタの誘電体としてシリコ
ン窒化膜以外の材質の膜が形成される場合、上側キヤパ
シタの電極としてアルミ以外の材質の膜が形成される場
合にもそれぞれ適用できる。
２０の下側キヤパシタ２０Ａの一方の電極、誘電体及び
他方の電極としてそれぞれｎ形ウエル３、シリコン酸化
膜２１及びポリシリコン膜２２が形成されると共に、上
側キヤパシタ２０Ｂの一方の電極、誘電体及び他方の電
極としてそれぞれポリシリコン膜５、シリコン窒化膜６
及び配線用アルミ２４が形成される場合について述べた
が、本発明はこれに限らず、下側キヤパシタの一方の電
極としてｐ形ウエルが形成される場合、下側キヤパシタ
の誘電体としてシリコン酸化膜以外の材質の膜が形成さ
れる場合、下側キヤパシタの他方の電極や上側キヤパシ
タの一方の電極としてポリシリコン膜以外の材質の膜が
形成される場合、上側キヤパシタの誘電体としてシリコ
ン窒化膜以外の材質の膜が形成される場合、上側キヤパ
シタの電極としてアルミ以外の材質の膜が形成される場
合にもそれぞれ適用できる。
【００４０】さらに上述の実施例においては、下側キヤ
パシタ２０Ａのシリコン酸化膜２１及びポリシリコン膜
２２をＭＯＳトランジスタのゲートを形成する工程で同
時に形成する場合について述べたが、本発明はこれに限
らず、専用の工程でシリコン酸化膜２１及びポリシリコ
ン膜２２を形成する場合にも適用できる。
パシタ２０Ａのシリコン酸化膜２１及びポリシリコン膜
２２をＭＯＳトランジスタのゲートを形成する工程で同
時に形成する場合について述べたが、本発明はこれに限
らず、専用の工程でシリコン酸化膜２１及びポリシリコ
ン膜２２を形成する場合にも適用できる。
【００４１】さらに上述の実施例においては、下側キヤ
パシタ２０Ａの他方の電極としてポリシリコン膜２２を
形成し、この上に上側キヤパシタ２０Ｂの一方の電極と
してポリシリコン膜５を形成する場合について述べた
が、本発明はこれに限らずポリシリコン膜２２又は５の
みを形成し、この１つのポリシリコン膜に下側キヤパシ
タの他方の電極及び上側キヤパシタの一方の電極を兼ね
させるようにする場合にも適用できる。
パシタ２０Ａの他方の電極としてポリシリコン膜２２を
形成し、この上に上側キヤパシタ２０Ｂの一方の電極と
してポリシリコン膜５を形成する場合について述べた
が、本発明はこれに限らずポリシリコン膜２２又は５の
みを形成し、この１つのポリシリコン膜に下側キヤパシ
タの他方の電極及び上側キヤパシタの一方の電極を兼ね
させるようにする場合にも適用できる。
【００４２】さらに上述の実施例においては、シリコン
基板２に２つのキヤパシタが積み重ねて形成される場合
について述べたが、本発明はこれに限らず、シリコン以
外の材質でなる半導体基板に２つのキヤパシタが積み重
ねて形成される場合にも適用できる。
基板２に２つのキヤパシタが積み重ねて形成される場合
について述べたが、本発明はこれに限らず、シリコン以
外の材質でなる半導体基板に２つのキヤパシタが積み重
ねて形成される場合にも適用できる。
【００４３】
【発明の効果】上述のように本発明によれば、半導体層
に形成された不純物拡散層、第１の絶縁膜及び第１の導
電膜が第１のキヤパシタの一方の電極、誘電体及び他方
の電極として半導体層の同一位置に順次積層して形成さ
れると共に、第１の導電膜、第２の絶縁膜及び第２の導
電膜が第２のキヤパシタの一方の電極、誘電体及び他方
の電極として半導体層の第１のキヤパシタと同一位置に
順次積層して形成され、かつ第１及び第２のキヤパシタ
が電気的に並列接続されることによつて、集積回路チツ
プ上のセル面積が従来と同一のまま静電容量を従来に比
して約２倍に増加し得る半導体装置及びその製造方法を
実現できる。
に形成された不純物拡散層、第１の絶縁膜及び第１の導
電膜が第１のキヤパシタの一方の電極、誘電体及び他方
の電極として半導体層の同一位置に順次積層して形成さ
れると共に、第１の導電膜、第２の絶縁膜及び第２の導
電膜が第２のキヤパシタの一方の電極、誘電体及び他方
の電極として半導体層の第１のキヤパシタと同一位置に
順次積層して形成され、かつ第１及び第２のキヤパシタ
が電気的に並列接続されることによつて、集積回路チツ
プ上のセル面積が従来と同一のまま静電容量を従来に比
して約２倍に増加し得る半導体装置及びその製造方法を
実現できる。
【図１】本発明による半導体装置及びその製造方法の一
実施例による集積回路内のキヤパシタを示す断面図であ
る。
実施例による集積回路内のキヤパシタを示す断面図であ
る。
【図２】そのキヤパシタの合成容量の説明に供する接続
図である。
図である。
【図３】下側キヤパシタ用シリコン酸化膜及びポリシリ
コン膜の形成の説明に供する断面図である。
コン膜の形成の説明に供する断面図である。
【図４】下側キヤパシタ用シリコン酸化膜及びポリシリ
コン膜の形成の説明に供する断面図である。
コン膜の形成の説明に供する断面図である。
【図５】下側キヤパシタ用シリコン酸化膜及びポリシリ
コン膜の切断状態を示す断面図である。
コン膜の切断状態を示す断面図である。
【図６】下側キヤパシタ用ポリシリコン膜上に形成され
たシリコン酸化膜に対する上側キヤパシタ用窓開けの説
明に供する断面図である。
たシリコン酸化膜に対する上側キヤパシタ用窓開けの説
明に供する断面図である。
【図７】トランジスタ用ポリシリコン膜の形成による上
側キヤパシタ用ポリシリコン膜の形成の説明に供する断
面図である。
側キヤパシタ用ポリシリコン膜の形成の説明に供する断
面図である。
【図８】シリコン窒化膜及びＢＰＳＧの形成状態を示す
断面図である。
断面図である。
【図９】コンタクト窓開け状態を示す断面図である。
【図１０】コンタクト窓開け状態及び上側キヤパシタ用
電極窓開け状態を示す断面図である。
電極窓開け状態を示す断面図である。
【図１１】配線用アルミ蒸着及びそれぞれの電極の形成
状態を示す断面図である。
状態を示す断面図である。
【図１２】従来の集積回路内のキヤパシタの説明に供す
る断面図である。
る断面図である。
１、２０……キヤパシタ、２……シリコン基板、３、２
７……ｎ形ウエル、３Ａ……プラグ層、３Ｂ……コンタ
クト層、４……対向電極部、５、２２……ポリシリコン
膜、６……シリコン窒化膜、７、１１、２３、２４……
配線用アルミ、８……フイールド酸化膜、９、２１……
シリコン酸化膜、１０……コンタクト窓部、１０Ａ、２
２Ａ……コンタクト窓、１２……ホウ素リンケイ酸ガラ
ス、１３、１４……端子、２０Ａ……下側キヤパシタ、
２０Ｂ……上側キヤパシタ、２５……ｐ形埋込層、２６
……ｎ形埋込層、２８……ｐ形分離層、２９……レジス
ト、３０、３１……ｐ形層。
７……ｎ形ウエル、３Ａ……プラグ層、３Ｂ……コンタ
クト層、４……対向電極部、５、２２……ポリシリコン
膜、６……シリコン窒化膜、７、１１、２３、２４……
配線用アルミ、８……フイールド酸化膜、９、２１……
シリコン酸化膜、１０……コンタクト窓部、１０Ａ、２
２Ａ……コンタクト窓、１２……ホウ素リンケイ酸ガラ
ス、１３、１４……端子、２０Ａ……下側キヤパシタ、
２０Ｂ……上側キヤパシタ、２５……ｐ形埋込層、２６
……ｎ形埋込層、２８……ｐ形分離層、２９……レジス
ト、３０、３１……ｐ形層。
Claims (6)
- 【請求項１】半導体層に不純物を拡散して形成された不
純物拡散層と、当該不純物拡散層上に形成された第１の
絶縁膜と、当該第１の絶縁膜上に形成された第１の導電
膜とでなり、上記不純物拡散層と上記第１の導電膜とを
対向電極とする第１のキヤパシタと、 上記第１の導電膜と、当該第１の導電膜上に重ねて形成
された第２の絶縁膜と、当該第２の絶縁膜上に重ねて形
成された第２の導電膜とでなり、上記第１及び第２の導
電膜を対向電極とする第２のキヤパシタとを具え、 上記第１の導電膜が第１の取出し電極に接続され、かつ
上記不純物拡散層と上記第２の導電膜とが第２の取出し
電極に共通に接続されることにより、上記第１及び第２
のキヤパシタが電気的に並列接続されていることを特徴
とする半導体装置。 - 【請求項２】上記第１の絶縁膜は、シリコン酸化膜でな
り、 上記第２の絶縁膜は、シリコン窒化膜でなることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】半導体層に不純物を拡散させて不純物拡散
層を形成する工程と、 上記不純物拡散層のうち一部表面上に第１の絶縁膜を形
成する工程と、 上記不純物拡散層と電気的に絶縁した第１の導電膜を上
記第１の絶縁膜上に形成する工程と、 上記第１の導電膜上に第２の絶縁膜を形成する工程と、 上記第２の絶縁膜を穿設することにより上記第１の導電
膜に達する第１の取出し電極用穴と、上記第１の導電膜
の位置と異なる位置で上記不純物拡散層に達する第２の
取出し電極用穴とを形成する工程と、 上記第１の導電膜と電気的に接続された第１の取出し電
極を上記第１の取出し電極用穴を通じて上記第２の絶縁
膜上に形成し、かつ上記不純物拡散層と電気的に接続さ
れた第２の取出し電極を上記第２の取出し電極用穴を通
じて上記第２の絶縁膜上に形成し、かつ上記第１の取出
し電極と電気的に絶縁されると共に上記第２の取出し電
極と電気的に接続された第２の導電膜を上記第１の導電
膜と対向して上記第２の絶縁膜上に形成する工程とを具
えていることを特徴とする半導体装置の製造方法。 - 【請求項４】上記第１の絶縁膜は、 上記半導体層にバイポーラトランジスタ及び相補型ＭＯ
Ｓトランジスタを形成する工程のうち相補型ＭＯＳトラ
ンジスタのゲート酸化膜を形成する工程と同時に形成さ
れることを特徴とする請求項３に記載の半導体装置の製
造方法。 - 【請求項５】上記第１の導電膜は、 上層及び下層の２層の導電膜でなり、 上記下層の導電膜は、 ＭＯＳトランジスタのゲート電極を形成する際に堆積さ
れる多結晶シリコン膜でなり、 上記上層の導電膜は、 バイポーラトランジスタのエミツタ電極を形成する際に
堆積される多結晶シリコン膜でなることを特徴とする請
求項３に記載の半導体装置の製造方法。 - 【請求項６】上記不純物拡散層は、 不純物を上記半導体層に導入してＭＯＳトランジスタ用
不純物拡散層が形成される工程と同時に形成されること
を特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2738794A JPH07221267A (ja) | 1994-01-31 | 1994-01-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2738794A JPH07221267A (ja) | 1994-01-31 | 1994-01-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221267A true JPH07221267A (ja) | 1995-08-18 |
Family
ID=12219652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2738794A Pending JPH07221267A (ja) | 1994-01-31 | 1994-01-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016162898A (ja) * | 2015-03-02 | 2016-09-05 | トヨタ自動車株式会社 | 半導体装置 |
-
1994
- 1994-01-31 JP JP2738794A patent/JPH07221267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016162898A (ja) * | 2015-03-02 | 2016-09-05 | トヨタ自動車株式会社 | 半導体装置 |
| CN105938830A (zh) * | 2015-03-02 | 2016-09-14 | 丰田自动车株式会社 | 半导体装置 |
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