JPH07221292A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 半導体基板１１の素子分離領域に設ける素子
分離絶縁膜と、素子領域のゲート絶縁膜の上に設けるゲ
ート電極１７と、ゲート電極の整合した領域の素子領域
に設ける低濃度領域１９と、半導体基板の全面に設ける
第１の絶縁膜２３と、ゲート電極とゲート電極側壁の第
１の絶縁膜との整合した領域の素子領域に設ける高濃度
領域２１と、第１の絶縁膜上の全面に設ける第２の絶縁
膜２５と、第１の絶縁膜と第２の絶縁膜とからなる層間
絶縁膜２７と、層間絶縁膜に設ける接続穴２９を介して
高濃度領域に接続する配線３１とを有する。 【効果】 従来必要であった異方性イオンエッチングの
よるサイドウォール形成が不要となる。したがって、半
導体基板はイオンで叩かれることはなく、ＭＯＳトラン
ジスタの特性劣化は発生しない。
分離絶縁膜と、素子領域のゲート絶縁膜の上に設けるゲ
ート電極１７と、ゲート電極の整合した領域の素子領域
に設ける低濃度領域１９と、半導体基板の全面に設ける
第１の絶縁膜２３と、ゲート電極とゲート電極側壁の第
１の絶縁膜との整合した領域の素子領域に設ける高濃度
領域２１と、第１の絶縁膜上の全面に設ける第２の絶縁
膜２５と、第１の絶縁膜と第２の絶縁膜とからなる層間
絶縁膜２７と、層間絶縁膜に設ける接続穴２９を介して
高濃度領域に接続する配線３１とを有する。 【効果】 従来必要であった異方性イオンエッチングの
よるサイドウォール形成が不要となる。したがって、半
導体基板はイオンで叩かれることはなく、ＭＯＳトラン
ジスタの特性劣化は発生しない。
Description
【０００１】
【産業上の利用分野】本発明はドレイン領域に低濃度領
域と高濃度領域とを備える、いわゆるＬＤＤ構造を有す
るＭＯＳ（金属−酸化膜−半導体）トランジスタの構造
とその製造方法とに関する。
域と高濃度領域とを備える、いわゆるＬＤＤ構造を有す
るＭＯＳ（金属−酸化膜−半導体）トランジスタの構造
とその製造方法とに関する。
【０００２】
【従来の技術】半導体装置の集積度を上げ、高速動作と
低消費電力を達成するには、ＭＯＳトランジスタを微細
化し、チャネル長を短くすることが必要である。
低消費電力を達成するには、ＭＯＳトランジスタを微細
化し、チャネル長を短くすることが必要である。
【０００３】しかしながらチャネル長を短くすると、以
下に記載するような問題点が発生して、ＭＯＳトランジ
スタの安定動作を行うことができない。
下に記載するような問題点が発生して、ＭＯＳトランジ
スタの安定動作を行うことができない。
【０００４】すなわちドレイン領域から広がった空乏層
がソースの空乏層とつながるパンチスルー現象や、ドレ
イン領域近傍に電界が集中するため格子との衝突により
電子−正孔対が発生する。このことによって、基板電流
が増大し、キャリアがゲート電極に注入されてＭＯＳト
ランジスタのしきい値電圧が変化するという現象を生じ
る。
がソースの空乏層とつながるパンチスルー現象や、ドレ
イン領域近傍に電界が集中するため格子との衝突により
電子−正孔対が発生する。このことによって、基板電流
が増大し、キャリアがゲート電極に注入されてＭＯＳト
ランジスタのしきい値電圧が変化するという現象を生じ
る。
【０００５】さらに半導体基板とドレイン領域とのｐｎ
接合の逆方向の耐圧が、電界集中した領域で決まるた
め、高い逆方向の耐圧が得られない。
接合の逆方向の耐圧が、電界集中した領域で決まるた
め、高い逆方向の耐圧が得られない。
【０００６】これらの問題点を解決するために、ＭＯＳ
トランジスタのソース領域とドレイン領域とのゲート電
極の近傍のみを他のソースドレイン領域より不純物濃度
を低くする、いわゆるＬＤＤ構造により、パンチスルー
やしきい値電圧の変化や電界集中の発生を防止するＭＯ
Ｓトランジスタが使用されている。
トランジスタのソース領域とドレイン領域とのゲート電
極の近傍のみを他のソースドレイン領域より不純物濃度
を低くする、いわゆるＬＤＤ構造により、パンチスルー
やしきい値電圧の変化や電界集中の発生を防止するＭＯ
Ｓトランジスタが使用されている。
【０００７】ＬＤＤ構造を得るための製造方法として
は、たとえば特開昭５１−６８７７６号公報に提案され
ている。この公報に記載のＬＤＤ構造を備えるＭＯＳト
ランジスタの製造方法を、図５から図８の断面図を用い
て説明する。
は、たとえば特開昭５１−６８７７６号公報に提案され
ている。この公報に記載のＬＤＤ構造を備えるＭＯＳト
ランジスタの製造方法を、図５から図８の断面図を用い
て説明する。
【０００８】まず図５に示すように、導電型がｐ型の半
導体基板１１の素子領域の周囲の素子分離領域に素子分
離絶縁膜１３を形成する。その後、ゲート絶縁膜１５を
形成し、さらにゲート電極１７を形成する。
導体基板１１の素子領域の周囲の素子分離領域に素子分
離絶縁膜１３を形成する。その後、ゲート絶縁膜１５を
形成し、さらにゲート電極１７を形成する。
【０００９】その後、ゲート電極１７の整合した領域の
半導体基板１１の素子領域に導電型がｎ型の不純物を導
入して低濃度領域１９を形成する。
半導体基板１１の素子領域に導電型がｎ型の不純物を導
入して低濃度領域１９を形成する。
【００１０】つぎに図６に示すように、半導体基板１１
上の全面に酸化シリコン膜３３を形成する。この酸化シ
リコン膜３３は化学気相成長法を用いて形成するため、
ゲート電極１７上と半導体基板１１上とは、ほぼ同じ膜
厚の酸化シリコン膜３３を形成することができる。
上の全面に酸化シリコン膜３３を形成する。この酸化シ
リコン膜３３は化学気相成長法を用いて形成するため、
ゲート電極１７上と半導体基板１１上とは、ほぼ同じ膜
厚の酸化シリコン膜３３を形成することができる。
【００１１】つぎに図７に示すように、酸化シリコン膜
３３を異方性イオンエッチングしてゲート電極１７の側
壁に酸化シリコン膜３３からなるサイドウォール３５を
形成する。
３３を異方性イオンエッチングしてゲート電極１７の側
壁に酸化シリコン膜３３からなるサイドウォール３５を
形成する。
【００１２】その後、ゲート電極１７とサイドウォール
３５との整合した領域の半導体基板１１に、導電型がｎ
型の不純物を導入して、高濃度領域２１を形成する。
３５との整合した領域の半導体基板１１に、導電型がｎ
型の不純物を導入して、高濃度領域２１を形成する。
【００１３】つぎに図８に示すように、全面に層間絶縁
膜２７を形成し、さらにこの層間絶縁膜２７に接続穴２
９を形成する。その後、高濃度領域２１と接続する配線
３１を形成し、半導体装置が得られる。
膜２７を形成し、さらにこの層間絶縁膜２７に接続穴２
９を形成する。その後、高濃度領域２１と接続する配線
３１を形成し、半導体装置が得られる。
【００１４】
【発明が解決しようとする課題】以上説明したＭＯＳト
ランジスタの製造方法では、ソースドレイン領域に高濃
度領域２１と低濃度領域１９とを形成しているため、パ
ンチスルーやしきい値電圧の変化や、電界集中の発生を
防止することができる。
ランジスタの製造方法では、ソースドレイン領域に高濃
度領域２１と低濃度領域１９とを形成しているため、パ
ンチスルーやしきい値電圧の変化や、電界集中の発生を
防止することができる。
【００１５】しかしながら、図５から図８を用いて説明
したＭＯＳトランジスタの製造方法では、高濃度領域２
１と低濃度領域１９とを形成するためには、サイドウォ
ール３５を形成する必要がある。
したＭＯＳトランジスタの製造方法では、高濃度領域２
１と低濃度領域１９とを形成するためには、サイドウォ
ール３５を形成する必要がある。
【００１６】すなわち、半導体基板１１上の全面に形成
した酸化シリコン膜３３を異方性イオンエッチングを行
う工程が必須となる。そしてサイドウォール３５形成の
異方性イオンエッチングにおけるオーバーエッチングに
より、半導体基板１１がイオンで叩かれ、ＭＯＳトラン
ジスタのリーク電流が増加するなど、特性劣化が発生す
る。
した酸化シリコン膜３３を異方性イオンエッチングを行
う工程が必須となる。そしてサイドウォール３５形成の
異方性イオンエッチングにおけるオーバーエッチングに
より、半導体基板１１がイオンで叩かれ、ＭＯＳトラン
ジスタのリーク電流が増加するなど、特性劣化が発生す
る。
【００１７】本発明の目的は、上記課題を解決して、Ｍ
ＯＳトランジスタの特性劣化が発生することがない、Ｌ
ＤＤ構造を備えるＭＯＳトランジスタの製造方法を提供
することである。
ＯＳトランジスタの特性劣化が発生することがない、Ｌ
ＤＤ構造を備えるＭＯＳトランジスタの製造方法を提供
することである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明のＭＯＳトランジスタの構造と、この構造を形
成するための製造方法とは、下記記載の手段を採用す
る。
に本発明のＭＯＳトランジスタの構造と、この構造を形
成するための製造方法とは、下記記載の手段を採用す
る。
【００１９】本発明の半導体装置においては、半導体基
板の素子分離領域に設ける素子分離絶縁膜と、素子領域
のゲート絶縁膜の上に設けるゲート電極と、ゲート電極
の整合した領域の素子領域に設ける低濃度領域と、半導
体基板の全面に設ける第１の絶縁膜と、ゲート電極とゲ
ート電極側壁の第１の絶縁膜との整合した領域の素子領
域に設ける高濃度領域と、第１の絶縁膜上の全面に設け
る第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とから
なる層間絶縁膜と、層間絶縁膜に設ける接続穴を介して
高濃度領域に接続する配線とを有することを特徴とす
る。
板の素子分離領域に設ける素子分離絶縁膜と、素子領域
のゲート絶縁膜の上に設けるゲート電極と、ゲート電極
の整合した領域の素子領域に設ける低濃度領域と、半導
体基板の全面に設ける第１の絶縁膜と、ゲート電極とゲ
ート電極側壁の第１の絶縁膜との整合した領域の素子領
域に設ける高濃度領域と、第１の絶縁膜上の全面に設け
る第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とから
なる層間絶縁膜と、層間絶縁膜に設ける接続穴を介して
高濃度領域に接続する配線とを有することを特徴とす
る。
【００２０】本発明の半導体装置の製造方法において
は、半導体基板の素子分離領域に素子分離絶縁膜を形成
し、ゲート絶縁膜とゲート電極とを形成し、ゲート電極
の整合した領域に不純物を導入して低濃度領域を形成す
る工程と、全面に第１の絶縁膜を形成する工程と、ゲー
ト電極とこのゲート電極側壁の第１の絶縁膜との整合し
た領域に不純物を導入して高濃度領域を形成する工程
と、全面に第２の絶縁膜を形成し、第１の絶縁膜と第２
の絶縁膜とからなる層間絶縁膜に接続穴を形成し、配線
を形成する工程とを有することを特徴とする。
は、半導体基板の素子分離領域に素子分離絶縁膜を形成
し、ゲート絶縁膜とゲート電極とを形成し、ゲート電極
の整合した領域に不純物を導入して低濃度領域を形成す
る工程と、全面に第１の絶縁膜を形成する工程と、ゲー
ト電極とこのゲート電極側壁の第１の絶縁膜との整合し
た領域に不純物を導入して高濃度領域を形成する工程
と、全面に第２の絶縁膜を形成し、第１の絶縁膜と第２
の絶縁膜とからなる層間絶縁膜に接続穴を形成し、配線
を形成する工程とを有することを特徴とする。
【００２１】
【作用】本発明においては、ゲート電極の整合した領域
に低濃度領域を形成後、全面に層間絶縁膜の一部となる
第１の絶縁膜を設ける。そしてゲート電極とこのゲート
電極側壁の第１の絶縁膜との整合した領域に高濃度領域
を形成している。
に低濃度領域を形成後、全面に層間絶縁膜の一部となる
第１の絶縁膜を設ける。そしてゲート電極とこのゲート
電極側壁の第１の絶縁膜との整合した領域に高濃度領域
を形成している。
【００２２】このため本発明においては、従来必要であ
った異方性イオンエッチングのよるサイドウォール形成
が不要となる。したがって、半導体基板はイオンで叩か
れることはなく、ＭＯＳトランジスタの特性劣化は発生
せず、特性が良好なＭＯＳトランジスタを備える半導体
装置を得ることができる。
った異方性イオンエッチングのよるサイドウォール形成
が不要となる。したがって、半導体基板はイオンで叩か
れることはなく、ＭＯＳトランジスタの特性劣化は発生
せず、特性が良好なＭＯＳトランジスタを備える半導体
装置を得ることができる。
【００２３】
【実施例】以下図面を用いて本発明の実施例におけるＭ
ＯＳトランジスタの構造と製造方法とを説明する。
ＯＳトランジスタの構造と製造方法とを説明する。
【００２４】まず図４の断面図を用いて、本発明の実施
例におけるＭＯＳトランジスタの構造を説明する。
例におけるＭＯＳトランジスタの構造を説明する。
【００２５】図４に示すように、ゲート電極１７の整合
した領域の半導体基板１１に低濃度領域１９を設ける。
した領域の半導体基板１１に低濃度領域１９を設ける。
【００２６】さらに、全面に層間絶縁膜２７の一部とな
る第１の絶縁膜２３を設ける。そしてゲート電極１７
と、このゲート電極１７側壁の第１の絶縁膜２３との整
合した領域に高濃度領域２１を設ける。
る第１の絶縁膜２３を設ける。そしてゲート電極１７
と、このゲート電極１７側壁の第１の絶縁膜２３との整
合した領域に高濃度領域２１を設ける。
【００２７】さらに層間絶縁膜２７は、第１の絶縁膜２
３と第２の絶縁膜２５との積層構造で構成している。
３と第２の絶縁膜２５との積層構造で構成している。
【００２８】さらに層間絶縁膜２７に設ける接続穴２９
を介して、高濃度領域２１と接続する配線３１を設け
る。
を介して、高濃度領域２１と接続する配線３１を設け
る。
【００２９】本発明においては、ゲート電極の整合した
領域に低濃度領域を設ける。さらに層間絶縁膜の一部と
なる第１の絶縁膜を全面に設ける。そしてゲート電極と
このゲート電極側壁の第１の絶縁膜との整合した領域に
高濃度領域を設けている。
領域に低濃度領域を設ける。さらに層間絶縁膜の一部と
なる第１の絶縁膜を全面に設ける。そしてゲート電極と
このゲート電極側壁の第１の絶縁膜との整合した領域に
高濃度領域を設けている。
【００３０】このため本発明においては、従来必要であ
った異方性イオンエッチングのよるサイドウォール形成
が不要となる。したがって、半導体基板はイオンで叩か
れることはなく、ＭＯＳトランジスタの特性劣化は発生
しない。
った異方性イオンエッチングのよるサイドウォール形成
が不要となる。したがって、半導体基板はイオンで叩か
れることはなく、ＭＯＳトランジスタの特性劣化は発生
しない。
【００３１】そして好ましくは、層間絶縁膜２７となる
第１の絶縁膜２３は、酸化シリコン膜で構成し、さらに
第２の絶縁膜２５はリンとボロンとの不純物を含む酸化
シリコン膜で構成する。
第１の絶縁膜２３は、酸化シリコン膜で構成し、さらに
第２の絶縁膜２５はリンとボロンとの不純物を含む酸化
シリコン膜で構成する。
【００３２】あるいは第１の絶縁膜２３と第２の絶縁膜
２５とは、酸化シリコン膜と窒化シリコン膜など異なる
種類の絶縁膜で構成してもよい。
２５とは、酸化シリコン膜と窒化シリコン膜など異なる
種類の絶縁膜で構成してもよい。
【００３３】つぎに図１から図４の断面図を用いて、本
発明の実施例におけるＭＯＳトランジスタの製造方法を
説明する。
発明の実施例におけるＭＯＳトランジスタの製造方法を
説明する。
【００３４】まず図１に示すように、導電型がｐ型の半
導体基板１１を酸化処理して、酸化シリコン膜からなる
パッド酸化膜（図示せず）を２０ｎｍの膜厚で形成す
る。
導体基板１１を酸化処理して、酸化シリコン膜からなる
パッド酸化膜（図示せず）を２０ｎｍの膜厚で形成す
る。
【００３５】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１００ｎｍの窒化シリコ
ン膜からなる耐酸化膜（図示せず）を形成する。
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１００ｎｍの窒化シリコ
ン膜からなる耐酸化膜（図示せず）を形成する。
【００３６】その後、耐酸化膜上に感光性樹脂（図示せ
ず）を回転塗布法により全面に形成し、所定のフォトマ
スクを用いて露光、現像処理を行い、ＭＯＳトランジス
タの形成領域である素子領域上に感光性樹脂を形成する
ように、この感光性樹脂をパターニングする。
ず）を回転塗布法により全面に形成し、所定のフォトマ
スクを用いて露光、現像処理を行い、ＭＯＳトランジス
タの形成領域である素子領域上に感光性樹脂を形成する
ように、この感光性樹脂をパターニングする。
【００３７】その後、感光性樹脂をエッチングマスクに
用いて、窒化シリコン膜からなる耐酸化膜をパターニン
グする。
用いて、窒化シリコン膜からなる耐酸化膜をパターニン
グする。
【００３８】この耐酸化膜のエッチングは、反応性イオ
ンエッチング装置を用いて、エッチングガスとして六フ
ッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と三フッ化メ
タン（ＣＨＦ3 ）との混合ガスを用いて行う。その後、
エッチングマスクとして用いた感光性樹脂を除去する。
ンエッチング装置を用いて、エッチングガスとして六フ
ッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と三フッ化メ
タン（ＣＨＦ3 ）との混合ガスを用いて行う。その後、
エッチングマスクとして用いた感光性樹脂を除去する。
【００３９】その後、この耐酸化膜を酸化防止膜に用い
る選択酸化処理を行うことにより、素子領域の周囲の素
子分離領域に素子分離絶縁膜１３を７００ｎｍの膜厚で
形成する。
る選択酸化処理を行うことにより、素子領域の周囲の素
子分離領域に素子分離絶縁膜１３を７００ｎｍの膜厚で
形成する。
【００４０】この素子分離絶縁膜１３を形成する選択酸
化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃、時間１６０分の条件で行う。
化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃、時間１６０分の条件で行う。
【００４１】その後、選択酸化処理の酸化防止膜として
用いた耐酸化膜を加熱したリン酸を用いて除去し、つづ
いてパッド酸化膜もフッ酸系のエッチング液を用いて、
エッチング除去する。
用いた耐酸化膜を加熱したリン酸を用いて除去し、つづ
いてパッド酸化膜もフッ酸系のエッチング液を用いて、
エッチング除去する。
【００４２】その後、半導体基板１１上にゲート絶縁膜
１５を、３０ｎｍ程度の膜厚で形成する。
１５を、３０ｎｍ程度の膜厚で形成する。
【００４３】このゲート絶縁膜１５の形成条件は、酸素
と窒素との混合ガス雰囲気中で、温度１０００℃、時間
６０分の条件で行う。
と窒素との混合ガス雰囲気中で、温度１０００℃、時間
６０分の条件で行う。
【００４４】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法により、膜厚が４００ｎ
ｍの多結晶シリコン膜からなるゲート電極材料を全面に
形成する。
Ｈ4 ）を用いる化学気相成長法により、膜厚が４００ｎ
ｍの多結晶シリコン膜からなるゲート電極材料を全面に
形成する。
【００４５】その後、全面に回転塗布法により感光性樹
脂（図示せず）を形成し、所定のフォトマスクを用いて
露光、現像処理を行い、感光性樹脂をゲート電極の形状
にパターニングする。
脂（図示せず）を形成し、所定のフォトマスクを用いて
露光、現像処理を行い、感光性樹脂をゲート電極の形状
にパターニングする。
【００４６】その後、感光性樹脂をエッチングマスクに
用いて、ゲート電極材料をパターニングして、ゲート電
極１７を形成する。
用いて、ゲート電極材料をパターニングして、ゲート電
極１７を形成する。
【００４７】このゲート電極１７のエッチングは、反応
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガ
スを用いて行う。
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガ
スを用いて行う。
【００４８】その後、ゲート電極１７のパターニングの
ためのエッチングマスクとして用いた感光性樹脂を除去
する。
ためのエッチングマスクとして用いた感光性樹脂を除去
する。
【００４９】その後、半導体基板１１と逆導電型のｎ型
の不純物として砒素を、イオン注入量が５×１０13ｃｍ
-2の条件で、ゲート電極１７の整合した素子領域にイオ
ン注入処理により導入して、低濃度領域１９を形成す
る。
の不純物として砒素を、イオン注入量が５×１０13ｃｍ
-2の条件で、ゲート電極１７の整合した素子領域にイオ
ン注入処理により導入して、低濃度領域１９を形成す
る。
【００５０】つぎに図２に示すように、全面に酸化シリ
コン膜からなる第１の絶縁膜２３を１００ｎｍ程度の膜
厚で形成する。
コン膜からなる第１の絶縁膜２３を１００ｎｍ程度の膜
厚で形成する。
【００５１】この第１の絶縁膜２３の形成は、反応ガス
としてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）とを用い
る化学気相成長法によって行う。
としてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）とを用い
る化学気相成長法によって行う。
【００５２】第１の絶縁膜２３を化学気相成長法により
形成しているため、ゲート電極１７の上面と、ゲート電
極１７側壁と、半導体基板１１上面とに形成する第１の
絶縁膜２３の膜厚は、ほぼ同じ膜厚で形成することがで
きる。
形成しているため、ゲート電極１７の上面と、ゲート電
極１７側壁と、半導体基板１１上面とに形成する第１の
絶縁膜２３の膜厚は、ほぼ同じ膜厚で形成することがで
きる。
【００５３】つぎに図３に示すように、ゲート電極１７
と、このゲート電極１７との側壁に形成する第１の絶縁
膜２３との整合した素子領域に高濃度領域２１を形成す
る。
と、このゲート電極１７との側壁に形成する第１の絶縁
膜２３との整合した素子領域に高濃度領域２１を形成す
る。
【００５４】この高濃度領域２１の形成は、半導体基板
１１と逆導電型のｎ型の不純物であるリンを、イオン注
入量が３×１０15ｃｍ-2の条件で、リンが第１の絶縁膜
２３を貫通し、半導体基板１１に導入されるイオン注入
条件により形成する。
１１と逆導電型のｎ型の不純物であるリンを、イオン注
入量が３×１０15ｃｍ-2の条件で、リンが第１の絶縁膜
２３を貫通し、半導体基板１１に導入されるイオン注入
条件により形成する。
【００５５】つぎに図４に示すように、第１の絶縁膜２
３上の全面に、リンとボロンとを含む酸化シリコン膜か
らなる第２の絶縁膜２５を形成する。
３上の全面に、リンとボロンとを含む酸化シリコン膜か
らなる第２の絶縁膜２５を形成する。
【００５６】この第２の絶縁膜２５の形成は、反応ガス
としてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）とホスフ
ィン（ＰＨ3 ）とジボラン（Ｂ2 Ｈ6 ）とを用いる化学
気相成長法によって行う。
としてモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）とホスフ
ィン（ＰＨ3 ）とジボラン（Ｂ2 Ｈ6 ）とを用いる化学
気相成長法によって行う。
【００５７】この結果、酸化シリコン膜からなる第１の
絶縁膜２３と、リンとボロンとを含む酸化シリコン膜か
らなる第２の絶縁膜２５とから構成する層間絶縁膜２７
を得る。
絶縁膜２３と、リンとボロンとを含む酸化シリコン膜か
らなる第２の絶縁膜２５とから構成する層間絶縁膜２７
を得る。
【００５８】その後、全面に回転塗布法により感光性樹
脂（図示せず）を形成し、所定のフォトマスクを用いて
露光、現像処理を行い、感光性樹脂を接続穴に対応する
形状にパターニングする。
脂（図示せず）を形成し、所定のフォトマスクを用いて
露光、現像処理を行い、感光性樹脂を接続穴に対応する
形状にパターニングする。
【００５９】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて、層間絶縁膜２７をエッチ
ングして接続穴２９を形成する。
をエッチングマスクに用いて、層間絶縁膜２７をエッチ
ングして接続穴２９を形成する。
【００６０】この接続穴２９のエッチングは、反応性イ
オンエッチング装置を用い、エッチングガスとして、三
フッ化メタン（ＣＨＦ3 ）と二フッ化メタン（ＣＨ2 Ｆ
2 ）との混合ガスを用いて行う。
オンエッチング装置を用い、エッチングガスとして、三
フッ化メタン（ＣＨＦ3 ）と二フッ化メタン（ＣＨ2 Ｆ
2 ）との混合ガスを用いて行う。
【００６１】その後、シリコンと銅とを含むアルミニウ
ムからなる配線材料を、厚さ８００ｎｍで全面に形成す
る。この配線材料の形成は、スパッタリング装置を用い
て行う。
ムからなる配線材料を、厚さ８００ｎｍで全面に形成す
る。この配線材料の形成は、スパッタリング装置を用い
て行う。
【００６２】その後、全面に回転塗布法により感光性樹
脂（図示せず）を形成し、所定のフォトマスクを用いて
露光、現像処理を行い、感光性樹脂を配線に対応する形
状にパターニングする。
脂（図示せず）を形成し、所定のフォトマスクを用いて
露光、現像処理を行い、感光性樹脂を配線に対応する形
状にパターニングする。
【００６３】その後、このパターニングした感光性樹脂
をエッチングマスクに用いて、配線材料をエッチングし
て配線３１を形成する。
をエッチングマスクに用いて、配線材料をエッチングし
て配線３１を形成する。
【００６４】この配線３１のエッチングは、反応性イオ
ンエッチング装置を用い、エッチングガスとして、三塩
化ホウ素（ＢＣｌ3 ）と塩素（Ｃｌ2 ）との混合ガスを
用いて行う。
ンエッチング装置を用い、エッチングガスとして、三塩
化ホウ素（ＢＣｌ3 ）と塩素（Ｃｌ2 ）との混合ガスを
用いて行う。
【００６５】この結果、低濃度領域１９と高濃度領域２
１とをソースドレイン領域に備えるＭＯＳトランジスタ
を形成することができる。
１とをソースドレイン領域に備えるＭＯＳトランジスタ
を形成することができる。
【００６６】
【発明の効果】以上の説明で明らかなように、本発明に
おいては、ゲート電極の整合した領域に低濃度領域を設
け、さらに層間絶縁間膜の一部となる第１の絶縁膜を全
面に設ける。そしてゲート電極とこのゲート電極側壁の
第１の絶縁膜との整合した領域に高濃度領域を設けてい
る。
おいては、ゲート電極の整合した領域に低濃度領域を設
け、さらに層間絶縁間膜の一部となる第１の絶縁膜を全
面に設ける。そしてゲート電極とこのゲート電極側壁の
第１の絶縁膜との整合した領域に高濃度領域を設けてい
る。
【００６７】このため本発明においては、従来必要であ
った異方性イオンエッチングのよるサイドウォール形成
が不要となる。したがって、半導体基板はイオンで叩か
れることはなく、ＭＯＳトランジスタの特性劣化は発生
せず、特性が良好なＭＯＳトランジスタを備える半導体
装置を得ることが可能となる。
った異方性イオンエッチングのよるサイドウォール形成
が不要となる。したがって、半導体基板はイオンで叩か
れることはなく、ＭＯＳトランジスタの特性劣化は発生
せず、特性が良好なＭＯＳトランジスタを備える半導体
装置を得ることが可能となる。
【図１】本発明の実施例における半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図２】本発明の実施例における半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図３】本発明の実施例における半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図４】本発明の実施例における半導体装置の構造とそ
の製造方法とを示す断面図である。
の製造方法とを示す断面図である。
【図５】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図６】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図７】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図８】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
１１ 半導体基板 １７ ゲート電極 １９ 低濃度領域 ２１ 高濃度領域 ２３ 第１の絶縁膜 ２５ 第２の絶縁膜 ２７ 層間絶縁膜
Claims (4)
- 【請求項１】 半導体基板の素子分離領域に設ける素子
分離絶縁膜と、素子領域のゲート絶縁膜の上に設けるゲ
ート電極と、ゲート電極の整合した領域の素子領域に設
ける低濃度領域と、半導体基板の全面に設ける第１の絶
縁膜と、ゲート電極とゲート電極側壁の第１の絶縁膜と
の整合した領域の素子領域に設ける高濃度領域と、第１
の絶縁膜上の全面に設ける第２の絶縁膜と、第１の絶縁
膜と第２の絶縁膜とからなる層間絶縁膜と、層間絶縁膜
に設ける接続穴を介して高濃度領域に接続する配線とを
有することを特徴とする半導体装置。 - 【請求項２】 半導体基板の素子分離領域に設ける素子
分離絶縁膜と、素子領域のゲート絶縁膜の上に設けるゲ
ート電極と、ゲート電極の整合した領域の素子領域に設
ける低濃度領域と、半導体基板の全面に設ける酸化シリ
コン膜からなる第１の絶縁膜と、ゲート電極とゲート電
極側壁の第１の絶縁膜との整合した領域の素子領域に設
ける高濃度領域と、第１の絶縁膜上の全面に設ける不純
物を含む酸化シリコン膜からなる第２の絶縁膜と、第１
の絶縁膜と第２の絶縁膜とからなる層間絶縁膜と、層間
絶縁膜に設ける接続穴を介して高濃度領域に接続する配
線とを有することを特徴とする半導体装置。 - 【請求項３】 半導体基板の素子分離領域に素子分離絶
縁膜を形成し、ゲート絶縁膜とゲート電極とを形成し、
ゲート電極の整合した領域に不純物を導入して低濃度領
域を形成する工程と、全面に第１の絶縁膜を形成する工
程と、ゲート電極とこのゲート電極の側壁の第１の絶縁
膜との整合した領域に不純物を導入して高濃度領域を形
成する工程と、全面に第２の絶縁膜を形成し、第１の絶
縁膜と第２の絶縁膜とからなる層間絶縁膜に接続穴を形
成し、配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項４】 半導体基板の素子分離領域に素子分離絶
縁膜を形成し、ゲート絶縁膜とゲート電極とを形成し、
ゲート電極の整合した領域に不純物を導入して低濃度領
域を形成する工程と、全面に酸化シリコン膜からなる第
１の絶縁膜を形成する工程と、ゲート電極とこのゲート
電極の側壁の第１の絶縁膜との整合した領域に不純物を
導入して高濃度領域を形成する工程と、全面に不純物を
含む酸化シリコン膜からなる第２の絶縁膜を形成し、第
１の絶縁膜と第２の絶縁膜とからなる層間絶縁膜に接続
穴を形成し、配線を形成する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258494A JPH07221292A (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258494A JPH07221292A (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221292A true JPH07221292A (ja) | 1995-08-18 |
Family
ID=11809410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258494A Pending JPH07221292A (ja) | 1994-02-04 | 1994-02-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2764734A1 (fr) * | 1997-06-11 | 1998-12-18 | Samsung Electronics Co Ltd | Procede de formation de plots de contact d'un dispositif a semiconducteur |
-
1994
- 1994-02-04 JP JP1258494A patent/JPH07221292A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2764734A1 (fr) * | 1997-06-11 | 1998-12-18 | Samsung Electronics Co Ltd | Procede de formation de plots de contact d'un dispositif a semiconducteur |
| NL1009351C2 (nl) * | 1997-06-11 | 2000-02-23 | Samsung Electronics Co Ltd | Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting. |
| US6121146A (en) * | 1997-06-11 | 2000-09-19 | Samsung Electronics Co., Ltd. | Method for forming contact plugs of a semiconductor device |
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