JPH01208865A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01208865A JPH01208865A JP3443288A JP3443288A JPH01208865A JP H01208865 A JPH01208865 A JP H01208865A JP 3443288 A JP3443288 A JP 3443288A JP 3443288 A JP3443288 A JP 3443288A JP H01208865 A JPH01208865 A JP H01208865A
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- Japan
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- side wall
- gate electrode
- conductivity type
- wall part
- silicon substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体装置の製造方法に関し、簡単な製造工程
でゲート電極側壁に導電層を具備するようにすることを
目的とし、 −導電型のシリコン基板上にゲート絶縁膜を形成し、次
いでその上の所定部分に多結晶シリコン層よりなるゲー
ト電極とを選択的に形成する工程と、次いで該ゲート電
極をマスクとして、前記シリコン基板に逆導電型の不純
物をイオン注入して低不純物濃度のソース、ドレイン領
域を形成する工程と、選択化学気相成長法により前記ゲ
ート電極側壁面に導電材料層を選択的に被着させて導電
体側壁部を形成する工程と、前記ゲート電極および該ゲ
ート電極の側壁面に被着された導電体側壁部とをマスク
として、前記シリコン基板表面に逆導電型不純物をイオ
ン注入して、前記低不純物濃度のソース、ドレイン領域
内に高濃度の逆導電型領域を形成する工程とを含む構成
とした。
でゲート電極側壁に導電層を具備するようにすることを
目的とし、 −導電型のシリコン基板上にゲート絶縁膜を形成し、次
いでその上の所定部分に多結晶シリコン層よりなるゲー
ト電極とを選択的に形成する工程と、次いで該ゲート電
極をマスクとして、前記シリコン基板に逆導電型の不純
物をイオン注入して低不純物濃度のソース、ドレイン領
域を形成する工程と、選択化学気相成長法により前記ゲ
ート電極側壁面に導電材料層を選択的に被着させて導電
体側壁部を形成する工程と、前記ゲート電極および該ゲ
ート電極の側壁面に被着された導電体側壁部とをマスク
として、前記シリコン基板表面に逆導電型不純物をイオ
ン注入して、前記低不純物濃度のソース、ドレイン領域
内に高濃度の逆導電型領域を形成する工程とを含む構成
とした。
本発明は半導体装置の製造方法に関する。
従来よりＭＯＳ ＦＥＴのホット・キャリア対策とし
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ）構造が提案され、その有効性が確認されつつある
。第３図は上記従来のＬＤＤ構造のＭＯＳ ＦＥＴの
例を示す要部断面図である。
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ）構造が提案され、その有効性が確認されつつある
。第３図は上記従来のＬＤＤ構造のＭＯＳ ＦＥＴの
例を示す要部断面図である。
同図に示す従来のＬＤＤ構造のＭＯＳ ＦＥＴは、−
導電型を有するシリコン基板１１上に、絶縁膜１２とそ
の上にゲート電極１３を形成し、これをマスクとして逆
導電型不純物をイオン注入して、シリコン基板１１表面
に低濃度逆導電型領域１４．１５を形成し、次いで化学
気相成長（ＣＶＤ）法によって二酸化シリコン（ＳｉＯ
□）層のような絶縁膜を被着させ、これをリアクティブ
・イオン・エツチング（ＲＩ Ｅ）法のような異方性エ
ツチング法によって不要部を除去して、ゲート電極１２
の側壁にのみＳｉ０ｇ層１７を残留させ、次いでゲート
電極１３とこのｓ ｉＣｈ層１７をマスクとして逆導電
型不純物をイオン注入して高濃度逆導電型領域１８゜１
９を形成していた。
導電型を有するシリコン基板１１上に、絶縁膜１２とそ
の上にゲート電極１３を形成し、これをマスクとして逆
導電型不純物をイオン注入して、シリコン基板１１表面
に低濃度逆導電型領域１４．１５を形成し、次いで化学
気相成長（ＣＶＤ）法によって二酸化シリコン（ＳｉＯ
□）層のような絶縁膜を被着させ、これをリアクティブ
・イオン・エツチング（ＲＩ Ｅ）法のような異方性エ
ツチング法によって不要部を除去して、ゲート電極１２
の側壁にのみＳｉ０ｇ層１７を残留させ、次いでゲート
電極１３とこのｓ ｉＣｈ層１７をマスクとして逆導電
型不純物をイオン注入して高濃度逆導電型領域１８゜１
９を形成していた。
この製造方法ではホットキャリアにより、ゲート電極１
２の側壁の５ｉＯｚ中に電子捕獲中心が生成されること
に起因するデバイス特性の劣化、所謂’５ｐａｃｅｒ−
ｉｎｄｕｃｅｄ ｄｅｇｒａｄａｔｉｏｎ’を生じる・
そこで上記一連の製造工程において、ゲート電極１３の
側壁部にＳｉＯ□層でなく、導電層を被着させれば、こ
の導電層もゲート電極として働くので、上述の５ｐａｃ
ｅｒ−ｉｎｄｕｃｅｄ ｄｅｇｒａｄａｔｉｏｎを生じ
ることはない。
２の側壁の５ｉＯｚ中に電子捕獲中心が生成されること
に起因するデバイス特性の劣化、所謂’５ｐａｃｅｒ−
ｉｎｄｕｃｅｄ ｄｅｇｒａｄａｔｉｏｎ’を生じる・
そこで上記一連の製造工程において、ゲート電極１３の
側壁部にＳｉＯ□層でなく、導電層を被着させれば、こ
の導電層もゲート電極として働くので、上述の５ｐａｃ
ｅｒ−ｉｎｄｕｃｅｄ ｄｅｇｒａｄａｔｉｏｎを生じ
ることはない。
しかし上記構造を作成するのに、従来はゲート電極１３
上を被覆する導電層をＣＶＤ法で堆積し、次いでこれを
ＲＩＥ法で不要部を除去するという工程によっていた。
上を被覆する導電層をＣＶＤ法で堆積し、次いでこれを
ＲＩＥ法で不要部を除去するという工程によっていた。
そのため製造工程が複雑となるという問題を有していた
。
。
上述した如く、従来は５ｐａｃｅｒ−ｉｎｄｕｃｅｄ
ｄｅｇｒａ−ｄａｔｉｏｎを生じるか、これを避けよう
とすると製造工程が複雑となるという問題があった。
ｄｅｇｒａ−ｄａｔｉｏｎを生じるか、これを避けよう
とすると製造工程が複雑となるという問題があった。
本発明は簡単な製造工程でゲート電極側壁に導電層を具
備するようにすることを目的とする。
備するようにすることを目的とする。
本発明は第１図（ａ）〜（８）に見られるように、−導
電型シリコン基板１表面を被覆するゲート絶縁膜２上に
選択的に形成された、多結晶シリコン層よりなるゲート
電極３をマスクとして、イオン注入により逆導電型不純
物をシリコン基板１表面に導入し、低不純物濃度のソー
ス、ドレイン領域５”。
電型シリコン基板１表面を被覆するゲート絶縁膜２上に
選択的に形成された、多結晶シリコン層よりなるゲート
電極３をマスクとして、イオン注入により逆導電型不純
物をシリコン基板１表面に導入し、低不純物濃度のソー
ス、ドレイン領域５”。
６″を形成する。
絶縁層４は、ゲート電極の上側に温電層が形成されるこ
とを防ぐために設けたもので、側壁の導電層の膜の制御
性を高める役割を有する。但し、これは設けなくてもよ
い。
とを防ぐために設けたもので、側壁の導電層の膜の制御
性を高める役割を有する。但し、これは設けなくてもよ
い。
次いで選択化学気相成長法により、上記ゲート電極３の
側壁面に導電材料層を選択的に被着させて、導電体側壁
部７を形成した後、上層を絶縁層４で被覆されたゲート
電極３とこのｉ電体側壁部７をマスクとして、シリコン
基板１表面にイオン注入法により、上記低不純物濃度の
ソース、ドレイン領域５′、６’内に逆導電型不純物を
導入して、高濃度逆導電型領域５，６を形成する。
側壁面に導電材料層を選択的に被着させて、導電体側壁
部７を形成した後、上層を絶縁層４で被覆されたゲート
電極３とこのｉ電体側壁部７をマスクとして、シリコン
基板１表面にイオン注入法により、上記低不純物濃度の
ソース、ドレイン領域５′、６’内に逆導電型不純物を
導入して、高濃度逆導電型領域５，６を形成する。
上述した如く本発明では、導電体層を導電体側壁部７と
して必要な部分にのみ形成することができるので、従来
の如くシリコン基板１表面会面に導電体層を形成した後
、不要部を除去するという無駄が除かれ、製造工程が簡
単化される。
して必要な部分にのみ形成することができるので、従来
の如くシリコン基板１表面会面に導電体層を形成した後
、不要部を除去するという無駄が除かれ、製造工程が簡
単化される。
以下本発明の一実施例を図面を参照して説明する。
第１図（ａｌ〜ｃｅ＋は上記一実施例を製造工程の順に
示す図であって、同図（ａ）において、１は一導電型例
えばＰ型シリコン基板、２はゲート絶縁膜で、例えばシ
リコン基板１表面を加熱酸化して形成したＳ ｉ Ｏｚ
膜、３′は多結晶シリコン層、４゛はＳｉｎ、膜のよう
な絶縁層である。
示す図であって、同図（ａ）において、１は一導電型例
えばＰ型シリコン基板、２はゲート絶縁膜で、例えばシ
リコン基板１表面を加熱酸化して形成したＳ ｉ Ｏｚ
膜、３′は多結晶シリコン層、４゛はＳｉｎ、膜のよう
な絶縁層である。
次いで同図（ｂｌに示す如く、所望のパターンを有する
レジスト膜１１をマスクとする通常のホトリソグラフィ
工程により、上記絶縁層４′および多結晶シリコン層３
′の不要部を除去して、上層を絶縁層４で被覆されたゲ
ート電極３を形成する。
レジスト膜１１をマスクとする通常のホトリソグラフィ
工程により、上記絶縁層４′および多結晶シリコン層３
′の不要部を除去して、上層を絶縁層４で被覆されたゲ
ート電極３を形成する。
次いで同図（Ｃ）に見られるように、上記絶縁層４およ
びゲート電極３をマスクとして、イオン注入法によりＮ
型の不純物１例えば燐（Ｐ）をシリコン基板１表面に低
濃度に導入し、低不純物濃度のソース、ドレイン領域５
′、６’ を形成する。
びゲート電極３をマスクとして、イオン注入法によりＮ
型の不純物１例えば燐（Ｐ）をシリコン基板１表面に低
濃度に導入し、低不純物濃度のソース、ドレイン領域５
′、６’ を形成する。
次いで上記マスクとして用いたレジスト膜１１を除去し
て、同図（Ｃ）に見られるように、側壁面を露出したゲ
ート電極３が得られる。
て、同図（Ｃ）に見られるように、側壁面を露出したゲ
ート電極３が得られる。
ここまでの製造工程は通常と変わるところはないので、
特に説明を要しない。
特に説明を要しない。
この後同図（ｄ）に示す如く、シラン系ガスと水素（Ｈ
２）の混合雰囲気中における減圧気相成長法のような選
択的化学気相成長（Ｓｅｌｅｃｔｉｖｅ ＣＶ Ｄ ）
法を用いて、上記ゲート電極３の表面が露出している側
壁部にのみ多結晶シリコンを成長させ、導電体側壁部７
を形成する。
２）の混合雰囲気中における減圧気相成長法のような選
択的化学気相成長（Ｓｅｌｅｃｔｉｖｅ ＣＶ Ｄ ）
法を用いて、上記ゲート電極３の表面が露出している側
壁部にのみ多結晶シリコンを成長させ、導電体側壁部７
を形成する。
なお、ゲート電極３を構成する材質が多結晶シリコンの
場合、この導電体側壁部７を形成するための材質は、上
記多結晶シリコンのほか、タングステン（Ｗ）やタング
ステン・シリサイド等でもよ（、本実施例と同様に選択
的化学気相成長法によって導電体側壁部７を形成できる
。
場合、この導電体側壁部７を形成するための材質は、上
記多結晶シリコンのほか、タングステン（Ｗ）やタング
ステン・シリサイド等でもよ（、本実施例と同様に選択
的化学気相成長法によって導電体側壁部７を形成できる
。
次いで同図（ｅ）に示すように、上面を絶縁層４で被覆
されたゲート電極３と導電体側壁部７をマスクとしてイ
オン注入法を施し、砒素（Ａｓ）のような逆導電型即ち
Ｎ型不純物をシリコン基板表面に導入して、先に形成し
たＮ型低濃度領域からなるソース、ドレイン領域５°、
６”内に高濃度Ｎ型領域５．６を形成する。
されたゲート電極３と導電体側壁部７をマスクとしてイ
オン注入法を施し、砒素（Ａｓ）のような逆導電型即ち
Ｎ型不純物をシリコン基板表面に導入して、先に形成し
たＮ型低濃度領域からなるソース、ドレイン領域５°、
６”内に高濃度Ｎ型領域５．６を形成する。
以上で本発明に係る半導体装置の製造方法の要部は完了
する。
する。
従来は導電体側壁部７を形成するのに、ゲート電極３お
よびその上層の絶縁層４を被覆する導電体層を形成し、
次いでこれの不要部を異方性エツチング法によって除去
するという煩雑な工程を必要としていた。このように工
程数が多いため、製造歩留に悪影響があるばかりでなく
、必要工数も大きいという問題があった。
よびその上層の絶縁層４を被覆する導電体層を形成し、
次いでこれの不要部を異方性エツチング法によって除去
するという煩雑な工程を必要としていた。このように工
程数が多いため、製造歩留に悪影響があるばかりでなく
、必要工数も大きいという問題があった。
これに対し本実施例では、導電体層を必要とするゲート
電極３の側壁部にのみ、選択化学気相成長法により導電
体側壁部７を形成するので、導電体層を選択的に除去す
る工程が不要化され、作業が簡単となり、製造歩留が向
上するのみならず工数も大幅に削減される。
電極３の側壁部にのみ、選択化学気相成長法により導電
体側壁部７を形成するので、導電体層を選択的に除去す
る工程が不要化され、作業が簡単となり、製造歩留が向
上するのみならず工数も大幅に削減される。
この後、第２図に示す如く、所要の配線工程を経て、本
実施例によるｎ ＭＯＳ ＦＥＴが完成する。同図
の１２はフィールド酸化膜、１３は層間絶縁膜、１４お
よび１５はそれぞれアルミニウム（Ａ／）等からなるソ
ース電極およびドレイン電極、Ｓはソース領域、Ｄはド
レイン領域である。
実施例によるｎ ＭＯＳ ＦＥＴが完成する。同図
の１２はフィールド酸化膜、１３は層間絶縁膜、１４お
よび１５はそれぞれアルミニウム（Ａ／）等からなるソ
ース電極およびドレイン電極、Ｓはソース領域、Ｄはド
レイン領域である。
本実施例によればゲート電極３の側壁部に形成された導
電体側壁部７もゲート電極の一部として働くので、得ら
れたＭＯＳ ＦＥＴのソース、ドレイン領域Ｓ、Ｄの
高濃度領域端部が、ゲート電極３の端部と離隔するとい
う問題が解消され、トランジスタ特性の低下を防止でき
る。しかも本実施例は上述したように、作業は至って簡
単である。
電体側壁部７もゲート電極の一部として働くので、得ら
れたＭＯＳ ＦＥＴのソース、ドレイン領域Ｓ、Ｄの
高濃度領域端部が、ゲート電極３の端部と離隔するとい
う問題が解消され、トランジスタ特性の低下を防止でき
る。しかも本実施例は上述したように、作業は至って簡
単である。
上記一実施例はｎ ＭＯＳ ＦＥＴを作成する例を
説明したが、本発明はｐ ＭＯＳ ＦＥＴを作成す
る場合でも適用できることは勿論である。
説明したが、本発明はｐ ＭＯＳ ＦＥＴを作成す
る場合でも適用できることは勿論である。
以上説明した如く本発明によれば、従来のＬＤＤトラン
ジスタの”５ｐａｃｅｒ １ｎｄｕｃｅｄ ｄｅｇｒａ
ｄａｔｉｏｎ″の問題を、簡単な工程により解消するこ
とができ、トランジスタの特性および信頼度を高めるこ
とができ、更に製造歩留が向上する。
ジスタの”５ｐａｃｅｒ １ｎｄｕｃｅｄ ｄｅｇｒａ
ｄａｔｉｏｎ″の問題を、簡単な工程により解消するこ
とができ、トランジスタの特性および信頼度を高めるこ
とができ、更に製造歩留が向上する。
第１図（ａ）〜（８）は本発明一実施例を製造工程の順
に示す要部断面図、 第２図は上記一実施例により得られたトランジスタの要
部断面図、 第３図は従来の問題点を示す要部断面図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
はゲート電極、４は絶縁層、５および６は逆導電型高濃
度領域、５°および６”は逆導電型低濃度領域、７は導
電体側壁部、Ｓはソース領域、Ｄはドレイン領域を示す
。 ／ｉ−発明一突種例旺明図 第１図
に示す要部断面図、 第２図は上記一実施例により得られたトランジスタの要
部断面図、 第３図は従来の問題点を示す要部断面図である。 図において、１はシリコン基板、２はゲート絶縁膜、３
はゲート電極、４は絶縁層、５および６は逆導電型高濃
度領域、５°および６”は逆導電型低濃度領域、７は導
電体側壁部、Ｓはソース領域、Ｄはドレイン領域を示す
。 ／ｉ−発明一突種例旺明図 第１図
Claims (1)
- 【特許請求の範囲】 一導電型のシリコン基板（１）上にゲート絶縁膜（２
）を形成し、次いでその上の所定部分に多結晶シリコン
層よりなるゲート電極（３）を選択的に形成する工程と
、 次いで該ゲート電極（３）をマスクとして、前記シリコ
ン基板（１）表面に逆導電型の不純物をイオン注入して
低不純物濃度のソース、ドレイン領域（５′、６′）を
形成する工程と、 選択化学気相成長法により前記ゲート電極（３）側壁面
に導電材料層を選択的に被着させて導電体側壁部（７）
を形成する工程と、 前記ゲート電極（３）およびその側壁面に被着された導
電体側壁部（７）とをマスクとして、前記シリコン基板
（１）表面に逆導電型不純物をイオン注入して、前記低
不純物濃度のソース、ドレイン領域（５′、６′）内に
高濃度の逆導電型領域（５、６）を形成する工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3443288A JPH01208865A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3443288A JPH01208865A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208865A true JPH01208865A (ja) | 1989-08-22 |
Family
ID=12414059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3443288A Pending JPH01208865A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225529A (ja) * | 1990-04-06 | 1992-08-14 | Applied Materials Inc | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 |
| JP2001094105A (ja) * | 1999-08-17 | 2001-04-06 | Samsung Electronics Co Ltd | ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法 |
| US7678679B2 (en) * | 2006-05-01 | 2010-03-16 | Qimonda Ag | Vertical device with sidewall spacer, methods of forming sidewall spacers and field effect transistors, and patterning method |
-
1988
- 1988-02-16 JP JP3443288A patent/JPH01208865A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225529A (ja) * | 1990-04-06 | 1992-08-14 | Applied Materials Inc | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 |
| JP2001094105A (ja) * | 1999-08-17 | 2001-04-06 | Samsung Electronics Co Ltd | ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法 |
| US7678679B2 (en) * | 2006-05-01 | 2010-03-16 | Qimonda Ag | Vertical device with sidewall spacer, methods of forming sidewall spacers and field effect transistors, and patterning method |
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