JPH0722184B2 - ダイナミック・メモリ・セルの製造法 - Google Patents
ダイナミック・メモリ・セルの製造法Info
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- JPH0722184B2 JPH0722184B2 JP60144892A JP14489285A JPH0722184B2 JP H0722184 B2 JPH0722184 B2 JP H0722184B2 JP 60144892 A JP60144892 A JP 60144892A JP 14489285 A JP14489285 A JP 14489285A JP H0722184 B2 JPH0722184 B2 JP H0722184B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造に関するものである。より詳
細にいえば、本発明はMOS VLSI形のダイナミツク読み出
し・書き込みメモリ・セルに関するものである。
細にいえば、本発明はMOS VLSI形のダイナミツク読み出
し・書き込みメモリ・セルに関するものである。
White,McAdamsおよびRedwine名の米国特許第4,081,701
号（16k RAM）、またはMcAlexander,WhiteおよびRao名
の米国特許第4,293,993号（64k RAM）に開示されている
形の半導体ダイナミツクRAM装置は、いずれもG.R.M.Rao
名の米国特許第4,055,444号または第4,388,121号に開示
されている形の工程によつて製造される。これらの特許
はいずれもテキサス・インストルーメンツ社に譲渡され
ている。例えば、１メガビツトDRAMのような、極めて高
い集積度のRAMを製造するのに必要な程度にまで、ダイ
ナミツクRAMセルの寸法を小さくするために、コンデン
サの寸法を小さくするいろいろな方法が提案されてい
る。コンデンサの大きさは、十分な量の電気量が蓄積さ
れるためには、一定の大きさよりは小さくはできない。
蓄積される電気量を十分な大きさに保つたままコンデン
サの領域を小さくする１つの方法は、Rao名で受付けら
れテキサス・インストルーメンツ社に譲渡された米国特
許第4,240,092号に開示されているように、酸化物の厚
さを薄くすることである。この方法では、歩留りと信頼
性の点から、酸化物の厚さは約100Åから200Åの範囲が
限界である。単位面積当りの静電容量を大きくするもう
１つの方法は、エツチングによつて、コンデンサの領域
内に凹所または溝をつくり、極板の面積を大きくする方
法である。この方法の例は、テキサス・インストルーメ
ンツ社にまた譲渡された米国特許第4,225,945号に開示
されている。
号（16k RAM）、またはMcAlexander,WhiteおよびRao名
の米国特許第4,293,993号（64k RAM）に開示されている
形の半導体ダイナミツクRAM装置は、いずれもG.R.M.Rao
名の米国特許第4,055,444号または第4,388,121号に開示
されている形の工程によつて製造される。これらの特許
はいずれもテキサス・インストルーメンツ社に譲渡され
ている。例えば、１メガビツトDRAMのような、極めて高
い集積度のRAMを製造するのに必要な程度にまで、ダイ
ナミツクRAMセルの寸法を小さくするために、コンデン
サの寸法を小さくするいろいろな方法が提案されてい
る。コンデンサの大きさは、十分な量の電気量が蓄積さ
れるためには、一定の大きさよりは小さくはできない。
蓄積される電気量を十分な大きさに保つたままコンデン
サの領域を小さくする１つの方法は、Rao名で受付けら
れテキサス・インストルーメンツ社に譲渡された米国特
許第4,240,092号に開示されているように、酸化物の厚
さを薄くすることである。この方法では、歩留りと信頼
性の点から、酸化物の厚さは約100Åから200Åの範囲が
限界である。単位面積当りの静電容量を大きくするもう
１つの方法は、エツチングによつて、コンデンサの領域
内に凹所または溝をつくり、極板の面積を大きくする方
法である。この方法の例は、テキサス・インストルーメ
ンツ社にまた譲渡された米国特許第4,225,945号に開示
されている。
本発明の主要な目的は、高集積度のダイナミツクRAMセ
ルを製造するための改良された工程をうることである。
もつと具体的にいえば、蓄積用コンデンサ領域の中にエ
ツチングによつて溝をつくることにより、静電容量のた
めの極板面積を大きくする改良された工程をうることで
ある。本発明のまた別の目的は、溝をエツチングによつ
て作る工程のさい、保護膜の下部分を腐食することなく
溝形コンデンサを有するダイナミツクRAMセルを製造す
る改良された製造法をうることである。本発明のさらに
別の目的は、溝形コンデンサの製造のさい、簡単でかつ
信頼性の高い工程をうることである。
ルを製造するための改良された工程をうることである。
もつと具体的にいえば、蓄積用コンデンサ領域の中にエ
ツチングによつて溝をつくることにより、静電容量のた
めの極板面積を大きくする改良された工程をうることで
ある。本発明のまた別の目的は、溝をエツチングによつ
て作る工程のさい、保護膜の下部分を腐食することなく
溝形コンデンサを有するダイナミツクRAMセルを製造す
る改良された製造法をうることである。本発明のさらに
別の目的は、溝形コンデンサの製造のさい、簡単でかつ
信頼性の高い工程をうることである。
本発明の１つの実施例によれば、ダイナミツク１トラン
ジスタ読み出し・書き込みメモリ・セルは、蓄積される
電気量を大きくするために、溝形のコンデンサを使用す
る。拡散でつくられたN+ビツト線路と同じN+コンデンサ
領域のところのシリコン表面の中に、エツチングによつ
て溝がつくられ、それから、このビツト線路の上とコン
デンサ領域の上に、厚い酸化物を成長させる。ただし、
溝の中には厚い酸化物は成長させない。溝の中のこの厚
い酸化物の下の部分的にエツチングされた部分に酸化物
を再成長させ、その後で、溝を最終的な深さにするエツ
チングが行なわれる。このことにより、保護膜の下部分
が腐食される効果は減少する。コンデンサの上側極板は
溝の中に延長されているポリシリコン層であり、またシ
リコンバーの表面上のフイールドプレート隔離をつく
る。不活性金属のワード線路が、ポリシリコン・フイー
ルド・プレートの中の穴のところに、アクセス・トラン
ジスタのゲートをつくる。
ジスタ読み出し・書き込みメモリ・セルは、蓄積される
電気量を大きくするために、溝形のコンデンサを使用す
る。拡散でつくられたN+ビツト線路と同じN+コンデンサ
領域のところのシリコン表面の中に、エツチングによつ
て溝がつくられ、それから、このビツト線路の上とコン
デンサ領域の上に、厚い酸化物を成長させる。ただし、
溝の中には厚い酸化物は成長させない。溝の中のこの厚
い酸化物の下の部分的にエツチングされた部分に酸化物
を再成長させ、その後で、溝を最終的な深さにするエツ
チングが行なわれる。このことにより、保護膜の下部分
が腐食される効果は減少する。コンデンサの上側極板は
溝の中に延長されているポリシリコン層であり、またシ
リコンバーの表面上のフイールドプレート隔離をつく
る。不活性金属のワード線路が、ポリシリコン・フイー
ルド・プレートの中の穴のところに、アクセス・トラン
ジスタのゲートをつくる。
本発明の新規な特徴は特許請求の範囲に記載されてい
る。本発明自身、およびその他の特徴、利点は、添付図
面および以下の詳細な説明により最も良く理解されるで
あろう。
る。本発明自身、およびその他の特徴、利点は、添付図
面および以下の詳細な説明により最も良く理解されるで
あろう。
本発明に従つて製造された１トランジスタダイナミツク
メモリ セルが第１図から第５図までの図面に示され
ている。このセルはＮチヤンネルアクセス トランジス
タ10と、シリコン基板12内につくられた蓄積用コンデン
サ11とを有する。トランジスタ10は金属ゲート13を有し
ている。このゲートは細長いストリツプ14の一部分であ
り、そしてこのストリツプはメモリ アレイのための行
線路（すなわち、ワード線路）を構成している。このト
ランジスタのドレイン15はワード線路14に垂直な細長い
ビツト線路16の一部分である。図示される基板部分は大
きさが約3.8mm×10mm（150ミル×400ミル）のシリコン
バーの極く小さな部分である。このシリコン バー
は、テキサス・インストルーメンツ社に譲渡された、Po
teetおよびChang名の1984年６月出願の係属中特許出願
番号第 号に全体的に開示されているように、
これらのセルを220個、すなわち、1,048,576個有する。
メモリ セルが第１図から第５図までの図面に示され
ている。このセルはＮチヤンネルアクセス トランジス
タ10と、シリコン基板12内につくられた蓄積用コンデン
サ11とを有する。トランジスタ10は金属ゲート13を有し
ている。このゲートは細長いストリツプ14の一部分であ
り、そしてこのストリツプはメモリ アレイのための行
線路（すなわち、ワード線路）を構成している。このト
ランジスタのドレイン15はワード線路14に垂直な細長い
ビツト線路16の一部分である。図示される基板部分は大
きさが約3.8mm×10mm（150ミル×400ミル）のシリコン
バーの極く小さな部分である。このシリコン バー
は、テキサス・インストルーメンツ社に譲渡された、Po
teetおよびChang名の1984年６月出願の係属中特許出願
番号第 号に全体的に開示されているように、
これらのセルを220個、すなわち、1,048,576個有する。
ビツト線路16は厚い熱的酸化物層17の下に埋め込まれて
いる。したがつて、金属ワード線路はこのビツト線路の
上を直接に通ることができる。面に沿つての横方向の隔
離はフイールド プレート18によつてえられる。このフ
イールド プレートはこの実施例ではポリシリコンで構
成され、そして電気的には基板電圧Vssに接続される。
フイールド プレート18内の穴19はトランジスタ10のゲ
ート13の領域を定める。
いる。したがつて、金属ワード線路はこのビツト線路の
上を直接に通ることができる。面に沿つての横方向の隔
離はフイールド プレート18によつてえられる。このフ
イールド プレートはこの実施例ではポリシリコンで構
成され、そして電気的には基板電圧Vssに接続される。
フイールド プレート18内の穴19はトランジスタ10のゲ
ート13の領域を定める。
本発明により、コンデンサ11は溝20を有する。この溝20
は、RIE（Reactive Ion Etch反応性イオンエツチング）
のような異方的エツチング技術によつて、シリコンの中
にエツチングであけられた穴である。溝20の幅は約１ミ
クロン、深さ約３ミクロンである。薄いシリコン酸化物
層21はこのコンデンサの誘電体である。薄いシリコン酸
化物22はトランジスタのゲートの絶縁体である。より厚
い酸化物被覆層23と窒化シリコン層24はフイールド プ
レート18の下の絶縁体になる。アースされたフイールド
プレート18は、金属ワード線路からポリシリコン16を
絶縁すると共に、また金属線路14に対する平らな表面を
供与する。
は、RIE（Reactive Ion Etch反応性イオンエツチング）
のような異方的エツチング技術によつて、シリコンの中
にエツチングであけられた穴である。溝20の幅は約１ミ
クロン、深さ約３ミクロンである。薄いシリコン酸化物
層21はこのコンデンサの誘電体である。薄いシリコン酸
化物22はトランジスタのゲートの絶縁体である。より厚
い酸化物被覆層23と窒化シリコン層24はフイールド プ
レート18の下の絶縁体になる。アースされたフイールド
プレート18は、金属ワード線路からポリシリコン16を
絶縁すると共に、また金属線路14に対する平らな表面を
供与する。
溝20とコンデンサ11はフイールド酸化物28の正方形の領
域内につくられる。フイールド酸化物28はその下にN+領
域29を有する。これは、酸化物17とビツト線路16の場合
と同様である。このN+領域29はアクセス トランジスタ
10のソースとして働き、そしてドレイン15からこのトラ
ンジスタのチヤンネル長だけ離れている。
域内につくられる。フイールド酸化物28はその下にN+領
域29を有する。これは、酸化物17とビツト線路16の場合
と同様である。このN+領域29はアクセス トランジスタ
10のソースとして働き、そしてドレイン15からこのトラ
ンジスタのチヤンネル長だけ離れている。
第１図から第５図までの図面に示されたセルの製造方法
は、第６図から第９図までの図面において説明されるで
あろう。シリコンの薄板は、その表面上に成長された厚
さ約1000Åの熱的シリコン酸化物23の層を有する。それ
から、この酸化物の上に、窒化シリコンの層24が沈着さ
れる。この酸化物・窒化物のサンドイツチ構造はフオト
リソグラフイツク段階によつてパターンにつくられ、ビ
ツト線路16のための露出した領域30と、コンデンサがつ
くられるべき領域31が作成される。イオン注入により、
N+領域32および33がつくられる。これらは、後で、N+ビ
ツト線路16とN+領域29をつくるであろう。
は、第６図から第９図までの図面において説明されるで
あろう。シリコンの薄板は、その表面上に成長された厚
さ約1000Åの熱的シリコン酸化物23の層を有する。それ
から、この酸化物の上に、窒化シリコンの層24が沈着さ
れる。この酸化物・窒化物のサンドイツチ構造はフオト
リソグラフイツク段階によつてパターンにつくられ、ビ
ツト線路16のための露出した領域30と、コンデンサがつ
くられるべき領域31が作成される。イオン注入により、
N+領域32および33がつくられる。これらは、後で、N+ビ
ツト線路16とN+領域29をつくるであろう。
第７図に示されているように、溝をつくるために、エツ
チング用マスク34が沈着される。このエツチング用マス
クは厚さ約8000Åのシリコン酸化物であつて、このシリ
コン酸化物は低圧化学的蒸気沈着法によつてつくられ
る。もしフオトレジストに対しシリコンの選択的エツチ
ングが十分に高度であるならば、フオトレジストを用い
ることもできる。溝20を定めるために、フオトリソグラ
フイにより、層34の中に穴35がつくられる。RIEのよう
な異方的エツチングを用いて、コンデンサ領域内に、溝
20が深さ約３ミクロンまで掘られる。実際には、用いら
れたエツチング工程に依存して、溝の底は上部と同じ幅
ではなく、底の方が少し狭い。したがつて、この溝は完
全な長方形ではなく、多少、円錐形になつている。
チング用マスク34が沈着される。このエツチング用マス
クは厚さ約8000Åのシリコン酸化物であつて、このシリ
コン酸化物は低圧化学的蒸気沈着法によつてつくられ
る。もしフオトレジストに対しシリコンの選択的エツチ
ングが十分に高度であるならば、フオトレジストを用い
ることもできる。溝20を定めるために、フオトリソグラ
フイにより、層34の中に穴35がつくられる。RIEのよう
な異方的エツチングを用いて、コンデンサ領域内に、溝
20が深さ約３ミクロンまで掘られる。実際には、用いら
れたエツチング工程に依存して、溝の底は上部と同じ幅
ではなく、底の方が少し狭い。したがつて、この溝は完
全な長方形ではなく、多少、円錐形になつている。
本発明では、この溝エツチングは２段階工程である。第
7a図の拡大図に示されているように、最初のエツチング
は浅く行なわれる。このエツチングでは穴の中のシリコ
ンが除去されるが、また、マスク34の下の領域33もエツ
チングされて、穴を取り巻く領域36のところが少し除去
される。次に、蒸気中で熱的酸化が実行され、領域36の
中に酸化物36aが成長によつてつくられる。第7b図に示
されているように、この溝の中に酸化物37がまた成長す
るが、これはシリコンのドーピング量のために非常に薄
い。浅い溝の中のこの酸化物は掘り下げエツチングによ
つて除去される。領域36内の酸化物36aはマスク34の下
部がこれ以上エツチングされることを防止するエツチン
グ防止材料として働き、このために、エツチングにり溝
を所定の深さまで掘る工程を進めることができる。第１
図、第２図および第４図のリング36′のように完成した
時の構造体において、領域36が進行する範囲は極めてわ
ずかである。
7a図の拡大図に示されているように、最初のエツチング
は浅く行なわれる。このエツチングでは穴の中のシリコ
ンが除去されるが、また、マスク34の下の領域33もエツ
チングされて、穴を取り巻く領域36のところが少し除去
される。次に、蒸気中で熱的酸化が実行され、領域36の
中に酸化物36aが成長によつてつくられる。第7b図に示
されているように、この溝の中に酸化物37がまた成長す
るが、これはシリコンのドーピング量のために非常に薄
い。浅い溝の中のこの酸化物は掘り下げエツチングによ
つて除去される。領域36内の酸化物36aはマスク34の下
部がこれ以上エツチングされることを防止するエツチン
グ防止材料として働き、このために、エツチングにり溝
を所定の深さまで掘る工程を進めることができる。第１
図、第２図および第４図のリング36′のように完成した
時の構造体において、領域36が進行する範囲は極めてわ
ずかである。
HFのような従来の酸化物エツチング剤を用いることによ
り、この溝マスク34が除去される。このエツチング剤に
よるエツチングは窒化物24のところで停止するであろ
う。第８図に示されているように、次に、酸化物17およ
び28をN+領域32および33の上に成長させる。この酸化物
は、溝20の中の極くわずかにドープされたシリコンの上
よりもN+シリコンの上では、何倍も速く成長する。した
がつて、酸化物17および28の厚さは約4000Åであるが、
溝の中では約200Åの厚さしかない。この薄い酸化物が
溝の中に成長し、そして除去される。その後で、酸化物
21として再び成長させる。第９図に示されているよう
に、ポリシリコンの層が等方的工程により沈着される。
したがつて、このポリシリコンの層は、溝の側壁とこの
薄板の表面を、約2500Åのほぼ同じ厚さで被覆する。次
に、酸化物層26がこの薄板の表面全体をわたつて沈着さ
れ、この表面が平坦化し、また溝20が埋められる。この
酸化物26は、また、ワード線路を表面から隔離するであ
ろう。このポリシリコン・酸化物の積層体がフオトレジ
ストを用いてパターンにつくられ、フイールド プレー
ト18とコンデンサ プレート25がつくられる。すなわ
ち、穴19がトランジスタ10のためにあけられる。
り、この溝マスク34が除去される。このエツチング剤に
よるエツチングは窒化物24のところで停止するであろ
う。第８図に示されているように、次に、酸化物17およ
び28をN+領域32および33の上に成長させる。この酸化物
は、溝20の中の極くわずかにドープされたシリコンの上
よりもN+シリコンの上では、何倍も速く成長する。した
がつて、酸化物17および28の厚さは約4000Åであるが、
溝の中では約200Åの厚さしかない。この薄い酸化物が
溝の中に成長し、そして除去される。その後で、酸化物
21として再び成長させる。第９図に示されているよう
に、ポリシリコンの層が等方的工程により沈着される。
したがつて、このポリシリコンの層は、溝の側壁とこの
薄板の表面を、約2500Åのほぼ同じ厚さで被覆する。次
に、酸化物層26がこの薄板の表面全体をわたつて沈着さ
れ、この表面が平坦化し、また溝20が埋められる。この
酸化物26は、また、ワード線路を表面から隔離するであ
ろう。このポリシリコン・酸化物の積層体がフオトレジ
ストを用いてパターンにつくられ、フイールド プレー
ト18とコンデンサ プレート25がつくられる。すなわ
ち、穴19がトランジスタ10のためにあけられる。
第１図から第４図までの図面に再び戻ると、ゲート領域
の酸化物が除去され、そして酸化物22が成長により再び
つくられる。この時点において、穴19の周縁付近のポリ
シリコンの露出した端部の上に、熱的酸化物が成長され
る。それから、ワード線路がつくられる。このワード線
路の作成は、この薄板の表面全体にモリブデンの層を沈
着することにより、そしてそれをフオトリソグラフイに
よつてパターンに作ることによつて行なわれるが、その
際、ゲート13とワード線路14とがつくられる。この上表
面上に保護用被覆層（図示されていない）がつくられ、
そしてそれから、この被覆層がパターンにつくられて、
接合用パツドを露出させる。その後、この薄板が検査さ
れ、そして個個のバーに切断される。これらのバーは半
導体パツケージの中に取り付けられる。
の酸化物が除去され、そして酸化物22が成長により再び
つくられる。この時点において、穴19の周縁付近のポリ
シリコンの露出した端部の上に、熱的酸化物が成長され
る。それから、ワード線路がつくられる。このワード線
路の作成は、この薄板の表面全体にモリブデンの層を沈
着することにより、そしてそれをフオトリソグラフイに
よつてパターンに作ることによつて行なわれるが、その
際、ゲート13とワード線路14とがつくられる。この上表
面上に保護用被覆層（図示されていない）がつくられ、
そしてそれから、この被覆層がパターンにつくられて、
接合用パツドを露出させる。その後、この薄板が検査さ
れ、そして個個のバーに切断される。これらのバーは半
導体パツケージの中に取り付けられる。
本発明は例示された実施例に基づいて説明されたけれど
も、この説明はそれに限定されることを意味するもので
はない。本明細書に基づけば、等業者にとつては、例示
された実施例にいろいろな変更を行なうこと、および他
の実施例の可能であることは明らかであろう。したがつ
て、このような変更実施例やその他の実施例は特許請求
の範囲内に入るものである。
も、この説明はそれに限定されることを意味するもので
はない。本明細書に基づけば、等業者にとつては、例示
された実施例にいろいろな変更を行なうこと、および他
の実施例の可能であることは明らかであろう。したがつ
て、このような変更実施例やその他の実施例は特許請求
の範囲内に入るものである。
本発明により、半導体基板上で占有する面積が極めて小
さいけれども十分な大きさの静電容量をもつたコンデン
サを、歩留りよくかつ高い信頼性をもつて製造すること
ができる。このことにより、基板上に極めて小形のダイ
ナミツク・メモリ・セルをうることができ、したがつて
極めて大きな集積度をうることができる。
さいけれども十分な大きさの静電容量をもつたコンデン
サを、歩留りよくかつ高い信頼性をもつて製造すること
ができる。このことにより、基板上に極めて小形のダイ
ナミツク・メモリ・セルをうることができ、したがつて
極めて大きな集積度をうることができる。
第１図は、本発明によるメモリ・セルを有する、半導体
ダイナミツク読み出し・書き込みメモリの中のメモリ・
セル アレイの極く一部分を拡大した平面図、 第２図は第１図の線２−２に沿つてとられた第１図のセ
ルの横断面図、 第３図は第１図の線３−３に沿つてとられた第１図のセ
ルの横断面図、 第４図は第１図の線４−４に沿つてとられた第１図のセ
ルの横断面図、 第５図は第１図から第４図までの図面のメモリ・セルの
概要電気回路図、 第６図から第９図までの図面は、製造の逐次の段階を示
した、第２図に対応した第１図のセルの横断面図。 〔符号の説明〕 10……アクセス・トランジスタ 11……コンデンサ 13……金属ゲート 14……ワード線路 16……ビツト線路 17,28……厚い熱的酸化物 18……フイールド・プレート 20……溝 29……N+領域 36′……熱的フイールド酸化物
ダイナミツク読み出し・書き込みメモリの中のメモリ・
セル アレイの極く一部分を拡大した平面図、 第２図は第１図の線２−２に沿つてとられた第１図のセ
ルの横断面図、 第３図は第１図の線３−３に沿つてとられた第１図のセ
ルの横断面図、 第４図は第１図の線４−４に沿つてとられた第１図のセ
ルの横断面図、 第５図は第１図から第４図までの図面のメモリ・セルの
概要電気回路図、 第６図から第９図までの図面は、製造の逐次の段階を示
した、第２図に対応した第１図のセルの横断面図。 〔符号の説明〕 10……アクセス・トランジスタ 11……コンデンサ 13……金属ゲート 14……ワード線路 16……ビツト線路 17,28……厚い熱的酸化物 18……フイールド・プレート 20……溝 29……N+領域 36′……熱的フイールド酸化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート アール・ドアリング アメリカ合衆国テキサス州プラノ，モンテ イセロ サークル 2373 (72)発明者 グレゴリイ ジエイ・アームストロング アメリカ合衆国テキサス州ヒユーストン, クラブ クリーク 9803 (56)参考文献 特開 昭60−254768（ＪＰ，Ａ) 欧州特許出願公開66081（ＥＰ，Ａ) 欧州特許出願公開70426（ＥＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の１つの表面上にメモリ・セル
を作成する製造法であって、 ビット線路領域とコンデンサ領域を露出するためにパタ
ーンにつくられた酸化物マスクを前記表面上につくる段
階と、 前記ビット線路領域と前記コンデンサ領域の中の前記表
面の中へ不純物を注入する段階であって、それによって
強くドープされた領域がえられ、かつ、前記酸化物マス
クによって前記注入がマスク部分で妨げられる、前記注
入段階と、 前記表面の前記コンデンサ領域の一部分だけを露出する
ために前記表面をマスクする段階と、 その幅の寸法よりも大きな寸法の深さを有する溝をつく
るべき前記部分内の前記表面をエッチングする段階であ
って、前記強くドープされた領域のすぐ下の深さまでエ
ッチングする第１エッチング段階と、その後で行なわれ
る前記強くドープされた領域の中に挿入されかつ前記溝
を取り巻く熱的酸化物を成長させる段階と、その後でさ
らに行なわれる前記溝を完成した深さにするのになお残
っている部分をエッチングする第２エッチング段階とを
有する前記エッチング段階と、 熱的酸化物を成長させる段階であって、前記ビット線路
領域内と前記コンデンサ領域内との前記表面上に厚い熱
的酸化物を成長させ、そのさい前記不純物が前記熱的酸
化物の下に強くドープされた領域をつくり、前記溝の中
には前記強くドープされた領域の上の熱的酸化物の厚さ
よりもずっと小さな厚さの熱的酸化物を成長させる熱的
酸化物の前記成長段階と、 前記溝の中に広がっており絶縁体の被覆体によって前記
基板から絶縁された導電層を前記表面上につくる段階
と、 前記ビット線路領域と前記コンデンサ領域との間のチャ
ンネル領域内の前記導電層の中に穴をあける段階と、 前記表面上に導体を沈着し、かつ、前記導体をパターン
につくりそれにより前記表面内にあって前記ビット線路
領域に垂直であるワード線路の中でかつ前記穴の中にト
ランジスタ・ゲートを作る段階、とを有するメモリ・セ
ルの前記製造法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62737184A | 1984-07-03 | 1984-07-03 | |
| US627371 | 1996-04-04 | ||
| US627372 | 2003-07-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182465A JPS6182465A (ja) | 1986-04-26 |
| JPH0722184B2 true JPH0722184B2 (ja) | 1995-03-08 |
Family
ID=24514374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144892A Expired - Lifetime JPH0722184B2 (ja) | 1984-07-03 | 1985-07-03 | ダイナミック・メモリ・セルの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722184B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| JPWO2004061947A1 (ja) * | 2002-12-27 | 2006-05-18 | 富士通株式会社 | 半導体装置、ｄｒａｍ集積回路装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254768A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-07-03 JP JP60144892A patent/JPH0722184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182465A (ja) | 1986-04-26 |
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