JPS6182465A - ダイナミック・メモリ・セルの製造法 - Google Patents
ダイナミック・メモリ・セルの製造法Info
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- JPS6182465A JPS6182465A JP60144892A JP14489285A JPS6182465A JP S6182465 A JPS6182465 A JP S6182465A JP 60144892 A JP60144892 A JP 60144892A JP 14489285 A JP14489285 A JP 14489285A JP S6182465 A JPS6182465 A JP S6182465A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造に関するものである。
より詳細にいえば、本発明はＭＯＳ ＶＴ、＋Ｓ工形の
ダイナミック読み出し・書き込みメモリ・セルに関する
ものである。
ダイナミック読み出し・書き込みメモリ・セルに関する
ものである。
Ｗｈｉｔｅ、 ＭｃＡ４ａｍｓおよびＲＭｗｉｎｅ名の
米国特許第４．０８１，７０１号（ｉ ６ ｋ ＲＡＭ
）、またはＭｅム１６）ｘａｎｃＬｅｒ、 Ｗｈｉｔ
ｅおよびＲａｏ名の米国特許第４．２９５．９９５号（
６４ｋＲＡＭ ）に開示されている形の半導体ダイナミ
ックＲＡＭ装置は、いずれもＧ、 Ｒ６Ｍ、Ｒａ’ｏ名
の米国特許第４．０５５．４４４号ｔたは第４．３８８
．１２１号に開示されている形の工程によって製造され
る。これらの特許はいずれもテキサス・インストルーメ
ンツ社に譲渡されている。例えば、１メがピッ） ＤＲ
ＡＭのような、極めて高い集積度のＲＡＭを製造するの
に必要な程度にまで、ダイナミックＲＡＭセルの寸法を
小さくするために、コンデンサの寸法を小さくするいろ
いろな方法が提案されている。コンデンサの大きさは、
十分な量の電気量が蓄積されるためには、一定の大きさ
よりは小さくはできない。蓄積される電気量を十分な大
きさに保ったままコンデンサの領域を小さくする１つの
方法は、Ｒａｏ名で受付けられテキサス・インストルー
メンツ社に譲渡された米国特許第４．２４０，０９２号
に開示されているように、酸化物の厚さを薄くすること
である。
米国特許第４．０８１，７０１号（ｉ ６ ｋ ＲＡＭ
）、またはＭｅム１６）ｘａｎｃＬｅｒ、 Ｗｈｉｔ
ｅおよびＲａｏ名の米国特許第４．２９５．９９５号（
６４ｋＲＡＭ ）に開示されている形の半導体ダイナミ
ックＲＡＭ装置は、いずれもＧ、 Ｒ６Ｍ、Ｒａ’ｏ名
の米国特許第４．０５５．４４４号ｔたは第４．３８８
．１２１号に開示されている形の工程によって製造され
る。これらの特許はいずれもテキサス・インストルーメ
ンツ社に譲渡されている。例えば、１メがピッ） ＤＲ
ＡＭのような、極めて高い集積度のＲＡＭを製造するの
に必要な程度にまで、ダイナミックＲＡＭセルの寸法を
小さくするために、コンデンサの寸法を小さくするいろ
いろな方法が提案されている。コンデンサの大きさは、
十分な量の電気量が蓄積されるためには、一定の大きさ
よりは小さくはできない。蓄積される電気量を十分な大
きさに保ったままコンデンサの領域を小さくする１つの
方法は、Ｒａｏ名で受付けられテキサス・インストルー
メンツ社に譲渡された米国特許第４．２４０，０９２号
に開示されているように、酸化物の厚さを薄くすること
である。
この方法では、歩留りと信頼性の点から、酸化物の厚さ
は約１００文から２００１の範囲が限界でちる。単位面
積当りの静電容量を大きくするもう１つの方法は、エツ
チングによって、コンデンサの領域内に凹所または溝を
つくり、極板の面積を大きくする方法である。この方法
の例は、テキサス・インストルーメンツ社Ｋまた譲渡さ
れた米国特許第４．２２５．９４５号に開示されている
。
は約１００文から２００１の範囲が限界でちる。単位面
積当りの静電容量を大きくするもう１つの方法は、エツ
チングによって、コンデンサの領域内に凹所または溝を
つくり、極板の面積を大きくする方法である。この方法
の例は、テキサス・インストルーメンツ社Ｋまた譲渡さ
れた米国特許第４．２２５．９４５号に開示されている
。
本発明の主要な目的は、高集積度のダイナミックＲＡＭ
セルを製造するための改良された工程をうろことである
。もつと具体的にいえば、蓄積用コンデンサ領域の中に
エツチングによって溝をつくることにより、静電容量の
ための極板面積を大きくする改良された工程をうろこと
である。本発明のまた別の目的は、溝をエツチングによ
って作る工程のさい、保護膜の下部分を腐食することな
く溝形コンデンサを有するダイナミックＲＡＭセルを製
造する改良された製造法をうろことである。本発明のさ
らに別の目的は、溝形コンデンサの製造のさい、簡単で
かつ信頼性の高い工程をうろことである。
セルを製造するための改良された工程をうろことである
。もつと具体的にいえば、蓄積用コンデンサ領域の中に
エツチングによって溝をつくることにより、静電容量の
ための極板面積を大きくする改良された工程をうろこと
である。本発明のまた別の目的は、溝をエツチングによ
って作る工程のさい、保護膜の下部分を腐食することな
く溝形コンデンサを有するダイナミックＲＡＭセルを製
造する改良された製造法をうろことである。本発明のさ
らに別の目的は、溝形コンデンサの製造のさい、簡単で
かつ信頼性の高い工程をうろことである。
本発明の１つの実施例によれば、ダイナミック１トラン
ジスタ読み出し・書き込みメモリ・セルは、蓄積される
電気量を大きくするために、溝形のコンデンサを使用す
る。拡散でつくられたＮ＋−ット線路と同じＮ＋コンデ
ンサ領域のところのシリコン表面の中に、エツチングに
よって溝がつくられ、それから、このビット線路の上と
コンデンサ領域の上に、厚い酸化物を成長させる。ただ
し、溝の中には厚い酸化物は成長させない。溝の中のこ
の厚い酸化物の下の部分的にエツチングされた部分に酸
化物を再成長させ、その後で、溝を最終的な深さにする
エツチングが行なわれる。このことによりぐ保護膜の下
部分が腐食される効果は減少する。コンデンサの上側極
板は溝の中に延長されているポリシリコン層であり、ま
たシリコンバーの表面上のフィールドプレート隔離をつ
くる。不活性金属のワード線路が、ポリシリコン・フィ
ールド・プレートの中の穴のところに、アクセス・トラ
ンジスタのｒ−トをつくる。
ジスタ読み出し・書き込みメモリ・セルは、蓄積される
電気量を大きくするために、溝形のコンデンサを使用す
る。拡散でつくられたＮ＋−ット線路と同じＮ＋コンデ
ンサ領域のところのシリコン表面の中に、エツチングに
よって溝がつくられ、それから、このビット線路の上と
コンデンサ領域の上に、厚い酸化物を成長させる。ただ
し、溝の中には厚い酸化物は成長させない。溝の中のこ
の厚い酸化物の下の部分的にエツチングされた部分に酸
化物を再成長させ、その後で、溝を最終的な深さにする
エツチングが行なわれる。このことによりぐ保護膜の下
部分が腐食される効果は減少する。コンデンサの上側極
板は溝の中に延長されているポリシリコン層であり、ま
たシリコンバーの表面上のフィールドプレート隔離をつ
くる。不活性金属のワード線路が、ポリシリコン・フィ
ールド・プレートの中の穴のところに、アクセス・トラ
ンジスタのｒ−トをつくる。
本発明の新規な特徴は特許請求の範囲に記載されて、い
る。本発明自身、およびその他の特徴、利点は、添付図
面および以下の詳細な説明により最も良く理解されるで
あろう。
る。本発明自身、およびその他の特徴、利点は、添付図
面および以下の詳細な説明により最も良く理解されるで
あろう。
本発明に従って製造された１トランジスタダイナミツク
メモリ セルが第１図から第５図までの図面に示され
ている。このセルはＮチャンネルアクセス トランジス
タ１０と、シリコン基板１２内につくられた蓄積用コン
デンサ１１とを有する。トランジスタ１０は金属ゲート
１３を有している。このゲートは細長いス） ＩＪツブ
１４の一部分であり、そしてこのストリップはメモリ
アレイのだめの性腺路（すなわち、ワード線路）を構成
している。このトランジスタのドＶイン１５はワード線
路１４に垂直な細長いビット線路１６の一部分である。
メモリ セルが第１図から第５図までの図面に示され
ている。このセルはＮチャンネルアクセス トランジス
タ１０と、シリコン基板１２内につくられた蓄積用コン
デンサ１１とを有する。トランジスタ１０は金属ゲート
１３を有している。このゲートは細長いス） ＩＪツブ
１４の一部分であり、そしてこのストリップはメモリ
アレイのだめの性腺路（すなわち、ワード線路）を構成
している。このトランジスタのドＶイン１５はワード線
路１４に垂直な細長いビット線路１６の一部分である。
図示される基板部分は大きさが約３．８＋ｚＸ１０ｘ＋
ｚ（１５０ミルＸ４００ミル）ｆ１’）シリコン バー
の極く小さな部分である。このシリコン バーは、テキ
サス・インストルーメンツ社に譲渡された、ｐｏｔｅｅ
ｔおよびＯｈａｎｇ名の１９８４年６月出願の係属中特
許出願番号第 号に全体的に開示されているよ
うに、これらのセルを２２０個、すなわち、１，０４８
．５７６個有する。
ｚ（１５０ミルＸ４００ミル）ｆ１’）シリコン バー
の極く小さな部分である。このシリコン バーは、テキ
サス・インストルーメンツ社に譲渡された、ｐｏｔｅｅ
ｔおよびＯｈａｎｇ名の１９８４年６月出願の係属中特
許出願番号第 号に全体的に開示されているよ
うに、これらのセルを２２０個、すなわち、１，０４８
．５７６個有する。
ビット線路１６は厚い熱的頗化物層１７の下に埋め込ま
れている。したがって、金属ワード線路はこのビット線
路の上を直接に通ることができる。
れている。したがって、金属ワード線路はこのビット線
路の上を直接に通ることができる。
面に漬っての横方向の隔離はフィールド プレート１８
によってえられる。このフィールド プレートはこの実
施例ではポリシリコンで構成され、そして電気的には基
板電圧Ｖｓａに接続される。フィールド プレート１８
内の穴１９はトランジスタ１０のゲート１３の領域を定
める。
によってえられる。このフィールド プレートはこの実
施例ではポリシリコンで構成され、そして電気的には基
板電圧Ｖｓａに接続される。フィールド プレート１８
内の穴１９はトランジスタ１０のゲート１３の領域を定
める。
本発明によシ、コンデンサ１１は溝２０を有する。この
４２０は、Ｆ［Ｋ （Ｒｅａｃｔｉｖｅ工ｏｎ Ｅｔｃ
ｈ反応性イオンエツチング）のよう全異方的エツチング
技術によって、シリコンの中にエツチングであけられた
穴である。溝２０の幅は約１ミクロン、深さ約６ミクロ
ンである。薄いシリコン斌化物層２１はこのコン２ンサ
ーの誘電体である。薄いシリコン酸化物２２はトランジ
スタのゲートの絶縁体である。より厚い酸化物被覆層２
３と窒化シリコン層２４はフィールド プレート１８の
下の絶縁体になる。アースされたフィールＰ プレート
１８は、金属ワード線路からポリシリコン１６を絶縁す
ると共に、また金属線路１４に対する平ら。
４２０は、Ｆ［Ｋ （Ｒｅａｃｔｉｖｅ工ｏｎ Ｅｔｃ
ｈ反応性イオンエツチング）のよう全異方的エツチング
技術によって、シリコンの中にエツチングであけられた
穴である。溝２０の幅は約１ミクロン、深さ約６ミクロ
ンである。薄いシリコン斌化物層２１はこのコン２ンサ
ーの誘電体である。薄いシリコン酸化物２２はトランジ
スタのゲートの絶縁体である。より厚い酸化物被覆層２
３と窒化シリコン層２４はフィールド プレート１８の
下の絶縁体になる。アースされたフィールＰ プレート
１８は、金属ワード線路からポリシリコン１６を絶縁す
ると共に、また金属線路１４に対する平ら。
な表面を供与する。−
溝２０とコンデンサ１１はフィールド酸化物２８の正方
形の領域内にりくらｎる。、フィールド酸化物２８はそ
の下に戸領域２９を有、する。これは、酸化物１７とビ
ット線路１６の場合と同様でろる。このＮ＋領域２９は
アクセス トランジスタ１０のソースと、して働き、そ
してドレイン１５からこのトランジスタのチャンネル長
だけ離れている。
形の領域内にりくらｎる。、フィールド酸化物２８はそ
の下に戸領域２９を有、する。これは、酸化物１７とビ
ット線路１６の場合と同様でろる。このＮ＋領域２９は
アクセス トランジスタ１０のソースと、して働き、そ
してドレイン１５からこのトランジスタのチャンネル長
だけ離れている。
第１図から第５図までの図面に示されたセルの製造方法
は、第６図から第９図までの図面において説明されるで
あろう。シリコンの薄板は、その表面上に成長された厚
さ約１００ＯＡの熱的シリコン酸化物２３０層を有する
。それから、この酸化物の上に、窒化シリコンの層２４
が沈着される。
は、第６図から第９図までの図面において説明されるで
あろう。シリコンの薄板は、その表面上に成長された厚
さ約１００ＯＡの熱的シリコン酸化物２３０層を有する
。それから、この酸化物の上に、窒化シリコンの層２４
が沈着される。
この酸化物・窒化物のサンドイッチ構造はフォトリソグ
ラフィック段階によってパターンにつくられ、ビット線
路１６のための露出した領域３０と、コンデンサがつく
られるべき領域３１が作成される。イオン注入により、
Ｎ＋領域３２および３３がつくられる。これらは、後で
、Ｃビット線路１６とＮ＋領域２９をつくるであろう。
ラフィック段階によってパターンにつくられ、ビット線
路１６のための露出した領域３０と、コンデンサがつく
られるべき領域３１が作成される。イオン注入により、
Ｎ＋領域３２および３３がつくられる。これらは、後で
、Ｃビット線路１６とＮ＋領域２９をつくるであろう。
第７図に示されているように、溝をつくるために、エツ
チング用マスク３４が沈着される。このエツチング用マ
スクは厚さ約８００．［］へのシリコン酸化物であって
、このシリコン酸化物は低圧化学的蒸気沈着法によって
つくられる。もしフォトレジストに対しシリコンの選択
的エツチングが十分に高度であるならば、フォトレジス
トを用いることもできる。溝２０を定めるために、フォ
トリングラフィにより、層３４の中に穴３５がつくられ
る。Ｒ工Ｅのような異方的エツチングを用いて、コンデ
ンサ領域内に、溝２０が深さ約６ミクロンまで掘られる
。実際、には、用いられたエツチング工程に依存して、
溝の底は上部と同じ幅ではなく、底の方が少し狭い。し
たがって、この溝は完全４長方形ではなく、多少、円錐
形になっている。
チング用マスク３４が沈着される。このエツチング用マ
スクは厚さ約８００．［］へのシリコン酸化物であって
、このシリコン酸化物は低圧化学的蒸気沈着法によって
つくられる。もしフォトレジストに対しシリコンの選択
的エツチングが十分に高度であるならば、フォトレジス
トを用いることもできる。溝２０を定めるために、フォ
トリングラフィにより、層３４の中に穴３５がつくられ
る。Ｒ工Ｅのような異方的エツチングを用いて、コンデ
ンサ領域内に、溝２０が深さ約６ミクロンまで掘られる
。実際、には、用いられたエツチング工程に依存して、
溝の底は上部と同じ幅ではなく、底の方が少し狭い。し
たがって、この溝は完全４長方形ではなく、多少、円錐
形になっている。
本発明では、この溝エツチングは２段階工程である。第
７ａ図の拡大図に示されているように、最初のエツチン
グは浅く行なわれる。このエツチングでは穴の中のシリ
コンが除去されるが、また、マスク３４の下の領域３３
もエツチングされて、穴を取り巻く領域３６のところが
少し除去される。
７ａ図の拡大図に示されているように、最初のエツチン
グは浅く行なわれる。このエツチングでは穴の中のシリ
コンが除去されるが、また、マスク３４の下の領域３３
もエツチングされて、穴を取り巻く領域３６のところが
少し除去される。
次に、蒸気中で熱的酸化が実行され、領域３６の中に酸
化物３６ａが成長によってつくられる。第７ｂ図に示さ
几ているように、この溝の中に酸化物３Ｔがまた成長す
るが、これはシリコンのドーピング量のために非常に薄
い。浅い溝の中のこの酸化物は掘り下げエツチングによ
って除去される。
化物３６ａが成長によってつくられる。第７ｂ図に示さ
几ているように、この溝の中に酸化物３Ｔがまた成長す
るが、これはシリコンのドーピング量のために非常に薄
い。浅い溝の中のこの酸化物は掘り下げエツチングによ
って除去される。
領域３６内の酸化物３６＆はマスク３４の下部がこれ以
上エツチングされることを防止するエツチング防止材料
として働き、このために、エツチングによシ溝を所定の
深さまで掘る工程を進めることができる。第１図、第２
図および第４図のリング３６′のように完成した時の構
造体において、領域３６が進行する範囲は極めてわずか
である。
上エツチングされることを防止するエツチング防止材料
として働き、このために、エツチングによシ溝を所定の
深さまで掘る工程を進めることができる。第１図、第２
図および第４図のリング３６′のように完成した時の構
造体において、領域３６が進行する範囲は極めてわずか
である。
Ｈｌのような従来の酸化物エツチング剤を用いることに
より、この溝マスク３４が除去される。
より、この溝マスク３４が除去される。
このエツチング剤によるエツチングは窒化物２４のとこ
ろで停止するであろう。第８図に示されているように、
次に１酸化物１Ｔおよび２８をｒ領域３２および３３の
上に成長させる。この酸化物は、溝２０の中の極くわず
かにＶ−プされたシリコンの上よりもＨ＋シリコンの上
では、何倍も速く成長する。したがって、酸化物１７お
よび２８の厚さは約４０００ムであるが、溝の中では約
２００ムの厚さしかない。この薄い酸化物が溝の中に成
″長し、そして除去される。その後で、酸化物２１とし
て再び成長させる。第９図に示されているように、ポリ
シリコンの層が等方的工程により沈着される。したがっ
て、このポリシリコンの層は、溝の側壁とこの薄板の表
面を、約２５０ＯＡのほぼ同じ厚さで被覆する。次に、
酸化物層２６がこの薄板の表面全体にわたって沈着され
、この表面が平坦化し、また溝２０が埋められる。この
酸化物２６は、また、ワード線路を表面から隔離するで
あろう。このポリシリコン・酸化物の積層体がフォトレ
ジストを用いてパターンにつくられ、フィール１？！レ
ート１８とコンデンサ プレート２５がつくられる。す
なわち、穴１９がトランジスタ１０のためにあけられる
。
ろで停止するであろう。第８図に示されているように、
次に１酸化物１Ｔおよび２８をｒ領域３２および３３の
上に成長させる。この酸化物は、溝２０の中の極くわず
かにＶ−プされたシリコンの上よりもＨ＋シリコンの上
では、何倍も速く成長する。したがって、酸化物１７お
よび２８の厚さは約４０００ムであるが、溝の中では約
２００ムの厚さしかない。この薄い酸化物が溝の中に成
″長し、そして除去される。その後で、酸化物２１とし
て再び成長させる。第９図に示されているように、ポリ
シリコンの層が等方的工程により沈着される。したがっ
て、このポリシリコンの層は、溝の側壁とこの薄板の表
面を、約２５０ＯＡのほぼ同じ厚さで被覆する。次に、
酸化物層２６がこの薄板の表面全体にわたって沈着され
、この表面が平坦化し、また溝２０が埋められる。この
酸化物２６は、また、ワード線路を表面から隔離するで
あろう。このポリシリコン・酸化物の積層体がフォトレ
ジストを用いてパターンにつくられ、フィール１？！レ
ート１８とコンデンサ プレート２５がつくられる。す
なわち、穴１９がトランジスタ１０のためにあけられる
。
第１図から第４図までの図面に再び戻ると、ゲート領域
の酸化物が除去され、そして酸化物２２が成長により再
びつくられる。この時点において、穴１９０周縁付近の
ポリシリコンの露出した端部の上に、熱的酸化物が成長
される。それから、ワード線路がつくられる。このワー
ド線路の作成は、この薄板の表面全体にモリブデンの層
を沈着することにより、セしてそ几をフォトリングラフ
ィによってパターンに作ることによって行なわれるが、
その際、ゲート１３とワード線路１４とがつくられる。
の酸化物が除去され、そして酸化物２２が成長により再
びつくられる。この時点において、穴１９０周縁付近の
ポリシリコンの露出した端部の上に、熱的酸化物が成長
される。それから、ワード線路がつくられる。このワー
ド線路の作成は、この薄板の表面全体にモリブデンの層
を沈着することにより、セしてそ几をフォトリングラフ
ィによってパターンに作ることによって行なわれるが、
その際、ゲート１３とワード線路１４とがつくられる。
この上表面上に保護用被覆層（図示されていない）がつ
くられ、そしてそれから、この被覆層がパターンにつく
られて、接合用パラＶを露出させる。その後、この薄板
が検査され、そして個個のバーに切断される。これらの
バーは半導体パッケージの中に取り付けられる。
くられ、そしてそれから、この被覆層がパターンにつく
られて、接合用パラＶを露出させる。その後、この薄板
が検査され、そして個個のバーに切断される。これらの
バーは半導体パッケージの中に取り付けられる。
本発明は例示された実施例に基づいて説明されたけれど
も、この説明はそれに限定されることを意味するもので
はない。本明細書に基づけば、当業者にとっては、例示
された実施例にいろいろな変更を行なうこと、および他
の実施例の可能であることは明らかであろう。したがっ
て、このような変更実施例やその他の実施例は特許請求
の範囲内に入るものである。
も、この説明はそれに限定されることを意味するもので
はない。本明細書に基づけば、当業者にとっては、例示
された実施例にいろいろな変更を行なうこと、および他
の実施例の可能であることは明らかであろう。したがっ
て、このような変更実施例やその他の実施例は特許請求
の範囲内に入るものである。
本発明により、半導体基板上で占有する面積が極めて小
さいけれども十分な大きさの静電容量をもったコンデン
サを、歩留りよくかつ高い信頼性をもって製造すること
ができる。このことにより、基板上に極めて小形のダイ
ナミック・メモリ・セルをうろことができ、したがって
極めて大きな集積度をうろことができる。
さいけれども十分な大きさの静電容量をもったコンデン
サを、歩留りよくかつ高い信頼性をもって製造すること
ができる。このことにより、基板上に極めて小形のダイ
ナミック・メモリ・セルをうろことができ、したがって
極めて大きな集積度をうろことができる。
第１図は、本発明によるメモリ・セルを有する、半導体
ダイナミック読み出し・書き込みメモリの中のメモリ・
セル アレイの極く一部分を拡大した平面図、 第２図は第１図の線２−２に沿ってとられた第１図のセ
ルの横断面図、 第６図は第１図の線６−６に沿ってとられた第１図のセ
ルの横断面図、 第４図は第１図の線４−４に溢ってとられた第１図のセ
ルの横断面図、 第５図は第１図から第４図までの図面のメモリ・セルの
概要電気回路図、 第６図から第９図までの図面は、製造の逐次の段階乞示
した、第２図に対応した第１図のセルの横断面図。 〔符号の説明〕 １０ アクセス・トランジスタ １１ コンデンサ １３ 金属ゲート １４ ワード線路 １６ ビット線路 ＩＴ、２Ｂ 厚い熱的酸化物 １８ フィールド・プレート ２０溝 ２９ １１＋領域
ダイナミック読み出し・書き込みメモリの中のメモリ・
セル アレイの極く一部分を拡大した平面図、 第２図は第１図の線２−２に沿ってとられた第１図のセ
ルの横断面図、 第６図は第１図の線６−６に沿ってとられた第１図のセ
ルの横断面図、 第４図は第１図の線４−４に溢ってとられた第１図のセ
ルの横断面図、 第５図は第１図から第４図までの図面のメモリ・セルの
概要電気回路図、 第６図から第９図までの図面は、製造の逐次の段階乞示
した、第２図に対応した第１図のセルの横断面図。 〔符号の説明〕 １０ アクセス・トランジスタ １１ コンデンサ １３ 金属ゲート １４ ワード線路 １６ ビット線路 ＩＴ、２Ｂ 厚い熱的酸化物 １８ フィールド・プレート ２０溝 ２９ １１＋領域
Claims (21)
- （１）半導体基板の１つの表面内につくられたダイナミ
ック・メモリ・セルであつて、 前記チャンネル領域のところにソース・ドレイン路を有
し、かつ、前記チャンネル領域の上に前記チャンネル領
域から薄いゲート酸化物によつて隔てられた金属ゲート
とを有すアクセス・トランジスタと、 前記表面の細長いＮ＾＋領域を有し、かつ、前記トラン
ジスタのドレインが前記Ｎ＾＋領域の端部にあるビット
線路と、 前記表面上において前記ビット線路と垂直な方向に存在
し、かつ、前記金属ゲートをその一部分として有する金
属ワード線路と、 前記ビット線路の前記Ｎ＾＋領域が前記ビット線路の上
にある厚い熱的フィールド酸化物によつて前記ワード線
路から隔離されていることと、前記表面内にあり、前記
表面の内部へエッチングによつてつくられた溝と、前記
溝の周縁にあるＮ＾＋領域と、前記Ｎ＾＋領域の上にあ
る厚い熱的フィールド酸化物とを有するコンデンサ領域
と、前記溝を取り巻き、かつ、前記溝を取り囲む前記Ｎ
＾＋領域の中に挿入された熱的フィールド酸化物の領域
と、 前記コンデンサ領域と、前記ビット線路と、前記トラン
ジスタの前記チャンネル領域以外のすべての領域との上
の前記表面を被覆し、かつ、前記溝の中にまで延長され
そして前記溝の中では薄い酸化物によつてシリコンから
絶縁され前記コンデンサの上側プレートになる導電層を
有するフィールド・プレートと、 を有する前記ダイナミック・メモリ・セル。 - （２）特許請求の範囲第１項において、前記フィールド
・プレートが前記コンデンサ領域と前記ビット線路とを
除いた領域において酸化物層と窒化物層とによつて前記
表面から隔離されたメモリ・セル。 - （３）特許請求の範囲第１項において、前記コンデンサ
領域が前記ドレイン領域とは前記チャンネル領域だけ前
記表面に沿つて横方向に隔てられており、かつ、前記コ
ンデンサ領域内の前記Ｎ＾＋領域が前記トランジスタの
ソースを構成するメモリ・セル。 - （４）特許請求の範囲第１項において、前記ビット線路
の上の前記フィールド酸化物の厚さが前記コンデンサ領
域の中の前記フィールド酸化物の厚さとほぼ同じである
メモリ・セル。 - （５）特許請求の範囲第１項において、前記フィールド
・プレートの上の絶縁体の被覆物が前記溝を満たすこと
によつて前記金属ワード線路に対する高名の表面がえら
れているメモリ・セル。 - （６）特許請求の範囲第１項において、前記溝の幅が約
１ミクロンより大きくなく、かつ、前記溝の深さが前記
幅の少なくとも約２倍であるメモリ・セル。 - （７）特許請求の範囲第１項において、前記基板がＰ形
シリコンであり、かつ、前記金属ワード線路がモリブデ
ンであり、かつ前記導電層がポリシリコンであるメモリ
・セル。 - （８）半導体基板の１つの表面上にメモリ・セルを作成
する製造法であつて、 ビット線路領域とコンデンサ領域を露出するためにパタ
ーンにつくられた酸化物マスクを前記表面上につくる段
階と、 前記ビット線路領域と前記コンデンサ領域の中の前記表
面の中へ不純物を注入する段階であつて、それによつて
強くドープされた領域がえられ、かつ、前記酸化物マス
クによつて前記注入がマスク部分で妨げられる、前記注
入段階と、 前記表面の前記コンデンサ領域の一部分だけを露出する
ために前記表面をマスクする段階と、その幅の寸法より
も大きな寸法の深さを有する溝をつくるべき前記部分内
の前記表面をエッチングする段階であつて、前記強くド
ープされた領域のすぐ下の深さまでエッチングする第１
エッチング段階と、その後で行なわれる前記強くドープ
された領域の中に挿入されかつ前記溝を取り巻く熱的酸
化物を成長させる段階と、その後でさらに行なわれる前
記溝を完成した深さにするのになお残つている部分をエ
ッチングする第２エッチング段階とを有する前記エッチ
ング段階と、 熱的酸化物を成長させる段階であつて、前記ビット線路
領域内と前記コンデンサ領域内との前記表面上に厚い熱
的酸化物を成長させ、そのさい前記不純物が前記熱的酸
化物の下に強くドープされた領域をつくり、前記溝の中
には前記強くドープされた領域の上の熱的酸化物の厚さ
よりもずつと小さな厚さの熱的酸化物を成長させる熱的
酸化物の前記成長段階と、 前記溝の中に広がつており絶縁体の被覆体によつて前記
基板から絶縁された導電層を前記表面上につくる段階と
、 前記ビット線路と前記コンデンサ領域との間のチャンネ
ル領域内の前記導電層の中に穴をあける段階と、 前記表面上に導体を沈着し、かつ、前記導体をパターン
につくりそれにより前記表面内にあつて前記ビット線路
に垂直であるワード線路の中でかつ前記穴の中にトラン
ジスタ・ゲートを作る段階、とを有するメモリ・セルの
前記製造法。 - （９）特許請求の範囲第８項において、前記基板がシリ
コンであることと、前記導電層が多結晶シリコンである
ことと、前記導体がモリブデンであることと、前記不純
物がＮ形であることとを特徴とする製造法。 - （１０）特許請求の範囲第８項において、前記酸化物マ
スクが窒化シリコンであり、かつ、前記ビット線路領域
と前記コンデンサ領域と前記チャンネル領域との以外の
前記導層の下の前記表面上の所定の位置に前記窒化シリ
コンが作られる製造法。 - （１１）特許請求の範囲第８項において、熱的酸化物を
成長させる前記段階の後、前記酸化物マスクを前記チャ
ンネル領域からだけ除去し、かつ、前記酸化物マスクを
前記導電層の下には残しておく段階を有する製造法。 - （１２）特許請求の範囲第８項において、導電層をつく
る前記段階の後、前記溝を絶縁体の材料で満たす段階を
有する製造法。 - （１３）特許請求の範囲第８項において、前記基板がＰ
形シリコンであることと、前記導体が金属であることと
、前記不純物がＮ形であることとを特徴とし、かつ、熱
的酸化物を成長させる前記段階の後、前記酸化物マスク
を前記チャンネル領域からだけ除去する段階を有する製
造法。 - （１４）特許請求の範囲第１３項において、前記酸化物
マスクが窒化シリコンであり、かつ、前記ビット線路領
域と前記コンデンサ領域と前記チャンネル領域と以外の
前記導電層の下の前記表面内の所定の位置に前記窒化シ
リコンが残される製造法。 - （１５）半導体基板の１つの表面上にメモリ・セルを作
成する製造法であつて、 ビット線路領域とコンデンサ領域を露出するためにパタ
ーンにつくられた酸化物マスクを前記表面上につくる段
階と、 前記ビット線路領域と前記コンデンサ領域の中の前記表
面の中へ不純物を注入する段階であつて、それによつて
強くドープされた領域がえられ、かつ、前記酸化物マス
クによつて前記注入がマスク部分で妨げられる、前記注
入段階と、 前記表面の前記コンデンサ領域の一部分だけを露出する
ために前記表面をマスクし、かつ、その幅の寸法よりも
大きな寸法の深さを有する溝をつくるべき前記部分内の
前記表面をエッチングする段階と、 前記酸化物を成長させる段階であつて、前記ビット線路
領域内と前記コンデンサ領域内との前記表面上に厚い熱
的酸化物を成長させ、そのさい前記不純物が前記熱的酸
化物の下に強くドープされた領域をつくり、前記溝の中
には前記強くドープされた領域の上の熱的酸化物の厚さ
よりもずつと小さな厚さの熱的酸化物を成長させる熱的
酸化物の前記成長段階と、 前記溝の中に広がつており絶縁体の被覆体によつて前記
基板から絶縁された導電層を前記表面上につくる段階と
、 前記ビット線路と前記コンデンサ領域との間のチャンネ
ル領域内の前記導電層の中に穴をあける段階と、 前記表面上に導体を沈着し、かつ、前記導体をパターン
につくりそれにより前記表面内にあつて前記ビット線路
に垂直であるワード線路の中でかつ前記穴の中にトラン
ジスタ・ゲートを作る段階、とを有するメモリ・セルの
前記製造法。 - （１６）特許請求の範囲第１５項において、前記基板が
シリコンであることと、前記導電層が多結晶シリコンで
あることと、前記導体がモリブデンであることと、前記
不純物がＮ形であることとを特徴とする製造法。 - （１７）特許請求の範囲第１５項において、前記酸化物
マスクが窒化シリコンであり、かつ、前記ビット線路領
域と前記コンデンサ領域と前記チャンネル領域との以外
の前記導電層の下の前記表面上の所定の位置に前記窒化
シリコンが作られる製造法。 - （１８）特許請求の範囲第１５項において、熱的酸化物
を成長させる前記段階の後、前記酸化物マスクを前記チ
ャンネル領域からだけ除去し、かつ、前記酸化物マスク
を前記導電層の下に残しておく段階を有する製造法。 - （１９）特許請求の範囲第１５項において、導電層をつ
くる前記段階の後、前記溝を絶縁体の材料で満たす段階
を有する製造法。 - （２０）特許請求の範囲第１５項において、前記基板が
Ｐ形であることと、前記導体が金属であることと、前記
不純物がＮ形であることとを特徴とし、かつ、熱的酸化
物を成長させる前記段階の後、前記酸化物マスクを前記
チャンネル領域からだけ除去する段階を有する製造法。 - （２１）特許請求の範囲第２０項において、前記酸化物
マスクが窒化シリコンであり、かつ、前記ビット線路領
域と前記コンデンサ領域と前記チャンネル領域と以外の
前記導電層の下の前記表面内の所定の位置に前記窒化シ
リコンが残される製造法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62737184A | 1984-07-03 | 1984-07-03 | |
| US627371 | 1996-04-04 | ||
| US627372 | 2003-07-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182465A true JPS6182465A (ja) | 1986-04-26 |
| JPH0722184B2 JPH0722184B2 (ja) | 1995-03-08 |
Family
ID=24514374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144892A Expired - Lifetime JPH0722184B2 (ja) | 1984-07-03 | 1985-07-03 | ダイナミック・メモリ・セルの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722184B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122162A (ja) * | 1986-10-31 | 1988-05-26 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | メモリ・アレイ |
| JP2009200508A (ja) * | 2002-12-27 | 2009-09-03 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254768A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-07-03 JP JP60144892A patent/JPH0722184B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254768A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122162A (ja) * | 1986-10-31 | 1988-05-26 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | メモリ・アレイ |
| JP2009200508A (ja) * | 2002-12-27 | 2009-09-03 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722184B2 (ja) | 1995-03-08 |
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