JPH0722189B2 - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPH0722189B2 JPH0722189B2 JP60169886A JP16988685A JPH0722189B2 JP H0722189 B2 JPH0722189 B2 JP H0722189B2 JP 60169886 A JP60169886 A JP 60169886A JP 16988685 A JP16988685 A JP 16988685A JP H0722189 B2 JPH0722189 B2 JP H0722189B2
- Authority
- JP
- Japan
- Prior art keywords
- signal wiring
- wiring
- multilayer
- wiring board
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超高性能コンピユータのLSIチツプを実装す
るために用いて好適な多層配線基板に関するものであ
る。
るために用いて好適な多層配線基板に関するものであ
る。
従来より、この種の多層配線基板の１例として、アイ・
ビー・エム ジヤーナル オブ リサーチ アンド デ
ベロプメント「IBM Journal of Reserch and Developme
nt,Vol26,No.3,May 1982,286ページ〜296ページ，“The
Thin−Film Module as a High−Performance Semicond
uctor Package",293ページ，第10図（Figure 10）」で
紹介されているようなものがある。
ビー・エム ジヤーナル オブ リサーチ アンド デ
ベロプメント「IBM Journal of Reserch and Developme
nt,Vol26,No.3,May 1982,286ページ〜296ページ，“The
Thin−Film Module as a High−Performance Semicond
uctor Package",293ページ，第10図（Figure 10）」で
紹介されているようなものがある。
この多層配線基板は、同論文の293ページ左段におい
て、「Iutegrated Capacitor Stractures（容量集積化
構造）」と題した項目の最初の行から「第10図に示す
（配線基板の）構造は薄膜配線とVLSIチツプのために用
意された多層セラミツク基板である。」と記述している
如く、また、同ページの右段の第10図の説明において
「平面上に敷かれた電源層間に形成された集積化デカプ
リング容量をもつ基板の断面図」と示している如く、内
部に電源配線層をもつ多層セラミツク基板と、その上に
形成された薄膜信号配線層とから成り立つ構造のもので
ある。このような多層配線基板は、一般的に高速度動作
を必要とする超高速コンピユータなどにマルチチツプパ
ツケージ、すなわち、配線基板の上に多数個のLSIチツ
プを高密度に搭載できるパツケージの配線基板として、
下記のような理由で最適である。
て、「Iutegrated Capacitor Stractures（容量集積化
構造）」と題した項目の最初の行から「第10図に示す
（配線基板の）構造は薄膜配線とVLSIチツプのために用
意された多層セラミツク基板である。」と記述している
如く、また、同ページの右段の第10図の説明において
「平面上に敷かれた電源層間に形成された集積化デカプ
リング容量をもつ基板の断面図」と示している如く、内
部に電源配線層をもつ多層セラミツク基板と、その上に
形成された薄膜信号配線層とから成り立つ構造のもので
ある。このような多層配線基板は、一般的に高速度動作
を必要とする超高速コンピユータなどにマルチチツプパ
ツケージ、すなわち、配線基板の上に多数個のLSIチツ
プを高密度に搭載できるパツケージの配線基板として、
下記のような理由で最適である。
すなわち、一般に超高速コンピユータでは、上述のよう
なマルチチツプパツケージを多数個必要とし、しかも、
それぞれのマルチチツプパツケージは機能が全く異なる
場合が多い。つまり、個々の機能を持つマルチチツプパ
ツケージの組み合わせにより、１つの超高速コンピユー
タが構成されている。しかるに、多層配線基板の配線
も、それぞれ全く異なつたものを形成する必要がある。
しかし、他の観点、すなわち多層配線基板を製造する観
点からみると、同じ配線はなるべく、共通化することに
より、多層配線基板の製造工程を少しでも単純化するこ
とが工業的に好ましいことは明らかである。このような
意味から、共通配線、すなわち電源配線をセラミツク基
板内に集約化することにより、製造工程を単純化できる
構造がとれる点で有利である。
なマルチチツプパツケージを多数個必要とし、しかも、
それぞれのマルチチツプパツケージは機能が全く異なる
場合が多い。つまり、個々の機能を持つマルチチツプパ
ツケージの組み合わせにより、１つの超高速コンピユー
タが構成されている。しかるに、多層配線基板の配線
も、それぞれ全く異なつたものを形成する必要がある。
しかし、他の観点、すなわち多層配線基板を製造する観
点からみると、同じ配線はなるべく、共通化することに
より、多層配線基板の製造工程を少しでも単純化するこ
とが工業的に好ましいことは明らかである。このような
意味から、共通配線、すなわち電源配線をセラミツク基
板内に集約化することにより、製造工程を単純化できる
構造がとれる点で有利である。
つまり、多層配線基板の品種に関係なく、電源配線の集
約化された多層セラミツク基板を大量生産し、この多層
セラミツク基板の上に個別に薄膜信号配線層を形成する
ことにより、多品種の多層配線基板を作り上げることが
できる。このような製造方法により完成された多層配線
基板の各々は、個別な機能を有するものであつても、そ
の製造工程においては、共通化できる部分が集約化され
ており、大幅に製造性を向上し、低価格化をはかること
ができている。
約化された多層セラミツク基板を大量生産し、この多層
セラミツク基板の上に個別に薄膜信号配線層を形成する
ことにより、多品種の多層配線基板を作り上げることが
できる。このような製造方法により完成された多層配線
基板の各々は、個別な機能を有するものであつても、そ
の製造工程においては、共通化できる部分が集約化され
ており、大幅に製造性を向上し、低価格化をはかること
ができている。
しかしながら、従来のこのような多層配線基板による
と、薄膜信号配線の歩留まりに問題があり、この歩留ま
りの問題がコストアツプの要因となつていた。
と、薄膜信号配線の歩留まりに問題があり、この歩留ま
りの問題がコストアツプの要因となつていた。
すなわち、薄膜信号配線層を形成するときは、品種対応
で、異なつたマスクを使用しなければならず、マスクの
準備や製造時のマスク取り扱いの複雑さをのがれるため
に、薄膜信号配線層の層数はできるだけ少ないことが好
ましい。通常、このような理由から、薄膜信号配線層の
層数は最少の２層構成が選ばれている。しかるに、多層
配線基板上に搭載する多数個のLSIチツプ間を接続する
信号配線等を充分に提供しようとすると、前記２層の薄
膜信号配線層には、高密度化のために微細な配線が必要
である。薄膜による配線形成は微細化には適していると
は言え、微細な配線を施すほど歩留りが悪くなるという
問題がある。この歩留りの問題がコストアツプの要因と
なるものであり、コストを低減させるための手段として
歩留りの向上を考えるならば、その微細化は必要最小限
に留めておくことが好ましい。
で、異なつたマスクを使用しなければならず、マスクの
準備や製造時のマスク取り扱いの複雑さをのがれるため
に、薄膜信号配線層の層数はできるだけ少ないことが好
ましい。通常、このような理由から、薄膜信号配線層の
層数は最少の２層構成が選ばれている。しかるに、多層
配線基板上に搭載する多数個のLSIチツプ間を接続する
信号配線等を充分に提供しようとすると、前記２層の薄
膜信号配線層には、高密度化のために微細な配線が必要
である。薄膜による配線形成は微細化には適していると
は言え、微細な配線を施すほど歩留りが悪くなるという
問題がある。この歩留りの問題がコストアツプの要因と
なるものであり、コストを低減させるための手段として
歩留りの向上を考えるならば、その微細化は必要最小限
に留めておくことが好ましい。
本発明は、このような問題点に鑑みてなされたもので、
上述した多層配線基板において、多層セラミック基板中
に共通信号配線を設け、この共通信号配線をクロック信
号配線としたものである。
上述した多層配線基板において、多層セラミック基板中
に共通信号配線を設け、この共通信号配線をクロック信
号配線としたものである。
したがって、この発明の多層配線基板によれば、薄膜信
号配線層に含まれるべきクロック信号配線を多層セラミ
ック基板に移設して、薄膜信号配線層内の信号配線密度
を減少させることができる。
号配線層に含まれるべきクロック信号配線を多層セラミ
ック基板に移設して、薄膜信号配線層内の信号配線密度
を減少させることができる。
以下、本発明に係る多層配線基板を詳細に説明する。図
は、この多層配線基板の一実施例を示す側断面図であ
る。同図において、１は多層セラミツク基板、２はこの
セラミツク基板１内に形成された電源配線層、３はこの
セラミツク基板１の上面に形成された薄膜信号配線層、
４は共通信号配線、５は入出力ピン、６はスルーホール
配線、８は薄膜信号配線層３上に複数個搭載されたLSI
チップであり、これらの構成要素により多層配線基板７
が構成されている。
は、この多層配線基板の一実施例を示す側断面図であ
る。同図において、１は多層セラミツク基板、２はこの
セラミツク基板１内に形成された電源配線層、３はこの
セラミツク基板１の上面に形成された薄膜信号配線層、
４は共通信号配線、５は入出力ピン、６はスルーホール
配線、８は薄膜信号配線層３上に複数個搭載されたLSI
チップであり、これらの構成要素により多層配線基板７
が構成されている。
スルーホール配線６は、入出力ピン５から供給される電
源を電源配線層２に伝え、さらにLSIチツプ８に供給す
るための導体経路であると共に、薄膜信号配線層３を通
じてLSIチツプ８に信号を伝達する導体経路でもある。
電源配線層２は、複数個のLSIチツプ８に均一に電源を
供給することができるように設けられている。薄膜信号
配線層３は、搭載された複数個のLSIチツプ８間の信号
線の接続およびLISチツプ８と入出力ピン５との信号お
よび電源接続のために設けられており、予め製造された
多層セラミツク基板１の上面に後工程で形成することに
より得られている。この薄膜信号配線層３は、多層配線
基板の品種に応じて異なることは前述した通りである。
源を電源配線層２に伝え、さらにLSIチツプ８に供給す
るための導体経路であると共に、薄膜信号配線層３を通
じてLSIチツプ８に信号を伝達する導体経路でもある。
電源配線層２は、複数個のLSIチツプ８に均一に電源を
供給することができるように設けられている。薄膜信号
配線層３は、搭載された複数個のLSIチツプ８間の信号
線の接続およびLISチツプ８と入出力ピン５との信号お
よび電源接続のために設けられており、予め製造された
多層セラミツク基板１の上面に後工程で形成することに
より得られている。この薄膜信号配線層３は、多層配線
基板の品種に応じて異なることは前述した通りである。
一方、共通信号配線４は、薄膜信号配線層３に包含され
るべき信号配線の内、各品種にわたつて共通化すること
の可能な信号配線を分離し、多層セラミツク基板１内に
移設したものである。したがつて、薄膜信号配線層３内
の信号配線密度は従来に比して減少している。
るべき信号配線の内、各品種にわたつて共通化すること
の可能な信号配線を分離し、多層セラミツク基板１内に
移設したものである。したがつて、薄膜信号配線層３内
の信号配線密度は従来に比して減少している。
本実施例においては、この共通信号配線４をクロツク信
号配線とした。すなわち、一般的にクロツク信号端子
は、各LSIチツプ８の端子において共通であり、また通
常のコンピユータに使用するデジタル論理回路では必ら
ず必要であるから、予め、多層配線基板の品種に関係な
く固定的、即ち共通的に設けておくことができる。この
ような構造をとることによつて、薄膜信号配線層内のク
ロツク信号配線を除去することができ、その減少割合だ
け薄膜信号配線の歩留りを向上させることができてい
る。クロツク信号配線は超高速論理回路では、クロツク
スキユーの低減のため、しばしば等長配線を要求される
ため、予想外に大きい配線領域を専有し、その割合は10
〜20％のレベルに達することがある。したがつて、クロ
ツク信号配線を移設したことによる効果は極めて大きい
と言える。
号配線とした。すなわち、一般的にクロツク信号端子
は、各LSIチツプ８の端子において共通であり、また通
常のコンピユータに使用するデジタル論理回路では必ら
ず必要であるから、予め、多層配線基板の品種に関係な
く固定的、即ち共通的に設けておくことができる。この
ような構造をとることによつて、薄膜信号配線層内のク
ロツク信号配線を除去することができ、その減少割合だ
け薄膜信号配線の歩留りを向上させることができてい
る。クロツク信号配線は超高速論理回路では、クロツク
スキユーの低減のため、しばしば等長配線を要求される
ため、予想外に大きい配線領域を専有し、その割合は10
〜20％のレベルに達することがある。したがつて、クロ
ツク信号配線を移設したことによる効果は極めて大きい
と言える。
ところで、セラミツク基板１内に、共通信号配線４、即
ちクロツク信号配線を移設したことによつて、セラミツ
ク基板１の製造性が若干悪くなるという問題はあるが、
この製造性の犠牲は、薄膜信号配線の歩留りの向上に比
して少ないと言える。何故なら、まず第１にセラミツク
基板１内の共通信号配線４、即ちクロツク信号配線は、
同一層内において、他に障害となる配線が全くないため
充分な歩留りを確保できるような設計を適用できるこ
と、第２にセラミツク基板１を一括製造できることによ
るコスト低減効果が、共通信号配線４を移設したことに
よるコスト上昇分を凌駕すると言えるからである。
ちクロツク信号配線を移設したことによつて、セラミツ
ク基板１の製造性が若干悪くなるという問題はあるが、
この製造性の犠牲は、薄膜信号配線の歩留りの向上に比
して少ないと言える。何故なら、まず第１にセラミツク
基板１内の共通信号配線４、即ちクロツク信号配線は、
同一層内において、他に障害となる配線が全くないため
充分な歩留りを確保できるような設計を適用できるこ
と、第２にセラミツク基板１を一括製造できることによ
るコスト低減効果が、共通信号配線４を移設したことに
よるコスト上昇分を凌駕すると言えるからである。
以上説明したように本発明による多層配線基板による
と、多層セラミック基板中に共通信号配線を設け、この
共通信号配線をクロック信号配線としたので、薄膜信号
配線層に含まれるべきクロック信号配線を多層セラミッ
ク基板に移設して、すなわち予想外に大きい配線領域を
専有するクロック信号配線を多層セラミック基板に移設
して、薄膜信号配線層内の信号配線密度を減少させるこ
とができ、従来に比して全体コストを低減させることが
できる。
と、多層セラミック基板中に共通信号配線を設け、この
共通信号配線をクロック信号配線としたので、薄膜信号
配線層に含まれるべきクロック信号配線を多層セラミッ
ク基板に移設して、すなわち予想外に大きい配線領域を
専有するクロック信号配線を多層セラミック基板に移設
して、薄膜信号配線層内の信号配線密度を減少させるこ
とができ、従来に比して全体コストを低減させることが
できる。
図は、本発明に係る多層配線基板の一実施例を示す側断
面図である。 １……多層セラミツク基板、２……電源配線層、３……
薄膜信号配線層、４……共通信号配線、７……多層配線
基板。
面図である。 １……多層セラミツク基板、２……電源配線層、３……
薄膜信号配線層、４……共通信号配線、７……多層配線
基板。
Claims (1)
- 【請求項１】電源配線層を含む多層セラミック基板と、
このセラミック基板の表面に形成された薄膜信号配線層
と、この薄膜信号配線層上に搭載された複数個のLSIチ
ップとを備えてなる多層配線基板において、 前記多層セラミック基板中に共通信号配線が設けられ、
この共通信号配線がクロック信号配線であることを特徴
とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169886A JPH0722189B2 (ja) | 1985-08-02 | 1985-08-02 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169886A JPH0722189B2 (ja) | 1985-08-02 | 1985-08-02 | 多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231146A JPS6231146A (ja) | 1987-02-10 |
| JPH0722189B2 true JPH0722189B2 (ja) | 1995-03-08 |
Family
ID=15894777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169886A Expired - Lifetime JPH0722189B2 (ja) | 1985-08-02 | 1985-08-02 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722189B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5039628A (en) * | 1988-02-19 | 1991-08-13 | Microelectronics & Computer Technology Corporation | Flip substrate for chip mount |
| US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041859B2 (ja) * | 1980-02-13 | 1985-09-19 | 三菱電機株式会社 | 半導体容器 |
| JPS60117796A (ja) * | 1983-11-30 | 1985-06-25 | 日本電気株式会社 | 多層配線基板及びその製造方法 |
-
1985
- 1985-08-02 JP JP60169886A patent/JPH0722189B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231146A (ja) | 1987-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |