JPS6022396A - 回路基板 - Google Patents
回路基板Info
- Publication number
- JPS6022396A JPS6022396A JP58131422A JP13142283A JPS6022396A JP S6022396 A JPS6022396 A JP S6022396A JP 58131422 A JP58131422 A JP 58131422A JP 13142283 A JP13142283 A JP 13142283A JP S6022396 A JPS6022396 A JP S6022396A
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- JP
- Japan
- Prior art keywords
- wiring
- repair
- board
- terminal
- wiring layer
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49004—Electrical device making including measuring or testing of device or component part
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は回路基板に関し、特に多数のＩＣ（集積回路）
チップを実装した高密度Ｌ Ｓ Ｉ （Ｌａｒｇｅ８ｃ
ａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）パッケージにおける
回路基板に′関する。
チップを実装した高密度Ｌ Ｓ Ｉ （Ｌａｒｇｅ８ｃ
ａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）パッケージにおける
回路基板に′関する。
近時の高性能コンピュータ等において、Ｌ８１チップを
高密度実装する有効な方法とし゛Ｃ，高密度多層配線を
施しかつ基板裏面にいわゆるマトリックス状は配列され
た多数の入出力端子ビンを有するアルミナセラミック基
板を用いたマルチチップパッケージが用いられるように
かっＣきている。
高密度実装する有効な方法とし゛Ｃ，高密度多層配線を
施しかつ基板裏面にいわゆるマトリックス状は配列され
た多数の入出力端子ビンを有するアルミナセラミック基
板を用いたマルチチップパッケージが用いられるように
かっＣきている。
これは主として次の理由による。先ず、アルミナセラミ
ック基板が特に熱膨張率においてシリコンよりなるＩＣ
チップと整合性が良く、ＩＣチップを直接アルミナセラ
ミック基板に接着できるために、ＩＣチップの高密度実
装が容易に実現できる。
ック基板が特に熱膨張率においてシリコンよりなるＩＣ
チップと整合性が良く、ＩＣチップを直接アルミナセラ
ミック基板に接着できるために、ＩＣチップの高密度実
装が容易に実現できる。
また、マルチチップパッケージの高密度化、高集積度化
に伴ってマルチチップパッケージあたりの入出力端子ピ
ンを多数個必要とし、そのためには、基板の裏面全面を
使って入出力端子ピンをマトリナセラミック基板はこの
ようなマトリックス状に入出力ピンを十分な強度で形成
するのに最も適したものである。
に伴ってマルチチップパッケージあたりの入出力端子ピ
ンを多数個必要とし、そのためには、基板の裏面全面を
使って入出力端子ピンをマトリナセラミック基板はこの
ようなマトリックス状に入出力ピンを十分な強度で形成
するのに最も適したものである。
しかしながら、か＼るアルミナセラミック基板の場合、
基板内部または基板の表面に形成される尚密度配線は、
高密度化のために微細かつ高多層が要求され、よって十
分な注意を払い管理を行って製造しても全°Ｃの配線が
１００チ完全に得られる程度は必ずしも高くない。すな
わち歩留りは１００チとはなり得ないのである。
基板内部または基板の表面に形成される尚密度配線は、
高密度化のために微細かつ高多層が要求され、よって十
分な注意を払い管理を行って製造しても全°Ｃの配線が
１００チ完全に得られる程度は必ずしも高くない。すな
わち歩留りは１００チとはなり得ないのである。
さらに、通常多層配線基板の設帽、製造後に設計変更が
発生することも考えられるが、設計変更はすなわち配線
変更を必要とする。従って、多層配線基板上におい°Ｃ
も、このような配線の修理や改造等が許容できるような
構造が望ましいことになる。
発生することも考えられるが、設計変更はすなわち配線
変更を必要とする。従って、多層配線基板上におい°Ｃ
も、このような配線の修理や改造等が許容できるような
構造が望ましいことになる。
その１例として、複数のＩＣチップ間の配線の変更ある
いは修理が、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ
Ｃｏｍｐｏｎｅｎｔｓ 、 Ｈｙｂｒｊｄｅ ａｎｄ
ＭａｎｕｆａｃｔｕｒｉｎｇＴｅｃｈｎｏｌｏｇｙ 、
ｖｏｌ 、 ＣＨＭ’ｒ−３、Ｎｏ、 １ 、 Ｍａ
ｒｃｈ１９８０（アイ・イー・イー・イー トランザク
Ｓ／コン オン コンポ−Ｊンツ、）１イブリツ（°′
アンド マニュファクチャリング テクノロジー。
いは修理が、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ
Ｃｏｍｐｏｎｅｎｔｓ 、 Ｈｙｂｒｊｄｅ ａｎｄ
ＭａｎｕｆａｃｔｕｒｉｎｇＴｅｃｈｎｏｌｏｇｙ 、
ｖｏｌ 、 ＣＨＭ’ｒ−３、Ｎｏ、 １ 、 Ｍａ
ｒｃｈ１９８０（アイ・イー・イー・イー トランザク
Ｓ／コン オン コンポ−Ｊンツ、）１イブリツ（°′
アンド マニュファクチャリング テクノロジー。
第ＣＨＭＴ−３巻、ナンバ１．３月、１９８０年）の８
９ページ〜９３ページにおいて掲載されている論文（Ｉ
ＢＭ Ｍｕｌｔｉｃ４ｉｐ Ｍｕｌｔｉｌａｙｅｒ Ｃ
ｅｒａ−ｍｉｃ Ｍｏｄｕｌｅｓ ｆｏｒ ＬＳ Ｉ
Ｃｈｉｐｓ Ｄｅｓｉｇｎ ｆｏｒＰｅｒｆｏｍａｎｃ
ｅ ａｎｄ Ｄｅｎｓｉｔｙ）の９１ページの第３図及
び９２ペ一ジ右段下から２６行目〜３１行目において、
［設計変更および修理のために、０．５ミル厚に反覆絶
縁した２、２ミル金メツキ銅線を整形し、反覆をはがし
てＴ ８ Ｍ （Ｔｏｐ ＳｕｒｆａｃｅＭｅｔａｌｌ
ｕｒｇｙ ：最上表面金属パッド）にボンディング接続
する。これを第３図に示す。この作業は内部ｘ−ｙ配線
をレーザ工具を用いてパッドから切離した後に行う。」
と記述されている如き方法で行われる。
９ページ〜９３ページにおいて掲載されている論文（Ｉ
ＢＭ Ｍｕｌｔｉｃ４ｉｐ Ｍｕｌｔｉｌａｙｅｒ Ｃ
ｅｒａ−ｍｉｃ Ｍｏｄｕｌｅｓ ｆｏｒ ＬＳ Ｉ
Ｃｈｉｐｓ Ｄｅｓｉｇｎ ｆｏｒＰｅｒｆｏｍａｎｃ
ｅ ａｎｄ Ｄｅｎｓｉｔｙ）の９１ページの第３図及
び９２ペ一ジ右段下から２６行目〜３１行目において、
［設計変更および修理のために、０．５ミル厚に反覆絶
縁した２、２ミル金メツキ銅線を整形し、反覆をはがし
てＴ ８ Ｍ （Ｔｏｐ ＳｕｒｆａｃｅＭｅｔａｌｌ
ｕｒｇｙ ：最上表面金属パッド）にボンディング接続
する。これを第３図に示す。この作業は内部ｘ−ｙ配線
をレーザ工具を用いてパッドから切離した後に行う。」
と記述されている如き方法で行われる。
しかしながら、このような方法では、ＩＣチ、ツブ間の
配線の変更あるいは修理には有効であり′でも、ＩＣチ
ップと基板裏面の入出力端子間の接続配線の修理には有
効とはならない。何故なら、特定のＩＣチップの端子と
特定の入出力端子間を接続する配線に製造不良が生じた
場合には、同−ＩＣチップの同一端子、と同一人出力端
子を修理のために配線接続する必要があるが、基板表面
のＩＣチップ端子から基板裏面の入出力端子に向９て修
理用配線を接続する経絡がないからである。
配線の変更あるいは修理には有効であり′でも、ＩＣチ
ップと基板裏面の入出力端子間の接続配線の修理には有
効とはならない。何故なら、特定のＩＣチップの端子と
特定の入出力端子間を接続する配線に製造不良が生じた
場合には、同−ＩＣチップの同一端子、と同一人出力端
子を修理のために配線接続する必要があるが、基板表面
のＩＣチップ端子から基板裏面の入出力端子に向９て修
理用配線を接続する経絡がないからである。
通常セラミック基板の場合、基板表面から裏面へ向けて
配線層を通すような孔を穿設することは必らすしも不可
能ではないが、基板の製造の困難性や配線密度の著しい
低下の点等から現実性に乏しい。
配線層を通すような孔を穿設することは必らすしも不可
能ではないが、基板の製造の困難性や配線密度の著しい
低下の点等から現実性に乏しい。
本発明の目的は、配線基板の製造後に表面に実装される
ＩＣチップの特定端子と基板裏面の入出力端子ビンとの
間の接続配線やスルー央−ル配線に断線が発見された場
合にも、配線基板に何等手を加えることなく極めて容易
に配線不良を救済できる回路基板を提供することにある
。
ＩＣチップの特定端子と基板裏面の入出力端子ビンとの
間の接続配線やスルー央−ル配線に断線が発見された場
合にも、配線基板に何等手を加えることなく極めて容易
に配線不良を救済できる回路基板を提供することにある
。
本発明による回路基板は、裏面に複数の入出力ピンが取
付けられ内部において電源用配線層が設けられかつこれ
ら入出力ピンの各々を基板裏面から表面に導通接続する
ためのスルーホール配線が設けられた基板と、この基板
の表面に形成された信号用配ｍ層と、この信号用配線層
の上面に形成され回路素子を搭載接続するための表面パ
ッドとを有する回路基板であって、その特徴とするとこ
ろは、表面パッドの形成面に形成され修理用配線線材を
接続するだめの複数の修理用パッドと、基板裏面に形成
された複数の予備端子と、これら修理用パッドの各々と
予備端子の各々とを電気的に接続すべく基板及び信号用
配線層を夫々貫通し”Ｃ設けられた予備配線部とを有す
ることにある。
付けられ内部において電源用配線層が設けられかつこれ
ら入出力ピンの各々を基板裏面から表面に導通接続する
ためのスルーホール配線が設けられた基板と、この基板
の表面に形成された信号用配ｍ層と、この信号用配線層
の上面に形成され回路素子を搭載接続するための表面パ
ッドとを有する回路基板であって、その特徴とするとこ
ろは、表面パッドの形成面に形成され修理用配線線材を
接続するだめの複数の修理用パッドと、基板裏面に形成
された複数の予備端子と、これら修理用パッドの各々と
予備端子の各々とを電気的に接続すべく基板及び信号用
配線層を夫々貫通し”Ｃ設けられた予備配線部とを有す
ることにある。
以下に本発明を図面を参照しつつ説明する。
第１図は本発明の実施例に係る回路基板を用いて構成し
たマルチチップパッケージの１部破断部を有する側視図
である。図におい”ｒ、ＩＪま入出力端子ビンであり、
予備端子ピン８と共にセラミック多層基板９の裏面にマ
ｌックス状に配列しで取付けられている。これらの端子
は通常プリント板（図示せず）上のコネクタに挿入され
て、他のマルチチップパッケージと相互接続されるもの
である。２はＩＣチップを示し、本例では周知のチップ
キャリヤに収容されている。これらＩＣテップ２は、セ
ラミック多層基板９の最上表面において表面パッド３と
接続される。そして、基板９上の他のＩＣチップとの間
の相互信号接続及び入出力端子１との相互接続が、信号
配線層６及びスルーホール配線４によりなされる。
たマルチチップパッケージの１部破断部を有する側視図
である。図におい”ｒ、ＩＪま入出力端子ビンであり、
予備端子ピン８と共にセラミック多層基板９の裏面にマ
ｌックス状に配列しで取付けられている。これらの端子
は通常プリント板（図示せず）上のコネクタに挿入され
て、他のマルチチップパッケージと相互接続されるもの
である。２はＩＣチップを示し、本例では周知のチップ
キャリヤに収容されている。これらＩＣテップ２は、セ
ラミック多層基板９の最上表面において表面パッド３と
接続される。そして、基板９上の他のＩＣチップとの間
の相互信号接続及び入出力端子１との相互接続が、信号
配線層６及びスルーホール配線４によりなされる。
１０は修理用配線線拐である。信号配線層６やスルーホ
ール配線４のいずれかが製造中あるいはその後の例等か
の事故等に起因して断線した場合、その配線によっＣ接
続されている入出力端子１のいずれかとＩＣチップの表
面ＩＣ端子パッド３の相互を、修理するために接続する
必要があるが、この修理用線材１０により先ず当該１ｃ
パツド３と別に設けられている修理用配線パッド７とを
接続する。この修理用配線パッド７は後に詳述する如く
、信号配線層６をスルーホール配線４とにより予め特定
の予備端子８に接続され°Ｃいる。
ール配線４のいずれかが製造中あるいはその後の例等か
の事故等に起因して断線した場合、その配線によっＣ接
続されている入出力端子１のいずれかとＩＣチップの表
面ＩＣ端子パッド３の相互を、修理するために接続する
必要があるが、この修理用線材１０により先ず当該１ｃ
パツド３と別に設けられている修理用配線パッド７とを
接続する。この修理用配線パッド７は後に詳述する如く
、信号配線層６をスルーホール配線４とにより予め特定
の予備端子８に接続され°Ｃいる。
従って、断線の発生した表面パッド３は修理用配線パッ
ド７、信号配線層６．スルーホール配線４によシ別のル
ートで基板裏面の予備端子８につながれることになる。
ド７、信号配線層６．スルーホール配線４によシ別のル
ートで基板裏面の予備端子８につながれることになる。
更に、基板裏面において当該予備端子８と、接続される
べき当該入出力端子１との間を修理用配線１０′（第２
図参照）にて相互接続すれば、断線の修理が完了するこ
とになるのである。尚、５は電源用配線層を示している
。
べき当該入出力端子１との間を修理用配線１０′（第２
図参照）にて相互接続すれば、断線の修理が完了するこ
とになるのである。尚、５は電源用配線層を示している
。
第２図は第１図の（ロ）路基板の１部断面を示す図でち
ゃ、図において×印挺示す如（ＩＣ端子パッド３と入出
力端子１とを接続する配線系統におけるスルーホール配
線４に断線があったとする。この修理のために、基板裏
面において修理用線Ｕ’ＩＯをそのＩＣ端子パッド３と
修理用端子パッド７との間に接続する。このパッド７は
グイアホール配線６４，６５．信号配線６１．つ“イア
ホール配線６３及びスルーホール配線４′により基板裏
面の予備端子８に接続されており、従って基板９の裏面
で更に修理用線材１０′を用いて配線接続をなせば、３
−１０−７−６４−６５−６１−６３−４’＝８−１０
’−１の経路の接続が行われて断線修理がなされるので
ある。
ゃ、図において×印挺示す如（ＩＣ端子パッド３と入出
力端子１とを接続する配線系統におけるスルーホール配
線４に断線があったとする。この修理のために、基板裏
面において修理用線Ｕ’ＩＯをそのＩＣ端子パッド３と
修理用端子パッド７との間に接続する。このパッド７は
グイアホール配線６４，６５．信号配線６１．つ“イア
ホール配線６３及びスルーホール配線４′により基板裏
面の予備端子８に接続されており、従って基板９の裏面
で更に修理用線材１０′を用いて配線接続をなせば、３
−１０−７−６４−６５−６１−６３−４’＝８−１０
’−１の経路の接続が行われて断線修理がなされるので
ある。
第２図の実施例において、予備端子８は他の入出力端子
１がピン形状であるのに対し、やはり同様なピン形状と
して示しているが、特にピン形状とする必要は々く、要
は予備端子８は修理用線材１０′が接続可能なパッド形
状であっても良い。
１がピン形状であるのに対し、やはり同様なピン形状と
して示しているが、特にピン形状とする必要は々く、要
は予備端子８は修理用線材１０′が接続可能なパッド形
状であっても良い。
第３図は第２図の回路基板の１部破断部を有する斜視図
であり、セラミック多層基板９に含まれる配線は、裏面
の入出力端子又は予備端子に接続されたスルーホール配
線４．電源配線層５．信号配線層６．ＩＣ端子パッド３
Ｉ修理用配線）＜ツド７等である。また、信号配線層６
の中には信号配線６１．６２及びつ１イアホール配線６
３．６４及び６５が含まれている。鉄面の入出力端、子
の各々に接続されたスルーホール配線４は、夫々入出力
端子と電源配線層５との接続、入出力端子と信号配線層
６の１６号線６１．６２との接続に供され−でいる。
であり、セラミック多層基板９に含まれる配線は、裏面
の入出力端子又は予備端子に接続されたスルーホール配
線４．電源配線層５．信号配線層６．ＩＣ端子パッド３
Ｉ修理用配線）＜ツド７等である。また、信号配線層６
の中には信号配線６１．６２及びつ１イアホール配線６
３．６４及び６５が含まれている。鉄面の入出力端、子
の各々に接続されたスルーホール配線４は、夫々入出力
端子と電源配線層５との接続、入出力端子と信号配線層
６の１６号線６１．６２との接続に供され−でいる。
電源配線Ｊ＊５においては、電源配線が網目状に形成さ
れており、同一電源のスルーホール配線４相互を接続し
て低インピーダンスの電源回路を形成するようになって
いる。電源に接続されたスルーホール配線４は、信号配
線層６内の配線６１゜６２およびつ１イアホール配線６
３，６４．６５を通して最上表面のＩＣ端子パッド３に
接続された構造となっておｊ）、ＩＣチップの電源端子
に接続されるＩＣ端子パッド３に電源を供給する。
れており、同一電源のスルーホール配線４相互を接続し
て低インピーダンスの電源回路を形成するようになって
いる。電源に接続されたスルーホール配線４は、信号配
線層６内の配線６１゜６２およびつ１イアホール配線６
３，６４．６５を通して最上表面のＩＣ端子パッド３に
接続された構造となっておｊ）、ＩＣチップの電源端子
に接続されるＩＣ端子パッド３に電源を供給する。
信号配線層６においては、つ“イアホール配線６３゜６
４．６５及び信号配線６１．６２が形成されており、つ
１イアホール配線６３はスルーホール配線４との接続、
ヴイアホール配線６４はｌＴｈ号配線層６内の信号配線
６１及び６２相互の層間接続、つ”イアホール配線６５
はＩＣ端子パッドと（ｉ号配線層６内の１ｇ号配線６２
の相互接続に供される。従って、再び第２．第３図を併
せ参照すると、ＩＣチップの各端子間の相互接続は、Ｉ
Ｃ端子パッド３−ゲイアホール配線６５−信号配線６２
−ダイアホール６４−信号配線６１−ヴイアホール配線
６５−信号配線６２−ヴイアホール配線６５−ＩＣ端子
パッド３の経路が有われている。
４．６５及び信号配線６１．６２が形成されており、つ
１イアホール配線６３はスルーホール配線４との接続、
ヴイアホール配線６４はｌＴｈ号配線層６内の信号配線
６１及び６２相互の層間接続、つ”イアホール配線６５
はＩＣ端子パッドと（ｉ号配線層６内の１ｇ号配線６２
の相互接続に供される。従って、再び第２．第３図を併
せ参照すると、ＩＣチップの各端子間の相互接続は、Ｉ
Ｃ端子パッド３−ゲイアホール配線６５−信号配線６２
−ダイアホール６４−信号配線６１−ヴイアホール配線
６５−信号配線６２−ヴイアホール配線６５−ＩＣ端子
パッド３の経路が有われている。
また、ＩＣ端子パッド３と入出力ピン１との接続は、同
様に３−６５−６４−６１−６３−４−１の経路で行わ
れている。更に、修理用配線パッド７と予備端子との接
続は同様に７−６５−６２−６４−６１−６３−４’−
８の経路で行われている。
様に３−６５−６４−６１−６３−４−１の経路で行わ
れている。更に、修理用配線パッド７と予備端子との接
続は同様に７−６５−６２−６４−６１−６３−４’−
８の経路で行われている。
本発明は、回路基板において、修理用配線パッド、予備
端子及びこれらの各々を接続するための信号配線、つ”
イアホール配線、スルーホール配線からなる予価配線部
を冗長に設けておくことにより、入出力端子とＩＣ端子
パッドと結ぶ配線に断線があった場合、基板の表敷にお
いて修理用線材を追加するのみで修理が可能となるとい
う効果がある。
端子及びこれらの各々を接続するための信号配線、つ”
イアホール配線、スルーホール配線からなる予価配線部
を冗長に設けておくことにより、入出力端子とＩＣ端子
パッドと結ぶ配線に断線があった場合、基板の表敷にお
いて修理用線材を追加するのみで修理が可能となるとい
う効果がある。
第１図は本発明に係る回路基板を用いたマルチチップパ
ッケージの１部破断部をＭする斜視図、第２図は本発明
の実施例の断面図、第３図は第２図の回路基板の破断部
を有する斜視図である。 主要部分の符号の説明 １・・・・・・入出力端子ピン、２・・・・・・ＩＣチ
ップ、３町・・表面パッド、４・・・・・・スルーホー
ル配線、５“°′°°°電源用配線層、６・・・・・・
信号用配線層、７・・・・・・修理用パッド、８・・・
・・・予備端子、９・・・・・・セラミック基板。
ッケージの１部破断部をＭする斜視図、第２図は本発明
の実施例の断面図、第３図は第２図の回路基板の破断部
を有する斜視図である。 主要部分の符号の説明 １・・・・・・入出力端子ピン、２・・・・・・ＩＣチ
ップ、３町・・表面パッド、４・・・・・・スルーホー
ル配線、５“°′°°°電源用配線層、６・・・・・・
信号用配線層、７・・・・・・修理用パッド、８・・・
・・・予備端子、９・・・・・・セラミック基板。
Claims (1)
- 裏面に複数の入出力ピンが取付けられ内部において電源
用配線層が設けられかつ前記入出力ピンのそれぞれを前
記裏面から表面に導通接続するためのスルーホール配線
が設けられた基板と、前記基板の表面に形成された信号
用配線層と、前記信号用配線層の上面に形成され回路素
子を搭載接続するための表面パッドとを有する回路基板
において、前記表面パッドの形成面に形成され修理用配
線線材を接続するための複数の修理用パッドを、前記裏
面に形成された複数個の予備端午と、前記修理用パッド
のそれぞれと前記予備端子のそれぞれとを電気的に接続
すべく前記基板および前記信号用配線層を貫通して設け
られた予備配線部とを有することを特徴とする回路基板
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131422A JPS6022396A (ja) | 1983-07-19 | 1983-07-19 | 回路基板 |
| US06/630,266 US4894708A (en) | 1983-07-19 | 1984-07-12 | LSI package having a multilayer ceramic substrate |
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| US6323045B1 (en) | 1999-12-08 | 2001-11-27 | International Business Machines Corporation | Method and structure for top-to-bottom I/O nets repair in a thin film transfer and join process |
| JP2001168225A (ja) * | 1999-12-13 | 2001-06-22 | Seiko Epson Corp | 半導体チップのパッケージ |
| US20050149783A1 (en) * | 2003-12-11 | 2005-07-07 | International Business Machines Corporation | Methods and apparatus for testing an IC |
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| EP4277105A4 (en) | 2021-01-07 | 2024-07-10 | Panasonic Intellectual Property Management Co., Ltd. | POWER CONVERTER |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5276680A (en) * | 1976-10-26 | 1977-06-28 | Fujitsu Ltd | Multiilayer printed board |
| JPS552913A (en) * | 1978-06-23 | 1980-01-10 | Hitachi Ltd | Device to test composite equivalence of circuit breaker |
| JPS5636596A (en) * | 1979-09-01 | 1981-04-09 | Henkel Kgaa | Concentrated aqueous solution of surfactant and improvement of flowability thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2404990A1 (fr) * | 1977-10-03 | 1979-04-27 | Cii Honeywell Bull | Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation |
| US4221047A (en) * | 1979-03-23 | 1980-09-09 | International Business Machines Corporation | Multilayered glass-ceramic substrate for mounting of semiconductor device |
| US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
| US4407007A (en) * | 1981-05-28 | 1983-09-27 | International Business Machines Corporation | Process and structure for minimizing delamination in the fabrication of multi-layer ceramic substrate |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5276680A (en) * | 1976-10-26 | 1977-06-28 | Fujitsu Ltd | Multiilayer printed board |
| JPS552913A (en) * | 1978-06-23 | 1980-01-10 | Hitachi Ltd | Device to test composite equivalence of circuit breaker |
| JPS5636596A (en) * | 1979-09-01 | 1981-04-09 | Henkel Kgaa | Concentrated aqueous solution of surfactant and improvement of flowability thereof |
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