JPH0722414B2 - クロツクジツタ補正回路 - Google Patents
クロツクジツタ補正回路Info
- Publication number
- JPH0722414B2 JPH0722414B2 JP61191325A JP19132586A JPH0722414B2 JP H0722414 B2 JPH0722414 B2 JP H0722414B2 JP 61191325 A JP61191325 A JP 61191325A JP 19132586 A JP19132586 A JP 19132586A JP H0722414 B2 JPH0722414 B2 JP H0722414B2
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- JP
- Japan
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- output
- input
- clock
- frequency
- signal
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- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はTV,VTR等の時間軸補正回路を有するディジタル
ビデオ信号処理回路に関する。
ビデオ信号処理回路に関する。
従来、その種のディジタルビデオ信号回路においては、
「日本放送出版協会編監修工学博士高橋良 放送技術双
書 放送におけるデイジタル技術 PP163−175」に記載
されているように、ビデオ信号から輝度信号や色信号を
分離するためのYC分離回路や色信号復調回路においてバ
ースト信号に位相ロックしたサブキャリアのｎ倍のクロ
ックで信号を処理している。そして、バースト信号に位
相ロックしたクロックで１水平走査期間の記憶容量を有
するラインメモリに書き込みを行っている。
「日本放送出版協会編監修工学博士高橋良 放送技術双
書 放送におけるデイジタル技術 PP163−175」に記載
されているように、ビデオ信号から輝度信号や色信号を
分離するためのYC分離回路や色信号復調回路においてバ
ースト信号に位相ロックしたサブキャリアのｎ倍のクロ
ックで信号を処理している。そして、バースト信号に位
相ロックしたクロックで１水平走査期間の記憶容量を有
するラインメモリに書き込みを行っている。
一方、このメモリの読み出しは水平同期信号に位相ロッ
クしたクロックで読み出さないとジッタが画面に発生し
てしまうため、従来このメモリの読み出しには水平同期
信号に位相クロックしたｍ倍のクロックをゲート遅延を
利用した可変アナログ遅延線に複数のタップを用意し、
バースト信号に位相ロックしたクロックとの位相のずれ
に応じてアナログ遅延線の遅延量を可変させて位相調整
を行っていた。
クしたクロックで読み出さないとジッタが画面に発生し
てしまうため、従来このメモリの読み出しには水平同期
信号に位相クロックしたｍ倍のクロックをゲート遅延を
利用した可変アナログ遅延線に複数のタップを用意し、
バースト信号に位相ロックしたクロックとの位相のずれ
に応じてアナログ遅延線の遅延量を可変させて位相調整
を行っていた。
上述した従来のゲート遅延等を用いて遅延量を補正する
時間軸補正回路は、遅延のバラツキが多く、不安定であ
り、IC化する上で極めて不利であるという欠点がある。
時間軸補正回路は、遅延のバラツキが多く、不安定であ
り、IC化する上で極めて不利であるという欠点がある。
公知のように、標準NTSC信号においては、バーストクロ
ック（周波数fSC）と水平同期クロック（周波数fH）と
の間にはインターリーブの関係があって、fSC＝（455/
2）・fHの関係が成立している。このため、時間軸補正
回路を用いなくても何ら問題とはならない。しかし、家
庭用VTR等のビデオ出力には、上記の関係が成立しない
場合が多い。このため水平同期単位で倍速変換や文字信
号の追記等の処理をおこなうには、水平同期クロックで
サンプリングしなおした方が後の処理がしやすくなる場
合が多い。ビデオ信号はバースト信号に同期したクロッ
クでサンプリングされているため、水平同期信号にロッ
クしたクロックでデータを取り直す時間軸変換回路にお
いてはジッタが最小となるようにしなければならない。
ック（周波数fSC）と水平同期クロック（周波数fH）と
の間にはインターリーブの関係があって、fSC＝（455/
2）・fHの関係が成立している。このため、時間軸補正
回路を用いなくても何ら問題とはならない。しかし、家
庭用VTR等のビデオ出力には、上記の関係が成立しない
場合が多い。このため水平同期単位で倍速変換や文字信
号の追記等の処理をおこなうには、水平同期クロックで
サンプリングしなおした方が後の処理がしやすくなる場
合が多い。ビデオ信号はバースト信号に同期したクロッ
クでサンプリングされているため、水平同期信号にロッ
クしたクロックでデータを取り直す時間軸変換回路にお
いてはジッタが最小となるようにしなければならない。
本発明の目的は、水平同期単位で水平同期クロックの位
相をバースト同期クロックに合わせるクロックジッタ補
正回路を提供することである。
相をバースト同期クロックに合わせるクロックジッタ補
正回路を提供することである。
本発明のクロックジッタ補正回路は、ビデオ信号より水
平同期信号、または水平同期信号に同期した発振出力を
とり出す同期処理回路と、同期処理回路の出力に位相ロ
ックして、周波数がnfH（fH:水平同期信号の周波数）の
クロックを発生するVCOと、VCOの出力を分周比ｎで分周
する第１の分周器と、同期処理回路の出力と、第１の分
周器の出力を入力とし、VCOに出力する位相比較回路
と、VCOの出力を入力として、入力の周波数をｌ分周し
て出力するリセットカウンタと、VCOの出力を分周比ｌ
で分周する第２の分周器と、ビデオ信号入力より、バー
スト信号を抜取って、バースト信号のnfH/（l fSC）（f
SC:バースト信号の周波数）倍の周波数に位相ロックし
たクロックを発生するバースト同期クロック発生回路
と、第１の分周器の出力を第１の入力，第２の分周器の
出力を第２の入力，バースト同期クロック発生器の出力
を第３の入力とし、第1,第２の入力から水平同期期間毎
に所定の幅をもつ１個のパルスを発生し、そのパルス
を、第２の入力と第３の入力との位相差に対応する時間
だけ遅延させてリセットカウンタのリセット入力に出力
する位相検出回路を有する。
平同期信号、または水平同期信号に同期した発振出力を
とり出す同期処理回路と、同期処理回路の出力に位相ロ
ックして、周波数がnfH（fH:水平同期信号の周波数）の
クロックを発生するVCOと、VCOの出力を分周比ｎで分周
する第１の分周器と、同期処理回路の出力と、第１の分
周器の出力を入力とし、VCOに出力する位相比較回路
と、VCOの出力を入力として、入力の周波数をｌ分周し
て出力するリセットカウンタと、VCOの出力を分周比ｌ
で分周する第２の分周器と、ビデオ信号入力より、バー
スト信号を抜取って、バースト信号のnfH/（l fSC）（f
SC:バースト信号の周波数）倍の周波数に位相ロックし
たクロックを発生するバースト同期クロック発生回路
と、第１の分周器の出力を第１の入力，第２の分周器の
出力を第２の入力，バースト同期クロック発生器の出力
を第３の入力とし、第1,第２の入力から水平同期期間毎
に所定の幅をもつ１個のパルスを発生し、そのパルス
を、第２の入力と第３の入力との位相差に対応する時間
だけ遅延させてリセットカウンタのリセット入力に出力
する位相検出回路を有する。
いま、サンプリングクロック周波数を4 fSCとすると、
１クロックの周期は約70nsとなる。この70nsという値は
ビデオ入力の帯域のサンプリングレートとしては十分高
い周波数であるが、ジッタという見方をすると十分検知
できる値である。通常、ジッタの検知限は4nsといわれ
ており、この場合、クロック周波数は4 fSCの16倍であ
る64 fSC以上あれば後はディジタル的処理が可能とな
る。
１クロックの周期は約70nsとなる。この70nsという値は
ビデオ入力の帯域のサンプリングレートとしては十分高
い周波数であるが、ジッタという見方をすると十分検知
できる値である。通常、ジッタの検知限は4nsといわれ
ており、この場合、クロック周波数は4 fSCの16倍であ
る64 fSC以上あれば後はディジタル的処理が可能とな
る。
したがって、nfH＝64 fSC,l＝16とすると、サンプリン
グ用の水平同期クロックのジッタは検知限以下になり、
この水平同期クロックをバースト同期クロックでタイミ
ングをとりなおすことにより、バースト信号に位相ロッ
クされた水平同期クロックを得ることができ、ディジタ
ル的にジッタを補正することができる。
グ用の水平同期クロックのジッタは検知限以下になり、
この水平同期クロックをバースト同期クロックでタイミ
ングをとりなおすことにより、バースト信号に位相ロッ
クされた水平同期クロックを得ることができ、ディジタ
ル的にジッタを補正することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第３図は第１図のクロックジッタ補正回路の一実施例を
用いたディジタルビデオ処理装置のブロック図である。
用いたディジタルビデオ処理装置のブロック図である。
クロックジッタ補正回路１はビデオ信号を入力し、周波
数4 fSCのバースト同期クロックS2と、バースト同期ク
ロックS2に水平走査期間毎に位相ロックされた、周波数
910 fHの、ジッタのない（ジッタが検出限以下の）水平
同期クロックS1を出力する。A/D変換回路20はビデオ信
号を入力し、バースト同期クロックS2をサンプルクロッ
クとしてA/D変換する。ビデオ処理回路21は、A/D変換回
路20が出力するディジタルビデオ信号を、バースト同期
信号S2にタイミングを合わせて処理する。時間軸変換回
路22は、クロックジッタ補正回路１が出力する水平同期
クロックS1で、ビデオ処理回路21から入力されたデータ
をサンプリングしなおし、そのデータは、時間軸処理回
路23によって水平同期単位で時間処理される。D/A変換
回路24は時間軸処理回路23の出力をD/A変換してビデオ
出力する。第１図は第３図クロックジッタ補正回路１の
ブロック図、第２図は第１図の回路の動作を示すタンミ
ングチャートである。
数4 fSCのバースト同期クロックS2と、バースト同期ク
ロックS2に水平走査期間毎に位相ロックされた、周波数
910 fHの、ジッタのない（ジッタが検出限以下の）水平
同期クロックS1を出力する。A/D変換回路20はビデオ信
号を入力し、バースト同期クロックS2をサンプルクロッ
クとしてA/D変換する。ビデオ処理回路21は、A/D変換回
路20が出力するディジタルビデオ信号を、バースト同期
信号S2にタイミングを合わせて処理する。時間軸変換回
路22は、クロックジッタ補正回路１が出力する水平同期
クロックS1で、ビデオ処理回路21から入力されたデータ
をサンプリングしなおし、そのデータは、時間軸処理回
路23によって水平同期単位で時間処理される。D/A変換
回路24は時間軸処理回路23の出力をD/A変換してビデオ
出力する。第１図は第３図クロックジッタ補正回路１の
ブロック図、第２図は第１図の回路の動作を示すタンミ
ングチャートである。
同期処理回路２はビデオ信号入力から水平同期信号をと
り出す。位相比較器3,VCO4,第１の分周器６は同期処理
回路２の出力を入力とするPLL回路を構成する。VCO4の
発振周波数は64 fSCであり、したがって、第１の分周器
６の分周比ｎは14560である。リセットカウンタ５はVCO
4の出力を入力して、周波数16分周して、910 fHの水平
同期クロックを出力する。第２の分周器７はVCO4の出力
を16分周し、周波数が910 fHのクロックを出力する。バ
ースト同期クロック発生回路８は、ビデオ信号入力より
バースト信号を抜きとって、バースト信号に位相ロック
された、周波数4 fSC（＝910fH）のバースト同期クロッ
クS2を出力する。位相検出回路９は第1,第２のＤ形フリ
ップフロップ（第１図ではFFと記されている）10,12と
アンドゲート11によって構成されている。第１のＤ形フ
リップフロップ10のＤ入力は第１の分周器16の出力に接
続され、CP入力は第２の分周器７の出力に接続されてい
る。アンドゲート11の２つの入力はそれぞれ第１の分周
器６の出力と第１のＤ形フリップフロップ10の出力に
接続されている。第２のＤ形フリップフロップ12は、Ｄ
入力がアンドゲート11の出力に、また、CP入力がバース
ト同期クロック発生回路８の出力にそれぞれ接続され、
Ｑ出力はリセットカウンタ５のリセット信号入力Ｒに接
続されている。また、バースト同期クロック発生回路８
の出力S2はA/D変換回路20,ビデオ処理回路21,時間軸変
換回路22にクロック入力されている。
り出す。位相比較器3,VCO4,第１の分周器６は同期処理
回路２の出力を入力とするPLL回路を構成する。VCO4の
発振周波数は64 fSCであり、したがって、第１の分周器
６の分周比ｎは14560である。リセットカウンタ５はVCO
4の出力を入力して、周波数16分周して、910 fHの水平
同期クロックを出力する。第２の分周器７はVCO4の出力
を16分周し、周波数が910 fHのクロックを出力する。バ
ースト同期クロック発生回路８は、ビデオ信号入力より
バースト信号を抜きとって、バースト信号に位相ロック
された、周波数4 fSC（＝910fH）のバースト同期クロッ
クS2を出力する。位相検出回路９は第1,第２のＤ形フリ
ップフロップ（第１図ではFFと記されている）10,12と
アンドゲート11によって構成されている。第１のＤ形フ
リップフロップ10のＤ入力は第１の分周器16の出力に接
続され、CP入力は第２の分周器７の出力に接続されてい
る。アンドゲート11の２つの入力はそれぞれ第１の分周
器６の出力と第１のＤ形フリップフロップ10の出力に
接続されている。第２のＤ形フリップフロップ12は、Ｄ
入力がアンドゲート11の出力に、また、CP入力がバース
ト同期クロック発生回路８の出力にそれぞれ接続され、
Ｑ出力はリセットカウンタ５のリセット信号入力Ｒに接
続されている。また、バースト同期クロック発生回路８
の出力S2はA/D変換回路20,ビデオ処理回路21,時間軸変
換回路22にクロック入力されている。
次に、本実施例の動作を第３図のタイムチャートにより
説明する。
説明する。
同期処理回路２によってビデオ信号入力から抜きとられ
たジッタのある水平同期信号は、PLL回路の位相比較回
路３に入力される。VCO4の発振出力S3の周期は約4nsで
あるからリセットカウンタ５の出力S1および第２の分周
器７の出力S4は、検出可能なジッタを含んでいない。ア
ンドゲート11は、１水平走査期間に、周波数が910 fHの
クロックの１クロック周期TRだけハイレベルになる水平
ゲートクロックS5を出力する。水平ゲートクロックS5
は、第２のフリップフロップ12によって、負論理CP入力
に入力されているバースト同期クロックS2の立下り毎に
ラッチされ、その結果、水平ゲートクロックS5はバース
ト同期クロックS2によってタイミングをとりなおされ
て、リセットパルスS6として出力される。リセットカウ
ンタ５は、時刻t1にリセットパルスS6が入力すると、強
制的にリセット動作をおこない、リセットパルスS6が入
力している期間、すなわちTRの期間だけカウント動作を
停止し、リセットパルスS6が立下った時刻t2に再びカウ
ントを開始する。したがって、リセットカウンタ５の出
力S1は、リセット解除後は水平同期信号（周波数fH）に
周波数ロックされ、かつバースト信号に位相ロックされ
た出力になる。本実施例では水平ゲートクロックS5は、
バースト同期クロックS2の立下りによってラッチされて
いるので、バースト同期クロックと水平同期クロックの
位相差に相当する時間TDに対応して位相検出回路９の出
力は水平ゲートクロックS5より（TR/2）−TDだけ位相が
遅延している。
たジッタのある水平同期信号は、PLL回路の位相比較回
路３に入力される。VCO4の発振出力S3の周期は約4nsで
あるからリセットカウンタ５の出力S1および第２の分周
器７の出力S4は、検出可能なジッタを含んでいない。ア
ンドゲート11は、１水平走査期間に、周波数が910 fHの
クロックの１クロック周期TRだけハイレベルになる水平
ゲートクロックS5を出力する。水平ゲートクロックS5
は、第２のフリップフロップ12によって、負論理CP入力
に入力されているバースト同期クロックS2の立下り毎に
ラッチされ、その結果、水平ゲートクロックS5はバース
ト同期クロックS2によってタイミングをとりなおされ
て、リセットパルスS6として出力される。リセットカウ
ンタ５は、時刻t1にリセットパルスS6が入力すると、強
制的にリセット動作をおこない、リセットパルスS6が入
力している期間、すなわちTRの期間だけカウント動作を
停止し、リセットパルスS6が立下った時刻t2に再びカウ
ントを開始する。したがって、リセットカウンタ５の出
力S1は、リセット解除後は水平同期信号（周波数fH）に
周波数ロックされ、かつバースト信号に位相ロックされ
た出力になる。本実施例では水平ゲートクロックS5は、
バースト同期クロックS2の立下りによってラッチされて
いるので、バースト同期クロックと水平同期クロックの
位相差に相当する時間TDに対応して位相検出回路９の出
力は水平ゲートクロックS5より（TR/2）−TDだけ位相が
遅延している。
以上説明したように本発明は、バースト信号と位相同期
を行っていない水平同期信号を有するビデオ信号のディ
ジタルビデオ処理をおこなう回路において、バースト信
号の位相と水平同期信号の位相の両者にそれぞれ同期し
たクロックにより、水平同期信号で位相を一致させたク
ロックをつくることにより、バースト同期クロックと水
平同期クロックの位相差に相当する時間に対応して位相
を遅延することができ、アナログの遅延回路等を用いる
ことなくディジタル的にジッタ補正をすることができる
ため、回路を小型化し、かつ安定化することができると
いう効果がある。
を行っていない水平同期信号を有するビデオ信号のディ
ジタルビデオ処理をおこなう回路において、バースト信
号の位相と水平同期信号の位相の両者にそれぞれ同期し
たクロックにより、水平同期信号で位相を一致させたク
ロックをつくることにより、バースト同期クロックと水
平同期クロックの位相差に相当する時間に対応して位相
を遅延することができ、アナログの遅延回路等を用いる
ことなくディジタル的にジッタ補正をすることができる
ため、回路を小型化し、かつ安定化することができると
いう効果がある。
第１図は本発明のクロックジッタ補正回路の一実施例の
ブロック図、第２図は第１図の回路の動作を示すタイミ
ングチャート、第３図は第１図のクロックジッタ補正回
路１を用いたディジタルビデオ処理装置のブロック図で
ある。 １……クロックジッタ補正回路、 ２……同期処理回路、 ３……位相比較回路、 ４……VCO、 ５……リセットカウンタ、 ６……第１の分周器、 ７……第２の分周器、 ８……バースト同期クロック発生回路、 ９……位相検出回路、 10……第１のＤ形フリップフロップ、 11……アンドゲート、 12……第２のＤ形フリップフロップ、 20……A/D変換回路、 21……ビデオ処理回路、 22……時間軸変換回路、 23……時間軸処理回路、 24……D/A変換回路。
ブロック図、第２図は第１図の回路の動作を示すタイミ
ングチャート、第３図は第１図のクロックジッタ補正回
路１を用いたディジタルビデオ処理装置のブロック図で
ある。 １……クロックジッタ補正回路、 ２……同期処理回路、 ３……位相比較回路、 ４……VCO、 ５……リセットカウンタ、 ６……第１の分周器、 ７……第２の分周器、 ８……バースト同期クロック発生回路、 ９……位相検出回路、 10……第１のＤ形フリップフロップ、 11……アンドゲート、 12……第２のＤ形フリップフロップ、 20……A/D変換回路、 21……ビデオ処理回路、 22……時間軸変換回路、 23……時間軸処理回路、 24……D/A変換回路。
Claims (1)
- 【請求項１】ビデオ信号より水平同期信号、または水平
同期信号に同期した発振出力をとり出す同期処理回路
と、 同期処理回路の出力に位相ロックして、周波数がnfH（f
H:水平同期信号の周波数）のクロックを発生するVCO
と、 VCOの出力を分周比ｎで分周する第１の分周器と、 同期処理回路の出力と第１の分周器の出力を入力とし、
VCOに出力する位相比較回路と、 VCOの出力を入力として、入力の周波数をｌ分周して出
力するリセットカウンタと、 VCOの出力を分周比ｌで分周する第２の分周器と、 ビデオ信号よりバースト信号を抜取って、バースト信号
のnfH/（l fSC）（fSC:バースト信号の周波数）倍の周
波数に位相ロックしたクロックを発生するバースト同期
クロック発生回路と、 第１の分周器の出力を第１の入力，第２の分周器の出力
を第２の入力，バースト同期クロック発生器の出力を第
３の入力とし、第1,第２の入力から水平同期期間毎に所
定の幅をもつ１個のパルスを発生し、そのパルスを、第
２の入力と第３の入力との位相差に対応する時間だけ遅
延させてリセットカウンタのリセット入力に出力する位
相検出回路を有するクロックジッタ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191325A JPH0722414B2 (ja) | 1986-08-15 | 1986-08-15 | クロツクジツタ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191325A JPH0722414B2 (ja) | 1986-08-15 | 1986-08-15 | クロツクジツタ補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348086A JPS6348086A (ja) | 1988-02-29 |
| JPH0722414B2 true JPH0722414B2 (ja) | 1995-03-08 |
Family
ID=16272678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191325A Expired - Lifetime JPH0722414B2 (ja) | 1986-08-15 | 1986-08-15 | クロツクジツタ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722414B2 (ja) |
-
1986
- 1986-08-15 JP JP61191325A patent/JPH0722414B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日本放送出版協会編高橋良「放送におけるディジタル技術」（昭５７−１２−２０）放送技術双書Ｐ．１６３〜１７５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348086A (ja) | 1988-02-29 |
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