JPH0722435A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0722435A
JPH0722435A JP5153111A JP15311193A JPH0722435A JP H0722435 A JPH0722435 A JP H0722435A JP 5153111 A JP5153111 A JP 5153111A JP 15311193 A JP15311193 A JP 15311193A JP H0722435 A JPH0722435 A JP H0722435A
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Abstract

(57)【要約】 【目的】 半導体基板にクラックを発生させず、かつ、
放熱性の低下が最小限度に抑えられた，その裏面側から
バイアホールが形成された半導体基板を導電性基体上に
ダイボンディングしてなる半導体装置及びその製造方法
を提供する。 【構成】 厚みが１５０μｍのＧａＡｓ基板１の裏面
と、該ＧａＡｓ基板１に形成された半球形状のバイアホ
ール６の内周面を被覆するように、Ａｕメッキ層からな
る背面電極７を形成し、この背面電極７の，上記バイア
ホール６の底部からＧａＡｓ基板１の厚み方向へ向かう
所定距離（ｄ）迄の間の内周面を被覆している部分上に
のみ、選択的にＮｉ電解メッキ層１２を形成し、この状
態で、背面電極７を介して、上記ＧａＡｓ基板１とダイ
パッド１００ａとをＡｕＳｎハンダ８によりハンダ付け
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特に、その半導体基板の裏面側から該
半導体基板を貫通する，接地用のバイアホールを形成し
てなる半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図１９は、従来の高周波，高出力ＧａＡ
ｓ電界効果トランジタ（以下、単にＧａＡｓＦＥＴと称
す。）の構造を示す図であり、図１９(a) はその上面
図、図１９(b) は図１９(a) のXIXb−XIXb線における断
面図である。図において、５００はＧａＡｓＦＥＴで、
これは、その表面がＡｕメッキ等で被覆された金属ステ
ム５００ａ上にＧａＡｓＦＥＴチップ５００ｂをＡｕＳ
ｎハンダによりハンダ付けして構成されている。
【０００３】上記ＧａＡｓＦＥＴチップ５００ｂにおい
て、１はＧａＡｓ基板、２はＧａＡｓ基板１の上層部に
形成されたｎ型の能動層、３ａ，３ｂはＡｕ系の合金金
属からなるソース電極、４はＡｕ系の合金金属からなる
ドレイン電極、５ａ，５ｂはゲート電極、６は基板の裏
面側から形成された，ソース電極３ａ，３ｂの底面を表
出させる半球形状のバイアホール、７はＡｕ電解メッキ
層からなり，ＧａＡｓ基板１の裏面及び半球形状のバイ
アホール６の内周面を被覆し、その一部が上記ソース電
極３ａ，３ｂに接触する背面電極、８はＡｕＳｎハン
ダ、９はステムリード、１０は絶縁リング、１１はボン
ディングワイヤである。ここで、半球形状のバイアホー
ル６と該バイアホール６の内周面に形成されている背面
電極７は、上記ＧａＡｓＦＥＴチップ５００ｂの接地と
放熱を行う機能を有している。
【０００４】一方、図２０は上記ＧａＡｓＦＥＴ５００
のダイボンディング前のＧａＡｓＦＥＴチップ５００ｂ
におけるバイアホール周辺部を示した断面図（図２０
(a) と、ダイホンディング後のＧａＡｓＦＥＴ５００に
おけるバイアホール周辺部を示した断面図（図２０(b)
）である。図において、図１９と同一符号は同一また
は相当する部分を示し、６ａはバイアホール内の空間
部、１ａはダイボンディングによりＧａＡｓ基板１に発
生したクラックである。
【０００５】ところで、従来の半導体装置のダイボンデ
ィングでは、一般に、その接着性が良好で、かつ、放熱
性にも優れることから、ＡｕＳｎバンダが多く用いられ
ている。しかるに、上記図２０に示すように、基板（Ｇ
ａＡｓ基板１）の裏面側にバイアホール６が形成された
半導体チップ（ＧａＡｓＦＥＴチップ５００ｂ）を、ダ
イパッド（金属ステム５００ａ）上にダイボンディング
すると、バイアホール６の空間部６ａ内に加熱により溶
融したＡｕＳｎバンダ８が侵入し、これが冷却して固化
する際に、ＡｕＳｎハンダ８と基板（ＧａＡｓ基板１）
間でこれらの線膨張率の差による熱応力が発生し、その
結果、この熱応力の影響により基板（ＧａＡｓ基板１）
のバイアホール６の周辺部のその厚みが薄くなった部分
にクラック１ａが発生し、得られる半導体装置の性能及
び信頼性が低下し、製造歩留りが低下してしまうという
問題点があった。そこで、本発明者はかかる問題点に鑑
み、上記クラックの発生を抑制できるダイボンディング
方法を公開技報９１−１１８７０に提案した。
【０００６】図２１はこのダイボンディング方法を説明
するための図で、ダイボンディング後の半導体装置にお
けるバイアホール周辺部の断面を模式的に示したもので
ある。この図において、図１９，２０と同一符号は同一
または相当する部分を示し、１は基板、３は電極パッ
ド、２４は無電解Ｎｉ−Ｐメッキ層、５００ｃは半導体
チップである。
【０００７】このダイボンディング方法は、上記図２１
に示すように、半導体チップ５００ｃの基板１裏面に形
成された電解Ａｕメッキ層からなる背面電極７のバイア
ホール６の内周面を被覆している部分を、ＡｕＳｎハン
ダに対して濡れ性の悪い無電解Ｎｉ−Ｐメッキ層２４で
被覆し、この状態で、ＡｕＳｎハンダ８により半導体チ
ップ５００ｃをダイパッド上にハンダ付けするようにし
たもので、上記ＡｕＳｎハンダに対して濡れ性の悪い無
電解Ｎｉ−Ｐメッキ層２４の存在により、バイアホール
６内の空間部６ａへＡｕＳｎハンダ８が浸入することを
防止している。尚、上記無電解Ｎｉ−Ｐメッキ層２４
は、半導体チップ５００ｃにおける背面電極７の，バイ
アホール６の内周面以外の基板１の裏面に形成されてい
る部分を予めレジストで覆い、この状態で、無電解メッ
キを行うことにより形成される。
【０００８】
【発明が解決しようとする課題】上記本発明者が提案し
た方法は、図２０に示したような従来のダイボンディン
グ方法に比べて、半導体基板のバイアホールの周辺部に
おけるクラックの発生を大幅に低減することができる。
しかしながら、上記提案した方法においては、上記のよ
うに、バイアホール６の内周面の非常に微小な領域に、
レジストマスクを用いた選択無電解メッキによりＮｉ−
Ｐメッキ層２４を成長することから、無電解メッキ特有
のメッキ被着面積が小さくなった場合にメッキ膜が成長
できなくなるといった不具合や、レジストマスクを形成
する際の写真製版工程で生ずるレジトの屑（レジストカ
ム）によりメッキ膜の成長が疎外されてしまうといった
不具合を生じ、実際には、ウエハ面内で約１０〜２０％
の割合でＮｉ−Ｐメッキ層がその内部に形成されないバ
イアホールが発生し、少ない割合ではあるが、依然とし
て半導体基板のバイアホール周辺部にクラックが発生し
た半導体装置が得られてしまうという問題点があった。
【０００９】また、上記図２１に示したように、上記本
発明者が提案した方法により得られたクラックの発生が
ない半導体装置では、バイアホール６の内周面に沿って
形成された無電解Ｎｉ−Ｐメッキ層９によってバイアホ
ール６内へのＡｕＳｎハンダ８の侵入が防止されて、バ
イアホール６内に空間部６ａが殆ど残されることにな
る。しかるに、上述したＧａＡｓＦＥＴ５００や、さら
に複数のＦＥＴを集積した高出力ＧａＡｓＭＭＩＣ（Mo
nolithic Microwave IC ）においては、その放熱性が装
置性能に大きな影響を与えるため、上記バイアホール６
内の空間部６ａの容積は、半導体基板にクラックを発生
させない範囲で、その放熱性を大きく低下させない，必
要最小限の容積に止めるのが好ましいが、上記提案した
方法では、バイアホール６内に残される空間部の容積が
大きくなり過ぎて、装置の放熱性が大きく低下してしま
うという問題点があった。
【００１０】この発明は、上記のような問題点を解決す
るためになされたもので、バイアホール内に残される空
間部が、基板にクラックを発生させず、かつ、放熱効果
を低下させない必要最小限の容積をもつ空間部となるよ
うに、その裏面側からバイアホールが形成された半導体
基板と導電性基体とがダイボンディングされてなる半導
体装置及び該半導体装置を高歩留りに製造することがで
きる製造方法を得ることを目的とする。
【００１１】尚、特開平２−１６２７３５号公報には、
上述した本発明者が公開技法に提案した方法と同様の方
法が提案されているが、該公報においても、装置の放熱
性については全く考慮されておらず、バイアホール内の
空間部がダイボンディング後にもそのまま残されるよう
になっており、上記問題点を解決することはできない。
【００１２】
【課題を解決するための手段】この発明にかかる半導体
装置は、半導体基板のバイアホール内に、該半導体基板
とハンダ材の線膨張係数の差によって生ずる熱応力が、
該半導体基板の破断応力を越えない範囲で最大にするよ
うな状態に，ハンダ材を浸入させて、該半導体基板と導
電性基体とをハンダ付けしたものである。
【００１３】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記バイアホール内のその底部から下記
式(1) より得られる上記半導体基板の厚み方向へ向かう
距離（ｄ）迄の間に空間部が残されるよう、上記背面電
極を上記導電性基体にハンダ付けするようにしたもので
ある。
【００１４】
【数６】
【００１５】（ただし、式中、ｘはバイアホールの深
さ、ｙは半導体基板の最低破断応力、Ｅ1 は半導体基板
材料のヤング率、Ｅ2 はハンダ材料のヤング率、α1 は
半導体基板材料の線膨張率、α2 はハンダ材料の線膨張
率、ΔＴはダイボンディング温度と常温（２５℃）との
温度差である。）更に、この発明にかかる半導体装置及
びその製造方法は、上記背面電極をＡｕメッキ層で形成
し、上記ハンダ材としてＡｕＳｎハンダを用い、上記ハ
ンダ材に対して濡れ性をもたない被膜をＮｉ電界メッキ
膜により形成したものである。
【００１６】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記背面電極をＡｕメッキ層で形成し、
上記ハンダ材としてＡｕＳｎハンダを用い、上記ハンダ
材に対して濡れ性をもたない被膜をＴｉ，Ｍｏ，Ｎｉ，
Ｃｒの内の何れか一種の蒸着或いはスパッタ膜により形
成したものである。
【００１７】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記背面電極をＡｕメッキ層で形成し、
上記ハンダ材としてＡｕＳｎハンダを用い、上記ハンダ
材に対して濡れ性をもたない被膜を、上記Ａｕメッキ層
上にＰｄ膜を介して形成したＮｉ系無電界メッキ膜とし
たものである。
【００１８】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記背面電極をＡｕメッキ層で形成し、
該Ａｕメッキ層からなる背面電極の，上記バイアホール
の底部から上記式(1) により得られる上記半導体基板の
厚み方向へ向かう距離（ｄ）迄の間を被覆している部分
を除いて、該背面電極上にＡｕＳｎメッキ層を形成し、
この状態で、該ＡｕＳｎメッキ層を溶融して、上記背面
電極を導電性基体に接着するようにしたものである。
【００１９】
【作用】この発明においては、半導体基板と該半導体基
板のバイアホール内に浸入するハンダ材の線膨張係数の
差によって生ずる熱応力が、該半導体基板の破断応力を
越えない範囲で最大になるように、該半導体基板を導電
性基体上にハンダ付けするようにしたから、半導体基板
にクラックが発生せず、かつ、放熱効果の低下が最小限
に止められた，従来に比して性能及び信頼性が向上した
半導体装置を得ることができる。
【００２０】更に、この発明においては、半導体基板の
バイアホールの内周面を被覆する背面電極とハンダ材と
の間に、該半導体基板と該ハンダ材の線膨張係数の差に
よって生ずる熱応力を該半導体基板の破断応力を越えな
いようにし、かつ、放熱性の低下を最小限に止める容積
をもつ空間部が残るように、該背面電極を介して該半導
体基板を導電性基体上にハンダ付けするようにしたか
ら、半導体基板にクラックが発生せず、かつ、放熱効果
の低下が最小限に止められた，従来に比して性能及び信
頼性が向上した半導体装置を得ることができる。
【００２１】更に、この発明においては、上記背面電極
の，上記バイアホールの底部から上記式(1) より得られ
る上記半導体基板の厚み方向へ向かう距離（ｄ）迄の間
を被覆している部分上に、上記ハンダ材に対して濡れ性
をもたない被膜を形成し、この状態で、導電性基体に上
記背面電極をハンダ付けするようにしたから、上記バイ
アホール内に上記空間部を確実に残すことができ、従来
に比して性能及び信頼性に優れた半導体装置を再現性良
く形成することができる。
【００２２】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、上記ハンダ材に対して濡れ性
をもたない被膜をＮｉ電界メッキ膜により形成したか
ら、上記Ａｕメッキ層からなる背面電極のバイアホール
内の所定部分を確実にＡｕＳｎハンダに対して濡れ性を
もたない状態にすることができ、従来に比して性能及び
信頼性に優れた半導体装置を高い歩留りでもって製造す
ることができる。
【００２３】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、上記ハンダ材に対して濡れ性
をもたない被膜をＴｉ，Ｍｏ，Ｎｉ，Ｃｒの内の何れか
一種の蒸着或いはスパッタ膜により形成したから、上記
Ａｕメッキ層からなる背面電極のバイアホール内の所定
部分を確実に上記ＡｕＳｎハンダに対して濡れ性をもた
ない状態にすることができ、従来に比して性能及び信頼
性に優れた半導体装置を高い歩留りでもって製造するこ
とができる。
【００２４】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、上記ハンダ材に対して濡れ性
をもたない被膜を、上記Ａｕメッキ層上にＰｄ膜を介し
て形成したＮｉ系無電界メッキ膜としたから、上記Ａｕ
メッキ層からなる背面電極のバイアホール内の所定部分
を確実にＡｕＳｎハンダに対して濡れ性をもたない状態
にすることができ、従来に比して性能及び信頼性に優れ
た半導体装置を高い歩留りでもって製造することができ
る。
【００２５】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、該背面電極の，上記バイアホ
ールの底部から上記式(1) により得られる上記半導体基
板の厚み方向へ向かう距離（ｄ）迄の間を被覆する部分
を除き、該背面電極上に所定厚みのＡｕＳｎメッキ層を
形成し、このＡｕＳｎメッキ層を溶融して、上記背面電
極を導電性基体に接着するようにしたから、バイアホー
ルと導電性基体との間には、バイアホール内のバイアホ
ールの底部から半導体基板の厚み方向へ向かう上記距離
（ｄ）迄の間の空間を残してＡｕＳｎメッキが広がるこ
とになり、装置性能及び信頼性に優れた半導体装置を再
現性良く形成することができる。
【００２６】
【実施例】
実施例１．図１は、この発明の実施例１によるＧａＡｓ
ＦＥＴの構造を示す図であり、図１(a) はその上面図、
図１(b) は図１(a) のIb−Ib線における断面図である。
図において、図１９と同一符号は同一または相当する部
分を示し、１００はＧａＡｓＦＥＴで、これは、その上
面がＡｕメッキ等で被覆された金属ステム１００ａ上に
ＧａＡｓＦＥＴチップ１００ｂをＡｕＳｎハンダにより
ハンダ付けされて構成されている。
【００２７】ここで、ＧａＡｓＦＥＴチップ１００ｂの
半球形状のバイアホール６の内部においては、該バイア
ホール６の内周面に形成された背面電極７の，該バイア
ホール６の底部から開口方向に向かう所定範囲内の凹部
領域を覆っている部分が、ＡｕＳｎハンダ８に対して濡
れ性の悪いＮｉ電解メッキ層１２で被覆され、このＮｉ
電解メッキ層１２とＡｕＳｎハンダ８との間に、空間部
１３が形成されている。
【００２８】図２は上記ＧａＡｓＦＥＴ１００のダイボ
ンディング前のＧａＡｓＦＥＴチップ１００ｂにおける
バイアホール周辺部を示した断面図（図１２(a) ）と、
ダイホンディング後のＧａＡｓＦＥＴ１００におけるバ
イアホール周辺部を示した断面図（図１２(b) ）であ
る。図において、図１，図２０と同一符号は同一または
相当する部分を示し、ｄは半球形状のバイアホール６内
のＮｉ電解メッキ層１２の形成領域を特定する，該バイ
アホール６の底部から基板の厚み方向へ向かう距離を示
している。
【００２９】本実施例のＧａＡｓＦＥＴ１００において
は、上記のように、ＧａＡｓＦＥＴチップ１００ｂのバ
イアホール６の内周面に形成された背面電極７の，バイ
アホール６内のその底部から開口方向に向かう所定範囲
内の凹部領域を覆う部分上のみに選択的にＮｉ電解メッ
キ層１１が形成されており、このＮｉ電解メッキ層１１
により、上記凹部領域へのＡｕＳｎハンダの侵入が阻止
され、半球形状のバイアホール６内に空間部１３が残さ
れるわけであるが、このＮｉ電解メッキ層１１の形成領
域、つまり、上記半球形状のバイアホール６の底部から
基板の厚み方向への距離ｄは以下のようにして決定され
ている。
【００３０】先ず、ダイボンディング時に半球形状のバ
イアホールが形成された基板にクラックが発生するメカ
ニズムを簡単なモデルを用いて説明する。ダイボンディ
ング時に、半球形状のバイアホールが形成されたＧａＡ
ｓ基板のバイアホールの近傍にかかる熱応力を求めるた
め、図３に示すように、半球形状のバイアホール６内に
ＡｕＳｎハンダ８が充填された状態で、ＧａＡｓ基板１
における半球形状のバイアホール６の近傍を、半球形状
のバイアホール６の開口部の中心を基準して、短冊状の
微小部分１１１に分割し、それぞれの部分がＧａＡｓと
ＡｕＳｎバンダの二層膜、つまりバイメタルになってい
ると考える。尚、実際はＡｕＳｎハンダがバイアホール
６内に充填されるとき、ＧａＡｓ／Ａｕメッキ／ＡｕＳ
ｎハンダの三層となるが、ここではＧａＡｓ／ＡｕＳｎ
ハンダの二層と考え、各々の厚みをｔ1 ，ｔ2 とする。
【００３１】上記短冊状の二層膜には、熱そりなどの変
形による応力緩和ができないと仮定したとき、該二層間
の線膨張率の差異によって生じる熱応力（σ）は、下記
式(2) に従う。 σ＝ΔＴ（α1 −α2 ）Ｅ1 Ｅ2 ｔ2 ／（ｔ1 Ｅ1 ＋ｔ2 Ｅ2 ）…(2) 上記式中、ΔＴ：ダイボンディング温度（３００℃）と
常温（２５℃）との温度差（２７５deg.）、α1 ：Ｇａ
Ａｓの線膨張率、α2 ：ＡｕＳｎハンダの線膨張率、Ｅ
1 ：ＧａＡｓのヤング率、Ｅ2 ：ＡｕＳｎのヤング率、
ｔ1 ：ＧａＡｓの厚み、ｔ2 ：ＡｕＳｎの厚みである。
【００３２】一方、表１は、ＧａＡｓ，Ａｕ，Ｓｎ及び
ＡｕＳｎ（Ａｕ：Ｓｎ＝８：２）の線膨張率とヤング率
である。ここで、ＡｕＳｎの線膨張率とヤング率は、Ａ
ｕとＳｎの各々の線膨張率とヤング率からＡｕＳｎの組
成比（Ａｕ：Ｓｎ＝８：２）に基づいて計算したもので
ある。
【００３３】
【表１】
【００３４】図４は、ＧａＡｓ基板の厚みを１５０μｍ
として、ＧａＡｓ基板に形成された半球形状のバイアホ
ール（バイアホールの深さはＧａＡｓ基板の厚みと同じ
１５０μｍになる。）内に、ＡｕＳｎハンダを完全に充
填した時に基板にかかる熱応力を、上記式(2) に基づい
て、バイアホールの近傍の微小領域におけるＧａＡｓの
厚み（ｔ1 ）に対して計算し、この計算値（σ）を、基
板研磨などによる加工ダメージの入ったＧａＡｓ基板に
対する最低破断応力（１×１０9dyn／cm2 ）とともに示
したものである。ここで、ＡｕＳｎの厚み（ｔ2 ）は半
球状のバイアホールの半径（即ち、半球状のバイアホー
ルの深さ）に相当し、図中の点線はＧａＡｓ基板の最低
破断応力を示している。
【００３５】ダイボンディング時に基板のバイアホール
の周辺部で発生するクラックは、バイアホール内にハン
ダが充填される時に、基板とハンダの線膨張率の差によ
って生ずる熱応力が基板の破断応力を越えるときに発生
する。従って、上記のＧａＡｓ基板１（厚み１５０μ
ｍ）に形成された半球形状のバイアホール６内に、Ａｕ
Ｓｎハンダ８を充填する時、図４に示す、ＧａＡｓ基板
１（ＧａＡｓ）とＡｕＳｎハンダ８（ＡｕＳｎ）の線膨
張率の差によって生ずる熱応力（σ）がＧａＡｓ基板１
の最低破断応力（１×１０9dyn／cm2 ）より大きくなる
とき、つまり、上記ＧａＡｓとＡｕＳｎバンダの二層膜
（バイメタル）におけるＧａＡｓの厚み（ｔ1 ）が１４
５μｍより小さくなる基板領域でクラックが発生するこ
とになり、ＧａＡｓの厚み（ｔ1 ）が１４５μｍ以上に
なる基板領域ではクラックが発生しないことになる。
【００３６】図５はこのクラックの発生領域を示してお
り、図中斜線で示す，ＧａＡｓ基板１の半球形状のバイ
アホール６の中心からバイアホール６の半径〔＝Ａｕｓ
ｎハンダの厚み（ｔ2 ）：１５０μｍ〕を介してＧａＡ
ｓの厚み（ｔ1 ）が１４５μｍより小さくなる領域がク
ラック発生領域１ｂである。図中、ｄはＧａＡｓの厚み
（ｔ1 ）が１４５μｍになる時の、即ち、ＧａＡｓ基板
１にクラックを発生させないときのバイアホール６内に
おけるＡｕＳｎハンダが充填されるべき上限位置を規定
しており、バイアホール６の底部からの距離で示されい
る。そして、この距離ｄが上記図２に示したｄに対応す
ることになる。
【００３７】この距離ｄは、図５から明らかなように、
この距離ｄと基板１の上面とｔ1 とで構成される直角三
角形が、中心線ｌと基板１の上面とｔ1 ＋ｔ2 とで構成
される直角三角形と相似であることから、ｄ＝ｔ1 ・ｔ
2 ／ｔ1 ＋ｔ2 で求めることができる。この場合、ｔ1
＝１４５μｍ，ｔ2 ＝１５０μｍであるから、ｄ＝７
３．７μｍになる。
【００３８】以上の説明より、ＡｕＳｎの厚み（ｔ2 ）
はバイアホールの深さで置き換えることができるので、
このバイアホールの深さを（ｘ）とし、ＧａＡｓの厚み
（ｔ1 ）をバイアホール周辺部の半導体基板の厚み
（ｚ）とし、半導体基板の最低破断応力を（ｙ）とする
と、上記式(2) から下記の一般式(3) を導くことがで
き、図５に示す距離（ｄ），ＡｕＳｎの厚み（ｔ2 ），
ＧａＡｓの厚み（ｔ1 ）の関係から、一般式(4) が得ら
れる。そして、式(4) を式(3) に代入することにより、
下記の一般式(1) を得ることができる。 ｚ＝ｘＥ2 〔ΔＴ（α1 −α2 ）／ｙ−１／Ｅ1 〕 ……(3) ｄ＝ｚｘ／ｚ＋ｘ ……(4)
【００３９】
【数７】
【００４０】上記式中、ｘは半球形状のバイアホールの
深さ、ｙは半導体基板の最低破断応力、ｚはバイアホー
ル周辺部の半導体基板の厚み、Ｅ1 は半導体基板材料の
ヤング率、Ｅ2 はハンダ材料のヤング率、α1 は半導体
基板材料の線膨張率、α2 はハンダ材料の線膨張率、Δ
Ｔはダイボンディンク温度と常温（２５℃）との温度差
である。
【００４１】従って、ダンボンディング時、上記式(1)
より半導体基板の半球形状のバイアホール内のその底部
から上記半導体基板の厚み方向へ向かう距離（ｄ）を計
算し、バイアホール内のその底部からこの距離（ｄ）迄
の間に空間部が形成されるように、半導体基板と導電性
基体とをハンダ付けすれば、半導体基板にクラックを発
生させず、かつ、放熱効果を大きく低下させない半導体
装置を得ることができることが明らかである。
【００４２】以下、図１に示したＧａＡｓＦＥＴの製造
方法を説明する。図６は図１に示すＧａＡｓＦＥＴにお
けるＧａＡｓＦＥＴチップの主要製造工程を示す工程別
断面図で、バイアホール周辺部の断面を示している。図
において、図１と同一符号は同一または相当する部分を
示し、１４はレジストパターンである。
【００４３】先ず、図６(a) に示すように、その上層部
分にｎ型能動層２が形成され、その表面にソース電極３
ａ、ドレイン電極３ｂ，ゲート電極５ａ，５ｂが形成さ
れた（図１参照），厚み１５０μｍのＧａＡｓ半導体１
の裏面側から、その上部がソース電極３ａ（ドレイン電
極３ｂ）に達する半球形状のバイアホール６を通常の写
真製版，エッチング技術により形成し、次いで、電解メ
ッキによりＡｕメッキ層からなる背面電極７を該ＧａＡ
ｓ基板１の裏面及びバイアホール６の内周面に形成す
る。
【００４４】次に、図６(b) に示すように、通常の写真
製版技術により、バイアホール６の内周面を被覆してい
る背面電極７の，上記式(1) より計算して得られたバイ
アホールの底部から上記ＧａＡｓ基板１の厚み方向へ向
かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の内周
面に形成された部分の除いて、背面電極７の表面上にレ
ジストパターン１４を形成する。
【００４５】次に、図６(c) に示すように、上記レジス
トパターン１４をマスクにして電解メッキにより、上記
背面電極７の，上記式(1) より計算して得られたバイア
ホール内のその底部から上記ＧａＡｓ基板１の厚み方向
へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に
形成された部分上にＮｉメッキ層１２を形成し、上記レ
ジストパターン１４を除去すると、図６(d) に示す状態
になる。
【００４６】この後、その上面がＡｕメッキ等により被
覆された金属ステム１００ａ（図１参照）上にＡｕＳｎ
ハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に加
熱して、上記ＧａＡｓ半導体１を上記背面電極７介して
ハンダ付けすると、上記Ｎｉ電解メッキ層１２により、
上記バイアホール６内のその底部から上記ＧａＡｓ基板
１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）迄の間の空間部１３に、ＡｕＳｎハンダが侵入せ
ず、この空間部１３が残された，図１に示すＧａＡｓＦ
ＥＴが得られる。
【００４７】このように本実施例のＧａＡｓＦＥＴの製
造方法では、ＧａＡｓ基板１に形成した半球形状のバイ
アホール６の内周面と該ＧａＡｓ基板１の裏面にＡｕメ
ッキ層からなる背面電極７を形成し、該背面電極７とＡ
ｕＳｎハンダ８との間に、ＧａＡｓ基板１と該ＡｕＳｎ
ハンダ８の線膨張係数の差によって生ずる熱応力が該Ｇ
ａＡｓ基板１の破断応力を越えず、かつ、放熱性の低下
を最小限に止めるように、空間部１３を残して、該Ｇａ
Ａｓ基板１を該背面電極７を介して金属ステム１００ａ
上にハンダ付けするようにしたので、ＧａＡｓ基板１に
クラックが発生せず、かつ、放熱効果の低下が最小限に
止められた，従来に比して性能及び信頼性が向上したＧ
ａＡｓＦＥＴを得ることができる。また、背面電極７上
にＮｉ電解メッキ層１２を形成するようにしたので、レ
ジストパターン１４の形成時にレジストの屑が背面電極
７上に残っても、Ｎｉメッキ層を確実に形成することが
でき、その結果、従来の無電解メッキによりＮｉメッキ
層を形成する場合にくらべて、上記性能及び信頼性が向
上した半導体装置を高歩留りに形成することができる。
【００４８】実施例２．図７はこの発明の実施例２によ
るＧａＡｓＦＥＴの構造を示す断面図であり、図におい
て、図１と同一符号は同一または相当する部分を示し、
２００はＧａＡｓＦＥＴで、これは、その上面がＡｕメ
ッキ等で被覆された金属ステム２００ａ上にＧａＡｓＦ
ＥＴチップ２００ｂがＡｕＳｎハンダ８によりハンダ付
けされて構成されている。
【００４９】この図に示すように、本実施例のＧａＡｓ
ＦＥＴ２００は、バイアホール６の内周面を被覆する背
面電極７上にＰｄ膜１５を形成し、このＰｄ膜１５上の
上記実施例１のＧａＡｓＦＥＴにおけるＮｉ電解メッキ
層１２と同様の形成領域、即ち、このＰｄ膜１５の，バ
イアホール６内のその底部からＧａＡｓ基板１の厚み方
向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間
に形成された部分上に、例えばＮｉ−Ｐ，Ｎｉ−Ｂ，Ｎ
ｉ−Ｂ−Ｗ等からなるＮｉ系無電解メッキ層１２ａを形
成し、この状態で、ＧａＡｓＦＥＴチップ２００ｂが、
ＡｕＳｎハンダ８により金属ステム２００ａ上にハンダ
付けされたものである。
【００５０】以下、このＧａＡｓＦＥＴの製造方法を説
明する。図８はＧａＡｓＦＥＴ２００におけるＧａＡｓ
ＦＥＴチップ２００ｂの主要製造工程を示す工程別断面
図で、バイアホール周辺部の断面を示している。図にお
いて、図１，７と同一符号は同一または相当する部分を
示し、１６はレジストパターンである。
【００５１】先ず、ｎ型能動層２，ソース電極３ａ、ド
レイン電極３ｂ，ゲート電極５ａ，５ｂが形成された
（図７参照），厚み１５０μｍのＧａＡｓ半導体１に対
して、図８(a) に示すように、半球形状のバイアホール
６と、該バイアホール６の内周面を被覆する背面電極７
を形成した後、ＰｄＣｌ2 を希塩酸に溶解させた溶液に
背面電極７を浸漬して、Ｐｄ膜１５を形成する。
【００５２】次に、図８(b) に示すように、通常の写真
製版技術により、実施例１と同様に、バイアホール６の
内周面を被覆している背面電極７上に形成されたＰｄ膜
１５の，バイアホール６内のその底部から上記式(1) よ
り計算して得られたＧａＡｓ基板１の厚み方向へ向かう
距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に形成され
た部分の除いて、Ｐｄ膜１５上にレジストパターン１６
を形成する。
【００５３】次に、図８(c) に示すように、上記レジス
トパターン１６をマスクにして無電解メッキにより、Ｐ
ｄ膜１５の露出している部分上に例えばＮｉ−Ｐ，Ｎｉ
−Ｂ，Ｎｉ−Ｂ−Ｗ等からなるＮｉ系メッキ層１２ａを
形成し、上記レジストパターン１６を除去すると、図８
(d) に示す状態になる。
【００５４】この後、その上面がＡｕメッキ等により被
覆された金属ステム２００ａ（図７参照）上にＡｕＳｎ
ハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に加
熱して、上記ＧａＡｓ半導体１を上記Ｐｄ膜１５を金属
ステム２００ａにハンダ付けすると、図７に示す，上記
Ｎｉ系無電解メッキ層１２ａにより、上記バイアホール
６内のその底部から上記ＧａＡｓ基板１の厚み方向へ向
かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の空間
部１３に、ＡｕＳｎハンダが侵入せず、この空間部１３
が残された，ＧａＡｓＦＥＴ２００が得られる。
【００５５】このような本実施例のＧａＡｓＦＥＴにお
いても、上記実施例１のＧａＡｓＦＥＴと同様に、バイ
アホール６内に、ＧａＡｓ基板１とＡｕＳｎハンダ８の
線膨張係数の差によって生ずる熱応力が該ＧａＡｓ基板
１の破断応力を越えず、かつ、放熱性の低下を最小限に
止めるようにＡｕＳｎハンダ８が浸入し、該バイアホー
ル６内に空間部１３が残されているので、ＧａＡｓ基板
１にクラックが発生せず、かつ、放熱効果の低下が最小
限に止められた，従来に比して性能及び信頼性が向上し
たＧａＡｓＦＥＴを得ることができる。また、背面電極
７上にＮｉ系無電解メッキ層１２ａに対して優れた被着
性を有するＰｄ膜１５を形成してから、Ｎｉ系無電解メ
ッキ層１２ａを形成するようにしたので、確実に上記バ
イアホール６内に上記空間部１３を残すことができ、上
記性能及び信頼性に優れた半導体装置を高歩留りに形成
することができる。
【００５６】実施例３．図９はこの発明の実施例３によ
るＧａＡｓＦＥＴにおけるＧａＡｓＦＥＴチップの主要
製造工程を示す工程別断面図で、バイアホール周辺部の
断面を示している。図において、図１と同一符号は同一
または相当する部分を示し、１７はレジストパターンで
ある。尚、このＧａＡｓＦＥＴの全体構成は図１に示す
上記実施例１のＧａＡｓＦＥＴと同じになる。
【００５７】以下、このＧａＡｓＦＥＴの製造方法を説
明する。背面電極７の形成までは実施例１と同じ工程が
行われ、この後、図９(a) に示すように、背面電極７の
全面に対してＮｉ電解メッキ層１２を形成する。次に、
図９(b) に示すように、Ｎｉ電解メッキ層１２の，バイ
アホール６の底部から上記式(1) より計算して得られた
ＧａＡｓ基板１の厚み方向へ向かう距離ｄ＝７３．７μ
ｍ（≒７４μｍ）迄の間の内周面に形成された部分にの
み、通常の写真製版技術により、レジストパターン１７
を形成する。次に、図９(c) に示すように、このレジス
トパターン１７をマスクにしてイオンミリング或いは電
解エッチングによりレジストパターン１７で覆われてい
ない部分のＮｉ電解メッキ層１２のを除去し、上記レジ
ストパターン１７を除去すると、図９(d) に示す状態に
なる。 この後、実施例１と同様にして、その上面がＡ
ｕメッキ等により被覆された金属ステム上にＡｕＳｎハ
ンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に加熱
して、上記ＧａＡｓ半導体１を背面電極７を介してハン
ダ付けすると、図１に示す実施例１のＧａＡｓＦＥＴ１
００と同じ，上記Ｎｉ電解メッキ層１２により、上記バ
イアホール６内のその底部から上記ＧａＡｓ基板１の厚
み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄
の間の空間部１３にＡｕＳｎハンダ８が侵入せず、この
空間部１３が残された，ＧａＡｓＦＥＴが得られる。
【００５８】このように本実施例のＧａＡｓＦＥＴの製
造方法においても、実施例１のＧａＡｓＦＥＴ１００と
同様の，ＧａＡｓ基板１にクラックが発生せず、かつ、
放熱効果の低下が最小限に止められた，従来に比して性
能及び信頼性が向上したＧａＡｓＦＥＴを得ることがで
きる。また、本実施例では背面電極７上にＮｉ電解メッ
キ層１２を形成した後、該Ｎｉ電解メッキ層１２のパタ
ーニングを行うので、Ｎｉ電解メッキ層１２をバイアホ
ール内の所定の部分、即ち、背面電極７の，バイアホー
ル６内のその底部からＧａＡｓ基板１の厚み方向へ向か
う距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に形成さ
れた部分上に確実に残すことができ、上記性能及び信頼
性に優れた半導体装置を高歩留りに形成することができ
る。
【００５９】実施例４．図１０はこの発明の実施例４に
よるＧａＡｓＦＥＴにおけるＧａＡｓＦＥＴチップの主
要製造工程を示す工程別断面図で、バイアホール周辺部
の断面を示している。図において、図９と同一符号は同
一または相当する部分を示し、１８はレジスト、１８ａ
はレジストパターンである。尚、このＧａＡｓＦＥＴの
全体構成は図１に示す上記実施例１のＧａＡｓＦＥＴと
同じになる。
【００６０】即ち、上記実施例３の製造方法では、背面
電極７の，バイアホール６内の底部から上記式(1) より
計算して得られたＧａＡｓ基板１の厚み方向へ向かう距
離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の内周面に形
成された部分上に、通常の写真製版技術により、選択的
にレジストパターン１７を形成するようにしたが、この
実施例の製造方法は、図１０(a) (b) に示すように、背
面電極７の全面にレジスト１８を塗布した後、エッチバ
ックにより、上記背面電極７の，バイアホール６内の底
部から上記式(1) より計算して得られたＧａＡｓ基板１
の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）迄の間の内周面に形成された部分上に、レジストパ
ターン１８ａを形成するようにしたものである。尚、こ
のレジストパターン１８ａの形成後の工程は、上記実施
例３と同様であるので、ここでは説明を省略する。
【００６１】このような本実施例のＧａＡｓＦＥＴの製
造方法においても、実施例１のＧａＡｓＦＥＴ１００と
同様の，ＧａＡｓ基板１にクラックが発生せず、かつ、
放熱効果の低下が最小限に止められた，従来に比して性
能及び信頼性が向上したＧａＡｓＦＥＴを得ることがで
きる。また、レジストパターン１８ａをエッチバックに
よって形成するので、上記実施例３に比べて、より高精
度にレジストパターン１８ａを上記背面電極７の，バイ
アホール６内の底部から上記式(1) より計算して得られ
たＧａＡｓ基板１の厚み方向へ向かう距離ｄ＝７３．７
μｍ（≒７４μｍ）迄の間の内周面に形成された部分上
に形成することができ、製造歩留りを高めることができ
る。
【００６２】実施例５．図１１はこの発明の実施例５に
よるＧａＡｓＦＥＴの構造を示す断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、３００はＧａＡｓＦＥＴで、これは、その上面がＡ
ｕメッキ等で被覆された金属ステム３００ａ上にＧａＡ
ｓＦＥＴチップ３００ｂがＡｕＳｎハンダ８によりハン
ダ付けされて構成されている。
【００６３】この図に示すように、本実施例のＧａＡｓ
ＦＥＴ３００は、バイアホール６の内周面を被覆する背
面電極７上の，上記実施例１のＧａＡｓＦＥＴにおける
Ｎｉ電解メッキ層１２と同様の形成領域、即ち、背面電
極７の，バイアホール６の底部からＧａＡｓ基板１の厚
み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄
の間の内周面に形成された部分上に、Ｔｉ，Ｍｏ，Ｃ
ｒ，Ｎｉの内の何れか一種の蒸着或いはスパッタ膜１９
を形成し、この状態で、ＧａＡｓＦＥＴチップ３００ｂ
が、ＡｕＳｎハンダ８により金属ステム３００ａ上にハ
ンダ付けされたものである。
【００６４】以下、このＧａＡｓＦＥＴの製造方法を説
明する。図１２は上記ＧａＡｓＦＥＴ３００におけるＧ
ａＡｓＦＥＴチップ３００ｂの主要製造工程を示す工程
別断面図で、バイアホール周辺部の断面を示している。
図において、図１，１１と同一符号は同一または相当す
る部分を示し、１６はレジストパターンである。
【００６５】背面電極７の形成までは実施例１と同じ工
程が行われ、この後、図１２(a) に示すように、背面電
極７の全面に対してＴｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れ
か一種の蒸着或いはスパッタ膜１９を形成する。次に、
図１２(b) に示すように、Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内
の何れか一種の蒸着或いはスパッタ膜１９の，バイアホ
ール６の底部から上記式(1) より得られたＧａＡｓ基板
１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）迄の間の内周面に形成された部分にのみ、通常の写
真製版技術により、レジストパターン１７を形成する。
次に、図１２(c) に示すように、このレジストパターン
１７をマスクにしてイオンミリング或いはウエットエッ
チングによりレジストパターン１７で覆われていない部
分のＴｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一種の蒸着或
いはスパッタ膜１９を除去し、上記レジストパターン１
７を除去すると、図１２(d) に示す状態になる。
【００６６】この後、実施例１と同様にして、その上面
がＡｕメッキ等により被覆された金属ステム上にＡｕＳ
ｎハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に
加熱して、上記ＧａＡｓ半導体１を背面電極７を介して
ハンダ付けすると、図１に示す実施例１のＧａＡｓＦＥ
Ｔ１００と同じ，上記Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何
れか一種の蒸着或いはスパッタ膜１９により、上記バイ
アホール６内のその底部から上記ＧａＡｓ基板１の厚み
方向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の
間の空間部１３にＡｕＳｎハンダ８が侵入せず、この空
間部１３が残された，ＧａＡｓＦＥＴ（図２(b) 参照）
が得られる。
【００６７】このように本実施例のＧａＡｓＦＥＴの製
造方法においても、実施例１のＧａＡｓＦＥＴ１００と
同様の，ＧａＡｓ基板１にクラックが発生せず、かつ、
放熱効果の低下が最小限に止められた，従来に比して性
能及び信頼性が向上したＧａＡｓＦＥＴを得ることがで
きる。また、本実施例では背面電極７上にＡｕＳｎハン
ダに対して濡れ性をもたない，Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉ
の内の何れか一種の蒸着或いはスパッタ膜１９を形成し
た後、これをパターニングするので、該Ｔｉ，Ｍｏ，Ｃ
ｒ，Ｎｉの内の何れか一種の蒸着或いはスパッタ膜１９
をバイアホール内の所定の部分、即ち、背面電極７の，
バイアホール６の底部からＧａＡｓ基板１の厚み方向へ
向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の内
周面に形成された部分上に確実に残すことができ、上記
性能及び信頼性に優れた半導体装置を高歩留りに形成す
ることができる。
【００６８】実施例６．図１３はこの発明の実施例６に
よるＧａＡｓＦＥＴにおけるＧａＡｓＦＥＴチップの主
要製造工程を示す工程別断面図で、バイアホール周辺部
の断面を示している。図において、図１と同一符号は同
一または相当する部分を示し、２０はレジスト、２０ａ
はレジストパターンである。尚、このＧａＡｓＦＥＴの
全体構成は図１に示す上記実施例１のそれと同じにな
る。
【００６９】以下、このＧａＡｓＦＥＴの製造方法を説
明する。背面電極７の形成までは実施例１と同じ工程が
行われ、この後、図１３(a) に示すように、背面電極７
の全面に対してＴｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一
種の蒸着或いはスパッタ膜１９を形成し、更に、該Ｔ
ｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一種の蒸着或いはス
パッタ膜１９上にレジスト２０を塗布する。次に、図１
３(b) に示すように、エッチバックを行って、Ｔｉ，Ｍ
ｏ，Ｃｒ，Ｎｉの内の何れか一種の蒸着或いはスパッタ
膜１９の，バイアホール６内のその底部から上記式(1)
より計算して得られたＧａＡｓ基板１の厚み方向へ向か
う距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に形成さ
れた部分上にのみレジストパターン２０ａを残す。次
に、このレジストパターン２０ａをマスクにして、イオ
ンミリング或いは電解エッチングによりレジストパター
ン２０ａで覆われていない部分のＴｉ，Ｍｏ，Ｃｒ，Ｎ
ｉの内の何れか一種の蒸着或いはスパッタ膜１９を除去
し、上記レジストパターン２０ａを除去すると、図１３
(d) に示す状態になる。
【００７０】この後、実施例１と同様にして、その上面
がＡｕメッキ等により被覆された金属ステム上にＡｕＳ
ｎハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に
加熱して、上記ＧａＡｓ半導体１を背面電極７を介して
ハンダ付けすると、図１に示す実施例１のＧａＡｓＦＥ
Ｔ１００と同じ，上記Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何
れか一種の蒸着或いはスパッタ膜１９により、上記バイ
アホール６内のその底部から上記ＧａＡｓ基板１の厚み
方向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の
間の空間部１３にＡｕＳｎハンダ８が侵入せず、この空
間部１３が残された，ＧａＡｓＦＥＴが得られる。
【００７１】このように本実施例のＧａＡｓＦＥＴの製
造方法においても、実施例１のＧａＡｓＦＥＴ１００と
同様の，ＧａＡｓ基板１にクラックが発生せず、かつ、
放熱効果の低下が最小限に止められた，従来に比して性
能及び信頼性が向上したＧａＡｓＦＥＴを得ることがで
きる。また、本実施例では背面電極７上にＴｉ，Ｍｏ，
Ｃｒ，Ｎｉの内の何れか一種の蒸着或いはスパッタ膜１
９を形成した後、該Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れ
か一種の蒸着或いはスパッタ膜１９のパターニングを行
うので、Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一種の蒸
着或いはスパッタ膜１９をバイアホール内の所定の部
分、即ち、背面電極７の，バイアホール６内のその底部
からＧａＡｓ基板１の厚み方向へ向かう距離ｄ＝７３．
７μｍ（≒７４μｍ）迄の間に形成された部分上に確実
に残すことができ、上記性能及び信頼性に優れた半導体
装置を高歩留りに形成することができる。
【００７２】実施例７．図１４はこの発明の実施例７に
よるＧａＡｓＦＥＴにおけるＧａＡｓＦＥＴチップの主
要製造工程を示す工程別断面図で、バイアホール周辺部
の断面を示している。図において、図１と同一符号は同
一または相当する部分を示し、１２ｂはＮｉ電解メッキ
層１２表面に形成された酸化層である。
【００７３】以下、このＧａＡｓＦＥＴの製造方法を説
明する。このＧａＡｓＦＥＴの製造工程は、実施例１と
同様の工程により図１４(a) に示す状態（図６(d) 参
照）、即ち、背面電極７の，バイアホール６内のその底
部から上記式(1) より計算して得られたＧａＡｓ基板１
の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）迄の間に形成された部分上にのみＮｉ電解メッキ層
１２が残された状態にした後、更に、図１４(b) に示す
ように、該Ｎｉ電解メッキ層１２の表面を酸素アッシン
グにより積極的に酸化させ、酸化層１２ｂを形成し、こ
の後、実施例１と同様にして、ＧａＡｓ基板１をその上
面がＡｕメッキ等により被覆された金属ステム上にＡｕ
Ｓｎハンダ（Ａｕ：Ｓｎ＝８：２）８により、背面電極
７を介してハンダ付けするようにしたものである。
【００７４】このような本実施例のＧａＡｓＦＥＴの製
造方法では、背面電極７上に形成されたＮｉ電解メッキ
層１２の表面を更に酸化するようにしたので、確実に該
Ｎｉ電解メッキ層１２をＡｕＳｎハンダに対して濡れな
くすることができ、バイアホール６内のその底部から上
記式(1) より計算して得られたＧａＡｓ基板１の厚み方
向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間
に空間部１３が残された（図２(a) 参照），ＧａＡｓ基
板１にクラックが発生せず、かつ、放熱効果の低下が最
小限に止められた，従来に比して性能及び信頼性が向上
したＧａＡｓＦＥＴを高歩留りに製造することができ
る。
【００７５】実施例８．図１５はこの発明の実施例８に
よるＧａＡｓＦＥＴの構造を示す断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、４００はＧａＡｓＦＥＴで、これは、その上面がＡ
ｕメッキ等で被覆された金属ステム４００ａ上にＧａＡ
ｓＦＥＴチップ４００ｂがＡｕＳｎ合金メッキ層２１に
よりハンダ付けされて構成されている。
【００７６】ここで、ＧａＡｓＦＥＴチップ４００ｂの
半球形状のバイアホール６の内部においては、該バイア
ホール６の内周面に形成された背面電極７の，該バイア
ホール６の底部から開口方向に向かう所定範囲内の凹部
領域とＡｕＳｎ合金メッキ層２１との間に、空間部１３
が形成されている。
【００７７】図１６は上記ＧａＡｓＦＥＴ４００のダイ
ボンディング前のＧａＡｓＦＥＴチップ４００ｂにおけ
るバイアホール周辺部を示した断面図（図１６(a) ）
と、ダイホンディング後のＧａＡｓＦＥＴ４００におけ
るバイアホール周辺部を示した断面図（図１６(b) ）で
ある。図において、図２，図１５と同一符号は同一また
は相当する部分を示している。尚、図中ｄは図２と同じ
距離７３．７μｍ（≒７４μｍ）であるが、ここでは半
球形状のバイアホール６内のＡｕＳｎ合金メッキ層Ｎｉ
２１を形成しない領域を特定している。
【００７８】以下、このＧａＡｓＦＥＴの製造方法を説
明する。図１７は上記ＧａＡｓＦＥＴチップ４００ｂの
主要製造工程を示す工程別断面図で、バイアホール周辺
部の断面を示している。図において、図１５，１６と同
一符号は同一または相当する部分を示し、２１はレジス
トパターンである。
【００７９】先ず、図１７(a) に示すように、その上層
部分にｎ型能動層２が形成され、その表面にソース電極
３ａ、ドレイン電極３ｂ，ゲート電極５ａ，５ｂが形成
された（図１５参照），厚み１５０μｍのＧａＡｓ半導
体１の裏面側から、その上部がソース電極３ａ（ドレイ
ン電極３ｂ）に達する半球形状のバイアホール６を通常
の写真製版，エッチング技術により形成し、ＧａＡｓ基
板１の裏面及びバイアホール６の内周面に電界メッキに
よりＡｕメッキ層からなる背面電極７を形成した後、通
常の写真製版により、バイアホール６の内周面を被覆し
ている背面電極７の，上記式(1) より計算して得られた
バイアホール６の底部から上記ＧａＡｓ基板１の厚み方
向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間
の内周面に形成された部分上に、レジストパターン２２
を形成する。
【００８０】次に、図１７(c) に示すように、上記レジ
ストパターン２２をマスクにして電解メッキにより、上
記背面電極７の露出する部分上にＡｕＳｎ合金メッキ層
２１を３〜２０μｍ程度の厚みに形成し、上記レジスト
パターン２２を除去すると、図１７(c) に示す状態にな
る。
【００８１】そして、この後、図１６(b) に示したよう
に、ＡｕＳｎ合金メッキ層２１を３００℃程度に加熱し
て溶融させ、この溶融したＡｕＳｎ合金メッキ層２１に
より、ＧａＡｓ半導体１の背面電極７を、その上面がＡ
ｕメッキ等により被覆された金属ステム４００ａに接着
すると、バイアホール６内のその底部から上記ＧａＡｓ
基板１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７
４μｍ）迄の間に空間部１３には溶融したＡｕＳｎ合金
が侵入せず、この空間部１３が残された，図１５に示す
ＧａＡｓＦＥＴが得られる。ここで、ＡｕＳｎ合金メッ
キ層２１はその厚みを上記３〜２０μｍとしていること
で、溶融してバイアホール６内に浸入してくるＡｕＳｎ
合金が、上記バイアホール６内のその底部から上記Ｇａ
Ａｓ基板１の厚み方向へ向かう距離ｄ＝７３．７μｍ
（≒７４μｍ）迄の空間部に達しないように、その存在
量が制御されている。
【００８２】このように本実施例のＧａＡｓＦＥＴの製
造方法では、上記実施例１と同様に、バイアホール６内
に、ＧａＡｓ基板１とＡｕＳｎ合金（ＡｕＳｎ合金メッ
キ層２１）の線膨張係数の差によって生ずる熱応力が該
ＧａＡｓ基板１の破断応力を越えず、かつ、放熱性の低
下を最小限に止めるように、ＧａＡｓ基板１が金属ステ
ム４００ａ上に接着されるので、ＧａＡｓ基板１にクラ
ックが発生せず、かつ、放熱効果の低下が最小限に止め
られた，従来に比して性能及び信頼性が向上したＧａＡ
ｓＦＥＴを得ることができる。また、ＡｕＳｎ合金メッ
キ層２１の厚みの制御は容易に行えるので、ＡｕＳｎハ
ンダを用いる場合に比べて、より再現性よく上記の性能
及び信頼性が向上したＧａＡｓＦＥＴを得ることがで
き、製造歩留りを高めることができる。
【００８３】実施例９．図１７はこの発明の実施例９に
よるＧａＡｓＦＥＴにおけるＧａＡｓＦＥＴチップの主
要製造工程を示す工程別断面図で、バイアホール周辺部
の断面を示している。図において、図１６と同一符号は
同一または相当する部分を示し、２３はレジスト、２３
ａはレジストパターンである。
【００８４】即ち、上記実施例８の製造方法では、背面
電極７の，バイアホール６の底部から上記ＧａＡｓ基板
１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）迄の間の内周面に形成された部分上に、通常の写真
製版技術により選択的にレジストパターン２２を形成す
るようにしたが、この実施例の製造方法は、図１８(a)
(b) に示すように、背面電極７の全面にレジスト２３を
塗布した後、エッチバックにより、背面電極７の，バイ
アホール６の底部から上記ＧａＡｓ基板１の厚み方向へ
向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の内
周面に形成された部分上にレジストパターン２３ａを形
成するようにしたものである。尚、このレジストパター
ン２３ａの形成後は、上記実施例８ト同様であるので、
ここでは説明を省略する。
【００８５】このような本実施例のＧａＡｓＦＥＴの製
造方法においても、上記実施例８と同様に、ＧａＡｓ基
板１にクラックが発生せず、かつ、放熱効果の低下が最
小限に止められた，従来に比して性能及び信頼性が向上
したＧａＡｓＦＥＴを得ることができる。また、レジス
トパターン２３をエッチバックによって形成するので、
上記実施例８に比べて、より高精度にレジストパターン
２３を上記背面電極７の，バイアホール６の底部から上
記ＧａＡｓ基板１の厚み方向へ向かう距離ｄ＝７３．７
μｍ（≒７４μｍ）迄の間の内周面に形成された部分上
に形成することができ、製造歩留りを高めることができ
る。
【００８６】尚、上記何れの実施例においてもＧａＡｓ
ＦＥＴについて説明したが、本発明が他の材料からなる
半導体基板を用いた他の種類の半導体装置についても適
用できることは言うまでもない。
【００８７】
【発明の効果】以上のように、この発明によれば、半導
体基板のバイアホール内に、その線膨張係数と半導体基
板の線膨張係数によって生ずる熱応力が、該半導体基板
の破断応力を越えない範囲で最大になるような状態に、
ハンダ材を浸入させて、該半導体基板と導電性基体とを
ハンダ付けするようにしたので、半導体基板にはクラッ
クが発生せず、かつ、放熱効果の低下が最小限に止めら
れた，従来に比して性能及び信頼性が向上した半導体装
置を得ることができる効果がある。
【００８８】更に、この発明によれば、半導体基板のバ
イアホール内に、クラックの発生を防止できる範囲で、
放熱性の低下を最小限に止めることができる容積をもつ
空間部が残るように、該半導体基板の裏面及びバイアホ
ールの内周面に形成された背面電極を介して、該半導体
基板を導電性基体上にハンダ付けするようにしたので、
半導体基板にクラックが発生せず、かつ、放熱効果の低
下が最小限に止められた，従来に比して性能及び信頼性
が向上した半導体装置を得ることができる効果がある。
【００８９】更に、この発明によれば、上記背面電極の
所定部分に、電解メッキにより、上記空間部を残すため
の，上記ハンダ材に対して濡れ性をもたない被膜を形成
するようにしたので、このハンダ材に対して濡れ性をも
たない被膜を確実に形成することができ、上記従来に比
して性能及び信頼性が向上した半導体装置を高歩留りに
製造できる効果がある。
【００９０】更に、この発明によれば、上記ハンダ材に
対して濡れ性をもたない被膜を、蒸着或いはスパッタに
より形成するようにしたので、このハンダ材に対して濡
れ性をもたない被膜を確実に形成することができ、上記
従来に比して性能及び信頼性が向上した半導体装置を高
歩留りに製造できる効果がある。
【００９１】更に この発明によれば、上記背面電極の
表面を、上記ハンダ材に対して濡れ性をもたない被膜に
対して良好な被着性を有する膜で覆った後、この膜上に
上記ハンダ材に対して濡れ性をもたない被膜を形成する
ようしたので、このハンダ材に対して濡れ性をもたない
被膜を確実に形成することができ、従来に比して性能及
び信頼性に優れた半導体装置を高歩留りに製造できる効
果がある。
【００９２】更に、この発明によれば、半導体基板のバ
イアホール内に、クラックの発生を防止できる範囲で、
放熱性の低下を最小限に止める容積をもつ空間部が残る
ように、該半導体基板の裏面及びバイアホールの内周面
に形成された背面電極を介して、該背面電極上に形成し
たメッキ層により、該半導体基板と導電性基体とを接着
するようにしたので、半導体基板にはクラックが発生せ
ず、かつ、放熱効果の低下が最小限に止められた，従来
に比して性能及び信頼性が向上した半導体装置を得るこ
とができる効果がある。また、上記メッキ層の層厚はそ
の形成時に高精度に制御できるので、上記従来に比して
性能及び信頼性が向上した半導体装置を再現良く形成す
ることができ、製造歩留りを高めることができる効果が
ある。
【図面の簡単な説明】
【図１】この発明の実施例１によるＧａＡｓＦＥＴの構
造を示す上面図と断面図である。
【図２】図１に示すＧａＡｓＦＥＴにおけるＧａＡｓＦ
ＥＴのダイボンディング前の構造を示す断面図とダイボ
ンディング後のＧａＡｓＦＥＴの構造を示す断面図であ
る。
【図３】ダイボンディングにより半導体基板にクラック
が生ずるメカニズムを説明するための図である。
【図４】ダイボンディング時に半導体基板のバイアホー
ル周辺部にかかる熱応力（σ）とバイアール周辺部にお
ける基板の厚みとの関係を示した図である。
【図５】半導体基板のバイアホール周辺部におけるクラ
ックの発生領域を示した図である。
【図６】図１に示すＧａＡｓＦＥＴにおけるＧａＡｓＦ
ＥＴチップの主要製造工程を示す工程別断面図である。
【図７】この発明の実施例２によるＧａＡｓＦＥＴの構
造を示す断面図である。
【図８】図７に示すＧａＡｓＦＥＴにおけるＧａＡｓＦ
ＥＴチップの主要製造工程を示す工程別断面図である。
【図９】この発明の実施例３によるＧａＡｓＦＥＴにお
けるＧａＡｓＦＥＴチップの主要製造工程を示す工程別
断面図である。
【図１０】この発明の実施例４によるＧａＡｓＦＥＴに
おけるＧａＡｓＦＥＴチップの主要製造工程を示す工程
別断面図である。
【図１１】この発明の実施例５によるＧａＡｓＦＥＴの
構造を示す断面図である。
【図１２】図１１に示すＧａＡｓＦＥＴにおけるＧａＡ
ｓＦＥＴチップの主要製造工程を示す工程別断面図であ
る。
【図１３】この発明の実施例６によるＧａＡｓＦＥＴに
おけるＧａＡｓＦＥＴチップの主要製造工程を示す工程
別断面図である。
【図１４】この発明の実施例７によるＧａＡｓＦＥＴに
おけるＧａＡｓＦＥＴチップの主要製造工程を示す工程
別断面図である。
【図１５】この発明の実施例８によるＧａＡｓＦＥＴの
構造を示す断面図である。
【図１６】図１５に示すＧａＡｓＦＥＴにおけるＧａＡ
ｓＦＥＴのダイボンディング前の構造を示す断面図とダ
イボンディング後のＧａＡｓＦＥＴの構造を示す断面図
である。
【図１７】図１５に示すＧａＡｓＦＥＴにおけるＧａＡ
ｓＦＥＴチップの主要製造工程を示す工程別断面図であ
る。
【図１８】この発明の実施例９によるＧａＡｓＦＥＴに
おけるＧａＡｓＦＥＴチップの主要製造工程を示す工程
別断面図である。
【図１９】従来のＧａＡｓＦＥＴの構造を示す上面図と
断面図である。
【図２０】図１９に示すＧａＡｓＦＥＴにおけるＧａＡ
ｓＦＥＴのダイボンディング前の構造を示す断面図とダ
イボンディング後のＧａＡｓＦＥＴの構造を示す断面図
である。
【図２１】従来のＧａＡｓＦＥＴの構造を示す断面図で
ある。
【符号の説明】
１ ＧａＡｓ基板 １ｂ クラック発生領域 ２ ｎ型能動層 ３ａ，３ｂ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ バイアホール ６ａ バイアホール内の空間 ７ 背面電極 ８ ＡｕＳｎハンダ ９ ステムリード １０ 絶縁リング １１ ボンディングワイヤ １２ Ｎｉ電解メッキ層 １２ａ Ｎｉ系無電解メッキ層 １２ｂ 酸化層 １３ 空間部 １４，１６，１７，１８ａ，２０ａ，２２，２３ａ レ
ジストパターン １５ Ｐｄ膜 １８，２０，２３ レジスト １９ Ｔｉ，Ｍｏ，Ｎｉ，Ｃｒ等の蒸着或いはスパッタ
膜 ２１ ＡｕＳｎ合金メッキ層 ２４ Ｎｉ系無電解メッキ層 １００，２００，３００，４００，５００ ＧａＡｓＦ
ＥＴ １００ｂ，２００ｂ，３００ｂ，４００ｂ，５００ｂ
ＧａＡｓＦＥＴチップ １００ａ，２００ａ，３００ａ，４００ａ，５００ａ
金属ステム １１１ 短冊状の微小部分
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置およびその製造方法
【特許請求の範囲】
【数１】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
イボンディング温度と常温（２５℃）との温度差であ
る。）
【数２】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
イボンディング温度と常温（２５℃）との温度差であ
る。）
【数３】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
イボンディング温度と常温（２５℃）との温度差であ
る。）
【数４】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
イボンディング温度と常温（２５℃）との温度差であ
る。）
【数５】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
イボンディング温度と常温（２５℃）との温度差であ
る。）
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特に、その半導体基板の裏面側から該
半導体基板を貫通する，接地用のバイアホールを形成し
てなる半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図１９は、従来の高周波，高出力ＧａＡ
ｓ電界効果トランジタ（以下、単にＧａＡｓＦＥＴと称
す。）を搭載した半導体装置の構造を示す図であり、図
１９(a) はその上面図、図１９(b) は図１９(a) のXIXb
−XIXb線における断面図である。図において、５００は
半導体装置で、これは、その表面がＡｕメッキ等で被覆
されたダイパッド５００ａ上にＧａＡｓＦＥＴチップ５
００ｂをＡｕＳｎハンダによりハンダ付けして構成され
ている。
【０００３】上記ＧａＡｓＦＥＴチップ５００ｂにおい
て、１はＧａＡｓ基板、２はＧａＡｓ基板１の上層部に
形成されたｎ型の能動層、３ａ，３ｂはＡｕ系の合金金
属からなるソース電極、４はＡｕ系の合金金属からなる
ドレイン電極、５ａ，５ｂはゲート電極、６は基板の裏
面側から形成された，ソース電極３ａ，３ｂの底面を表
出させる半球形状のバイアホール、７はＡｕ電解メッキ
層からなり，ＧａＡｓ基板１の裏面及び半球形状のバイ
アホール６の内周面を被覆し、その一部が上記ソース電
極３ａ，３ｂに接触する背面電極、８はＡｕＳｎハン
ダ、９はリード、１０は絶縁リング、１１はボンディン
グワイヤである。ここで、半球形状のバイアホール６と
該バイアホール６の内周面に形成されている背面電極７
は、上記ＧａＡｓＦＥＴチップ５００ｂの接地と放熱を
行う機能を有している。
【０００４】一方、図２０は上記半導体装置５００のダ
イボンディング前のＧａＡｓＦＥＴチップ５００ｂにお
けるバイアホール周辺部を示した断面図（図２０(a)
と、ダイホンディング後の半導体装置５００におけるバ
イアホール周辺部を示した断面図（図２０(b) ）であ
る。図において、図１９と同一符号は同一または相当す
る部分を示し、６ａはバイアホール内の空間部、１ａは
ダイボンディングによりＧａＡｓ基板１に発生したクラ
ックである。
【０００５】ところで、従来の半導体装置のダイボンデ
ィングでは、一般に、その接着性が良好で、かつ、放熱
性にも優れることから、ＡｕＳｎバンダが多く用いられ
ている。しかるに、上記図２０に示すように、基板（Ｇ
ａＡｓ基板１）の裏面側にバイアホール６が形成された
半導体チップ（ＧａＡｓＦＥＴチップ５００ｂ）を、ダ
イパッド上にダイボンディングすると、バイアホール６
の空間部６ａ内に加熱により溶融したＡｕＳｎバンダ８
が侵入し、これが冷却して固化する際に、ＡｕＳｎハン
ダ８と基板（ＧａＡｓ基板１）間でこれらの線膨張率の
差による熱応力が発生し、その結果、この熱応力の影響
により基板（ＧａＡｓ基板１）のバイアホール６の周辺
部のその厚みが薄くなった部分にクラック１ａが発生
し、得られる半導体装置の性能及び信頼性が低下し、製
造歩留りが低下してしまうという問題点があった。そこ
で、本発明者はかかる問題点に鑑み、上記クラックの発
生を抑制できるダイボンディング方法を公開技報９１−
１１８７０に提案した。
【０００６】図２１はこのダイボンディング方法を説明
するための図で、ダイボンディング後の半導体装置にお
けるバイアホール周辺部の断面を模式的に示したもので
ある。この図において、図１９，２０と同一符号は同一
または相当する部分を示し、１は基板、３は電極パッ
ド、２４は無電解Ｎｉ−Ｐメッキ層、５００ｃは半導体
チップである。
【０００７】このダイボンディング方法は、上記図２１
に示すように、半導体チップ５００ｃの基板１裏面に形
成された電解Ａｕメッキ層からなる背面電極７のバイア
ホール６の内周面を被覆している部分を、ＡｕＳｎハン
ダに対して濡れ性の悪い無電解Ｎｉ−Ｐメッキ層２４で
被覆し、この状態で、ＡｕＳｎハンダ８により半導体チ
ップ５００ｃをダイパッド５００ａ上にハンダ付けする
ようにしたもので、上記ＡｕＳｎハンダに対して濡れ性
の悪い無電解Ｎｉ−Ｐメッキ層２４の存在により、バイ
アホール６内の空間部６ａへＡｕＳｎハンダ８が浸入す
ることを防止している。尚、上記無電解Ｎｉ−Ｐメッキ
層２４は、半導体チップ５００ｃにおける背面電極７
の，バイアホール６の内周面以外の基板１の裏面に形成
されている部分を予めレジストで覆い、この状態で、無
電解メッキを行うことにより形成される。
【０００８】
【発明が解決しようとする課題】上記本発明者が提案し
た方法は、図２０に示したような従来のダイボンディン
グ方法に比べて、半導体基板のバイアホールの周辺部に
おけるクラックの発生を大幅に低減することができる。
しかしながら、上記提案した方法においては、上記のよ
うに、バイアホール６の内周面の非常に微小な領域に、
レジストマスクを用いた選択無電解メッキによりＮｉ−
Ｐメッキ層２４を成長することから、無電解メッキ特有
のメッキ被着面積が小さくなった場合にメッキ膜が成長
できなくなるといった不具合や、レジストマスクを形成
する際の写真製版工程で生ずるレジトの屑（レジストカ
ム）によりメッキ膜の成長が疎外されてしまうといった
不具合を生じ、実際には、ウエハ面内で約１０〜２０％
の割合でＮｉ−Ｐメッキ層がその内部に形成されないバ
イアホールが発生し、少ない割合ではあるが、依然とし
て半導体基板のバイアホール周辺部にクラックが発生し
た半導体装置が得られてしまうという問題点があった。
【０００９】また、上記図２１に示したように、上記本
発明者が提案した方法により得られたクラックの発生が
ない半導体装置では、バイアホール６の内周面に沿って
形成された無電解Ｎｉ−Ｐメッキ層２４によってバイア
ホール６内へのＡｕＳｎハンダ８の侵入が防止されて、
バイアホール６内に空間部６ａが殆ど残されることにな
る。しかるに、上述したＧａＡｓＦＥＴチップを搭載し
た半導体装置５００や、さらに複数のＦＥＴを集積した
高出力ＧａＡｓＭＭＩＣ（Monolithic Microwave IC ）
においては、その放熱性が装置性能に大きな影響を与え
るため、上記バイアホール６内の空間部６ａの容積は、
半導体基板にクラックを発生させない範囲で、その放熱
性を大きく低下させない，必要最小限の容積に止めるの
が好ましいが、上記提案した方法では、バイアホール６
内に残される空間部の容積が大きくなり過ぎて、装置の
放熱性が大きく低下してしまうという問題点があった。
【００１０】この発明は、上記のような問題点を解決す
るためになされたもので、バイアホール内に残される空
間部が、基板にクラックを発生させず、かつ、放熱効果
を低下させない必要最小限の容積をもつ空間部となるよ
うに、その裏面側からバイアホールが形成された半導体
基板と導電性基体とがダイボンディングされてなる半導
体装置及び該半導体装置を高歩留りに製造することがで
きる製造方法を得ることを目的とする。
【００１１】尚、特開平２−１６２７３５号公報には、
上述した本発明者が公開技法に提案した方法と同様の方
法が提案されているが、該公報においても、装置の放熱
性については全く考慮されておらず、バイアホール内の
空間部がダイボンディング後にもそのまま残されるよう
になっており、上記問題点を解決することはできない。
【００１２】
【課題を解決するための手段】この発明にかかる半導体
装置は、半導体基板のバイアホール内に、該半導体基板
とハンダ材の線膨張係数の差によって生ずる熱応力が、
該半導体基板の破断応力を越えない範囲で最大にするよ
うな状態に，ハンダ材を浸入させて、該半導体基板と導
電性基体とをハンダ付けしたものである。
【００１３】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記バイアホール内のその底部から下記
式(1) より得られる上記半導体基板の厚み方向へ向かう
距離（ｄ）迄の間に空間部が残されるよう、上記背面電
極を上記導電性基体にハンダ付けするようにしたもので
ある。
【００１４】
【数６】
【００１５】（ただし、式中、ｘはバイアホールの深
さ、ｙは半導体基板の最低破断応力、Ｅ1 は半導体基板
材料のヤング率、Ｅ2 はハンダ材料のヤング率、α1 は
半導体基板材料の線膨張率、α2 はハンダ材料の線膨張
率、ΔＴはダイボンディング温度と常温（２５℃）との
温度差である。）更に、この発明にかかる半導体装置及
びその製造方法は、上記背面電極をＡｕメッキ層で形成
し、上記ハンダ材としてＡｕＳｎハンダを用い、上記ハ
ンダ材に対して濡れ性をもたない被膜をＮｉ電界メッキ
膜により形成したものである。
【００１６】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記背面電極をＡｕメッキ層で形成し、
上記ハンダ材としてＡｕＳｎハンダを用い、上記ハンダ
材に対して濡れ性をもたない被膜をＴｉ，Ｍｏ，Ｎｉ，
Ｃｒの内の何れか一種の蒸着或いはスパッタ膜により形
成したものである。
【００１７】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記背面電極をＡｕメッキ層で形成し、
上記ハンダ材としてＡｕＳｎハンダを用い、上記ハンダ
材に対して濡れ性をもたない被膜を、上記Ａｕメッキ層
上にＰｄ膜を介して形成したＮｉ系無電界メッキ膜とし
たものである。
【００１８】更に、この発明にかかる半導体装置及びそ
の製造方法は、上記背面電極をＡｕメッキ層で形成し、
該Ａｕメッキ層からなる背面電極の，上記バイアホール
の底部から上記式(1) により得られる上記半導体基板の
厚み方向へ向かう距離（ｄ）迄の間を被覆している部分
を除いて、該背面電極上にＡｕＳｎメッキ層を形成し、
この状態で、該ＡｕＳｎメッキ層を溶融して、上記背面
電極を導電性基体に接着するようにしたものである。
【００１９】
【作用】この発明においては、半導体基板と該半導体基
板のバイアホール内に浸入するハンダ材の線膨張係数の
差によって生ずる熱応力が、該半導体基板の破断応力を
越えない範囲で最大になるように、該半導体基板を導電
性基体上にハンダ付けするようにしたから、半導体基板
にクラックが発生せず、かつ、放熱効果の低下が最小限
に止められた，従来に比して性能及び信頼性が向上した
半導体装置を得ることができる。
【００２０】更に、この発明においては、半導体基板の
バイアホールの内周面を被覆する背面電極とハンダ材と
の間に、該半導体基板と該ハンダ材の線膨張係数の差に
よって生ずる熱応力を該半導体基板の破断応力を越えな
いようにし、かつ、放熱性の低下を最小限に止める容積
をもつ空間部が残るように、該背面電極を介して該半導
体基板を導電性基体上にハンダ付けするようにしたか
ら、半導体基板にクラックが発生せず、かつ、放熱効果
の低下が最小限に止められた，従来に比して性能及び信
頼性が向上した半導体装置を得ることができる。
【００２１】更に、この発明においては、上記背面電極
の，上記バイアホールの底部から上記式(1) より得られ
る上記半導体基板の厚み方向へ向かう距離（ｄ）迄の間
を被覆している部分上に、上記ハンダ材に対して濡れ性
をもたない被膜を形成し、この状態で、導電性基体に上
記背面電極をハンダ付けするようにしたから、上記バイ
アホール内に上記空間部を確実に残すことができ、従来
に比して性能及び信頼性に優れた半導体装置を再現性良
く形成することができる。
【００２２】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、上記ハンダ材に対して濡れ性
をもたない被膜をＮｉ電界メッキ膜により形成したか
ら、上記Ａｕメッキ層からなる背面電極のバイアホール
内の所定部分を確実にＡｕＳｎハンダに対して濡れ性を
もたない状態にすることができ、従来に比して性能及び
信頼性に優れた半導体装置を高い歩留りでもって製造す
ることができる。
【００２３】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、上記ハンダ材に対して濡れ性
をもたない被膜をＴｉ，Ｍｏ，Ｎｉ，Ｃｒの内の何れか
一種の蒸着或いはスパッタ膜により形成したから、上記
Ａｕメッキ層からなる背面電極のバイアホール内の所定
部分を確実に上記ＡｕＳｎハンダに対して濡れ性をもた
ない状態にすることができ、従来に比して性能及び信頼
性に優れた半導体装置を高い歩留りでもって製造するこ
とができる。
【００２４】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、上記ハンダ材に対して濡れ性
をもたない被膜を、上記Ａｕメッキ層上にＰｄ膜を介し
て形成したＮｉ系無電界メッキ膜としたから、上記Ａｕ
メッキ層からなる背面電極のバイアホール内の所定部分
を確実にＡｕＳｎハンダに対して濡れ性をもたない状態
にすることができ、従来に比して性能及び信頼性に優れ
た半導体装置を高い歩留りでもって製造することができ
る。
【００２５】更に、この発明においては、上記背面電極
をＡｕメッキ層で形成し、該背面電極の，上記バイアホ
ールの底部から上記式(1) により得られる上記半導体基
板の厚み方向へ向かう距離（ｄ）迄の間を被覆する部分
を除き、該背面電極上に所定厚みのＡｕＳｎメッキ層を
形成し、このＡｕＳｎメッキ層を溶融して、上記背面電
極を導電性基体に接着するようにしたから、バイアホー
ルと導電性基体との間には、バイアホール内のバイアホ
ールの底部から半導体基板の厚み方向へ向かう上記距離
（ｄ）迄の間の空間を残してＡｕＳｎメッキが広がるこ
とになり、装置性能及び信頼性に優れた半導体装置を再
現性良く形成することができる。
【００２６】
【実施例】 実施例１．図１は、この発明の実施例１によるＧａＡｓ
ＦＥＴチップを搭載した半導体装置の構造を示す図であ
り、図１(a) はその上面図、図１(b) は図１(a) のIb−
Ib線における断面図である。図において、図１９と同一
符号は同一または相当する部分を示し、１００は半導体
装置で、これは、その上面がＡｕメッキ等で被覆された
ダイパッド１００ａ上にＧａＡｓＦＥＴチップ１００ｂ
をＡｕＳｎハンダによりハンダ付けされて構成されてい
る。
【００２７】ここで、ＧａＡｓＦＥＴチップ１００ｂの
半球形状のバイアホール６の内部においては、該バイア
ホール６の内周面に形成された背面電極７の，該バイア
ホール６の底部から開口方向に向かう所定範囲内の凹部
領域を覆っている部分が、ＡｕＳｎハンダ８に対して濡
れ性の悪いＮｉ電解メッキ層１２で被覆され、このＮｉ
電解メッキ層１２とＡｕＳｎハンダ８との間に、空間部
１３が形成されている。
【００２８】図２は上記半導体装置１００のダイボンデ
ィング前のＧａＡｓＦＥＴチップ１００ｂにおけるバイ
アホール周辺部を示した断面図（図１２(a) ）と、ダイ
ホンディング後の半導体装置１００におけるバイアホー
ル周辺部を示した断面図（図１２(b) ）である。図にお
いて、図１，図２０と同一符号は同一または相当する部
分を示し、ｄは半球形状のバイアホール６内のＮｉ電解
メッキ層１２の形成領域を特定する，該バイアホール６
の底部から基板の厚み方向へ向かう距離を示している。
【００２９】本実施例の半導体装置１００においては、
上記のように、ＧａＡｓＦＥＴチップ１００ｂのバイア
ホール６の内周面に形成された背面電極７の，バイアホ
ール６内のその底部から開口方向に向かう所定範囲内の
凹部領域を覆う部分上のみに選択的にＮｉ電解メッキ層
１１が形成されており、このＮｉ電解メッキ層１１によ
り、上記凹部領域へのＡｕＳｎハンダの侵入が阻止さ
れ、半球形状のバイアホール６内に空間部１３が残され
るわけであるが、このＮｉ電解メッキ層１１の形成領
域、つまり、上記半球形状のバイアホール６の底部から
基板の厚み方向への距離ｄは以下のようにして決定され
ている。
【００３０】先ず、ダイボンディング時に半球形状のバ
イアホールが形成された基板にクラックが発生するメカ
ニズムを簡単なモデルを用いて説明する。ダイボンディ
ング時に、半球形状のバイアホールが形成されたＧａＡ
ｓ基板のバイアホールの近傍にかかる熱応力を求めるた
め、図３に示すように、半球形状のバイアホール６内に
ＡｕＳｎハンダ８が充填された状態で、ＧａＡｓ基板１
における半球形状のバイアホール６の近傍を、半球形状
のバイアホール６の開口部の中心を基準して、短冊状の
微小部分１１１に分割し、それぞれの部分がＧａＡｓと
ＡｕＳｎバンダの二層膜、つまりバイメタルになってい
ると考える。尚、実際はＡｕＳｎハンダがバイアホール
６内に充填されるとき、ＧａＡｓ／Ａｕメッキ／ＡｕＳ
ｎハンダの三層となるが、ここではＧａＡｓ／ＡｕＳｎ
ハンダの二層と考え、各々の厚みをｔ1 ，ｔ2 とする。
【００３１】上記短冊状の二層膜には、熱そりなどの変
形による応力緩和ができないと仮定したとき、該二層間
の線膨張率の差異によって生じる熱応力（σ）は、下記
式(2) に従う。 σ＝ΔＴ（α1 −α2 ）Ｅ1 Ｅ2 ｔ2 ／（ｔ1 Ｅ1 ＋ｔ2 Ｅ2 ）…(2) 上記式中、ΔＴ：ダイボンディング温度（３００℃）と
常温（２５℃）との温度差（２７５deg.）、α1 ：Ｇａ
Ａｓの線膨張率、α2 ：ＡｕＳｎハンダの線膨張率、Ｅ
1 ：ＧａＡｓのヤング率、Ｅ2 ：ＡｕＳｎのヤング率、
ｔ1 ：ＧａＡｓの厚み、ｔ2 ：ＡｕＳｎの厚みである。
【００３２】一方、表１は、ＧａＡｓ，Ａｕ，Ｓｎ及び
ＡｕＳｎ（Ａｕ：Ｓｎ＝８：２）の線膨張率とヤング率
である。ここで、ＡｕＳｎの線膨張率とヤング率は、Ａ
ｕとＳｎの各々の線膨張率とヤング率からＡｕＳｎの組
成比（Ａｕ：Ｓｎ＝８：２）に基づいて計算したもので
ある。
【００３３】
【表１】
【００３４】図４は、ＧａＡｓ基板の厚みを１５０μｍ
として、ＧａＡｓ基板に形成された半球形状のバイアホ
ール（バイアホールの深さはＧａＡｓ基板の厚みと同じ
１５０μｍになる。）内に、ＡｕＳｎハンダを完全に充
填した時に基板にかかる熱応力を、上記式(2) に基づい
て、バイアホールの近傍の微小領域におけるＧａＡｓの
厚み（ｔ1 ）に対して計算し、この計算値（σ）を、基
板研磨などによる加工ダメージの入ったＧａＡｓ基板に
対する最低破断応力（１×１０9dyn／cm2 ）とともに示
したものである。ここで、ＡｕＳｎの厚み（ｔ2 ）は半
球状のバイアホールの半径（即ち、半球状のバイアホー
ルの深さ）に相当し、図中の点線はＧａＡｓ基板の最低
破断応力を示している。
【００３５】ダイボンディング時に基板のバイアホール
の周辺部で発生するクラックは、バイアホール内にハン
ダが充填される時に、基板とハンダの線膨張率の差によ
って生ずる熱応力が基板の破断応力を越えるときに発生
する。従って、上記のＧａＡｓ基板１（厚み１５０μ
ｍ）に形成された半球形状のバイアホール６内に、Ａｕ
Ｓｎハンダ８を充填する時、図４に示す、ＧａＡｓ基板
１（ＧａＡｓ）とＡｕＳｎハンダ８（ＡｕＳｎ）の線膨
張率の差によって生ずる熱応力（σ）がＧａＡｓ基板１
の最低破断応力（１×１０9dyn／cm2 ）より大きくなる
とき、つまり、上記ＧａＡｓとＡｕＳｎバンダの二層膜
（バイメタル）におけるＧａＡｓの厚み（ｔ1 ）が１４
５μｍより小さくなる基板領域でクラックが発生するこ
とになり、ＧａＡｓの厚み（ｔ1 ）が１４５μｍ以上に
なる基板領域ではクラックが発生しないことになる。
【００３６】図５はこのクラックの発生領域を示してお
り、図中斜線で示す，ＧａＡｓ基板１の半球形状のバイ
アホール６の中心からバイアホール６の半径〔＝ＡｕＳ
ｎハンダの厚み（ｔ2 ）：１５０μｍ〕を介してＧａＡ
ｓの厚み（ｔ1 ）が１４５μｍより小さくなる領域がク
ラック発生領域１ｂである。図中、ｄはＧａＡｓの厚み
（ｔ1 ）が１４５μｍになる時の、即ち、ＧａＡｓ基板
１にクラックを発生させないときのバイアホール６内に
おけるＡｕＳｎハンダが充填されるべき上限位置を規定
しており、バイアホール６の底部からの距離で示されて
いる。そして、この距離ｄが上記図２に示したｄに対応
することになる。
【００３７】この距離ｄは、図５から明らかなように、
この距離ｄと基板１の上面とｔ1 とで構成される直角三
角形が、中心線ｌと基板１の上面とｔ1 ＋ｔ2 とで構成
される直角三角形と相似であることから、ｄ＝ｔ1 ・ｔ
2 ／ｔ1 ＋ｔ2 で求めることができる。この場合、ｔ1
＝１４５μｍ，ｔ2 ＝１５０μｍであるから、ｄ＝７
３．７μｍになる。
【００３８】以上の説明より、ＡｕＳｎの厚み（ｔ2 ）
はバイアホールの深さで置き換えることができるので、
このバイアホールの深さを（ｘ）とし、ＧａＡｓの厚み
（ｔ1 ）をバイアホール周辺部の半導体基板の厚み
（ｚ）とし、半導体基板の最低破断応力を（ｙ）とする
と、上記式(2) から下記の一般式(3) を導くことがで
き、図５に示す距離（ｄ），ＡｕＳｎの厚み（ｔ2 ），
ＧａＡｓの厚み（ｔ1 ）の関係から、一般式(4) が得ら
れる。そして、式(4) を式(3) に代入することにより、
下記の一般式(1) を得ることができる。 ｚ＝ｘＥ2 〔ΔＴ（α1 −α2 ）／ｙ−１／Ｅ1 〕 ……(3) ｄ＝ｚｘ／ｚ＋ｘ ……(4)
【００３９】
【数７】
【００４０】上記式中、ｘは半球形状のバイアホールの
深さ、ｙは半導体基板の最低破断応力、ｚはバイアホー
ル周辺部の半導体基板の厚み、Ｅ1 は半導体基板材料の
ヤング率、Ｅ2 はハンダ材料のヤング率、α1 は半導体
基板材料の線膨張率、α2 はハンダ材料の線膨張率、Δ
Ｔはダイボンディンク温度と常温（２５℃）との温度差
である。
【００４１】従って、ダンボンディング時、上記式(1)
より半導体基板の半球形状のバイアホール内のその底部
から上記半導体基板の厚み方向へ向かう距離（ｄ）を計
算し、バイアホール内のその底部からこの距離（ｄ）迄
の間に空間部が形成されるように、半導体基板と導電性
基体とをハンダ付けすれば、半導体基板にクラックを発
生させず、かつ、放熱効果を大きく低下させない半導体
装置を得ることができることが明らかである。
【００４２】以下、図１に示した半導体装置の製造方法
を説明する。図６は図１に示す半導体装置におけるＧａ
ＡｓＦＥＴチップの主要製造工程を示す工程別断面図
で、バイアホール周辺部の断面を示している。図におい
て、図１と同一符号は同一または相当する部分を示し、
１４はレジストパターンである。
【００４３】先ず、図６(a) に示すように、その上層部
分にｎ型能動層２が形成され、その表面にソース電極３
ａ，３ｂ、ドレイン電極４，ゲート電極５が形成された
（図１参照），厚み１５０μｍのＧａＡｓ基板１の裏面
側から、その上部がソース電極３ａ（ドレイン電極３
ｂ）に達する半球形状のバイアホール６を通常の写真製
版，エッチング技術により形成し、次いで、電解メッキ
によりＡｕメッキ層からなる背面電極７を該ＧａＡｓ基
板１の裏面及びバイアホール６の内周面に形成する。
【００４４】次に、図６(b) に示すように、通常の写真
製版技術により、バイアホール６の内周面を被覆してい
る背面電極７の，上記式(1) より計算して得られたバイ
アホールの底部から上記ＧａＡｓ基板１の厚み方向へ向
かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の内周
面に形成された部分の除いて、背面電極７の表面上にレ
ジストパターン１４を形成する。
【００４５】次に、図６(c) に示すように、上記レジス
トパターン１４をマスクにして電解メッキにより、上記
背面電極７の，上記式(1) より計算して得られたバイア
ホール内のその底部から上記ＧａＡｓ基板１の厚み方向
へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に
形成された部分上にＮｉメッキ層１２を形成し、上記レ
ジストパターン１４を除去すると、図６(d) に示す状態
になる。
【００４６】この後、その上面がＡｕメッキ等により被
覆されたダイパッド１００ａ（図１参照）上にＡｕＳｎ
ハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に加
熱して、上記ＧａＡｓ基板１を上記背面電極７介してハ
ンダ付けすると、上記Ｎｉ電解メッキ層１２により、上
記バイアホール６内のその底部から上記ＧａＡｓ基板１
の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）に相当する空間部１３に、ＡｕＳｎハンダが侵入せ
ず、この空間部１３が残された，図１に示す半導体装置
が得られる。
【００４７】このように本実施例の半導体装置の製造方
法では、ＧａＡｓ基板１に形成した半球形状のバイアホ
ール６の内周面と該ＧａＡｓ基板１の裏面にＡｕメッキ
層からなる背面電極７を形成し、該背面電極７とＡｕＳ
ｎハンダ８との間に、ＧａＡｓ基板１と該ＡｕＳｎハン
ダ８の線膨張係数の差によって生ずる熱応力が該ＧａＡ
ｓ基板１の破断応力を越えず、かつ、放熱性の低下を最
小限に止めるように、空間部１３を残して、該ＧａＡｓ
基板１を該背面電極７を介してダイパッド１００ａ上に
ハンダ付けするようにしたので、ＧａＡｓ基板１にクラ
ックが発生せず、かつ、放熱効果の低下が最小限に止め
られた，従来に比して性能及び信頼性が向上したＧａＡ
ｓＦＥＴを得ることができる。また、背面電極７上にＮ
ｉ電解メッキ層１２を形成するようにしたので、レジス
トパターン１４の形成時にレジストの屑が背面電極７上
に残っても、Ｎｉメッキ層を確実に形成することがで
き、その結果、従来の無電解メッキによりＮｉメッキ層
を形成する場合にくらべて、上記性能及び信頼性が向上
した半導体装置を高歩留りに形成することができる。
【００４８】実施例２．図７はこの発明の実施例２によ
るＧａＡｓＦＥＴチップを搭載した半導体装置の構造を
示す断面図であり、図において、図１と同一符号は同一
または相当する部分を示し、２００は半導体装置で、こ
れは、その上面がＡｕメッキ等で被覆されたダイパッド
２００ａ上にＧａＡｓＦＥＴチップ２００ｂがＡｕＳｎ
ハンダ８によりハンダ付けされて構成されている。
【００４９】この図に示すように、本実施例の半導体装
置２００は、バイアホール６の内周面を被覆する背面電
極７上にＰｄ膜１５を形成し、このＰｄ膜１５上の上記
実施例１のＧａＡｓＦＥＴにおけるＮｉ電解メッキ層１
２と同様の形成領域、即ち、このＰｄ膜１５の，バイア
ホール６内のその底部からＧａＡｓ基板１の厚み方向へ
向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に形
成された部分上に、例えばＮｉ−Ｐ，Ｎｉ−Ｂ，Ｎｉ−
Ｂ−Ｗ等からなるＮｉ系無電解メッキ層１２ａを形成
し、この状態で、ＧａＡｓＦＥＴチップ２００ｂが、Ａ
ｕＳｎハンダ８によりダイパッド２００ａ上にハンダ付
けされたものである。
【００５０】以下、この半導体装置の製造方法を説明す
る。図８は半導体装置２００におけるＧａＡｓＦＥＴチ
ップ２００ｂの主要製造工程を示す工程別断面図で、バ
イアホール周辺部の断面を示している。図において、図
１，７と同一符号は同一または相当する部分を示し、１
６はレジストパターンである。
【００５１】先ず、ｎ型能動層２，ソース電極３ａ、ド
レイン電極３ｂ，ゲート電極５ａ，５ｂが形成された
（図７参照），厚み１５０μｍのＧａＡｓ半導体１に対
して、図８(a) に示すように、半球形状のバイアホール
６と、該バイアホール６の内周面を被覆する背面電極７
を形成した後、ＰｄＣｌ2 を希塩酸に溶解させた溶液に
背面電極７を浸漬して、Ｐｄ膜１５を形成する。
【００５２】次に、図８(b) に示すように、通常の写真
製版技術により、実施例１と同様に、バイアホール６の
内周面を被覆している背面電極７上に形成されたＰｄ膜
１５の，バイアホール６内のその底部から上記式(1) よ
り計算して得られたＧａＡｓ基板１の厚み方向へ向かう
距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に形成され
た部分の除いて、Ｐｄ膜１５上にレジストパターン１６
を形成する。
【００５３】次に、図８(c) に示すように、上記レジス
トパターン１６をマスクにして無電解メッキにより、Ｐ
ｄ膜１５の露出している部分上に例えばＮｉ−Ｐ，Ｎｉ
−Ｂ，Ｎｉ−Ｂ−Ｗ等からなるＮｉ系メッキ層１２ａを
形成し、上記レジストパターン１６を除去すると、図８
(d) に示す状態になる。
【００５４】この後、その上面がＡｕメッキ等により被
覆されたダイパッド２００ａ（図７参照）上にＡｕＳｎ
ハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に加
熱して、上記ＧａＡｓ基板１を上記Ｐｄ膜１５を金属ス
テム２００ａにハンダ付けすると、図７に示す，上記Ｎ
ｉ系無電解メッキ層１２ａにより、上記バイアホール６
内のその底部から上記ＧａＡｓ基板１の厚み方向へ向か
う距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の空間部
１３に、ＡｕＳｎハンダが侵入せず、この空間部１３が
残された，半導体装置２００が得られる。
【００５５】このような本実施例の半導体装置において
も、上記実施例１の半導体装置と同様に、バイアホール
６内に、ＧａＡｓ基板１とＡｕＳｎハンダ８の線膨張係
数の差によって生ずる熱応力が該ＧａＡｓ基板１の破断
応力を越えず、かつ、放熱性の低下を最小限に止めるよ
うにＡｕＳｎハンダ８が浸入し、該バイアホール６内に
空間部１３が残されているので、ＧａＡｓ基板１にクラ
ックが発生せず、かつ、放熱効果の低下が最小限に止め
られた，従来に比して性能及び信頼性が向上した半導体
装置を得ることができる。また、背面電極７上にＮｉ系
無電解メッキ層１２ａに対して優れた被着性を有するＰ
ｄ膜１５を形成してから、Ｎｉ系無電解メッキ層１２ａ
を形成するようにしたので、確実に上記バイアホール６
内に上記空間部１３を残すことができ、上記性能及び信
頼性に優れた半導体装置を高歩留りに形成することがで
きる。
【００５６】実施例３．図９はこの発明の実施例３によ
るＧａＡｓＦＥＴチップを搭載した半導体装置における
ＧａＡｓＦＥＴチップの主要製造工程を示す工程別断面
図で、バイアホール周辺部の断面を示している。図にお
いて、図１と同一符号は同一または相当する部分を示
し、１７はレジストパターンである。尚、この半導体装
置の全体構成は図１に示す上記実施例１の半導体装置と
同じになる。
【００５７】以下、この半導体装置の製造方法を説明す
る。背面電極７の形成までは実施例１と同じ工程が行わ
れ、この後、図９(a) に示すように、背面電極７の全面
に対してＮｉ電解メッキ層１２を形成する。次に、図９
(b) に示すように、Ｎｉ電解メッキ層１２の，バイアホ
ール６の底部から上記式(1) より計算して得られたＧａ
Ａｓ基板１の厚み方向へ向かう距離ｄ＝７３．７μｍ
（≒７４μｍ）迄の間の内周面に形成された部分にの
み、通常の写真製版技術により、レジストパターン１７
を形成する。次に、図９(c) に示すように、このレジス
トパターン１７をマスクにしてイオンミリング或いは電
解エッチングによりレジストパターン１７で覆われてい
ない部分のＮｉ電解メッキ層１２のを除去し、上記レジ
ストパターン１７を除去すると、図９(d) に示す状態に
なる。 この後、実施例１と同様にして、その上面がＡ
ｕメッキ等により被覆されたダイパッド上にＡｕＳｎハ
ンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に加熱
して、上記ＧａＡｓ基板１を背面電極７を介してハンダ
付けすると、図１に示す実施例１のＧａＡｓＦＥＴ１０
０と同じ，上記Ｎｉ電解メッキ層１２により、上記バイ
アホール６内のその底部から上記ＧａＡｓ基板１の厚み
方向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の
間の空間部１３にＡｕＳｎハンダ８が侵入せず、この空
間部１３が残された，半導体装置が得られる。
【００５８】このように本実施例の半導体装置の製造方
法においても、実施例１の半導体装置１００と同様の，
ＧａＡｓ基板１にクラックが発生せず、かつ、放熱効果
の低下が最小限に止められた，従来に比して性能及び信
頼性が向上した半導体装置を得ることができる。また、
本実施例では背面電極７上にＮｉ電解メッキ層１２を形
成した後、該Ｎｉ電解メッキ層１２のパターニングを行
うので、Ｎｉ電解メッキ層１２をバイアホール内の所定
の部分、即ち、背面電極７の，バイアホール６内のその
底部からＧａＡｓ基板１の厚み方向へ向かう距離ｄ＝７
３．７μｍ（≒７４μｍ）迄の間に形成された部分上に
確実に残すことができ、上記性能及び信頼性に優れた半
導体装置を高歩留りに形成することができる。
【００５９】実施例４．図１０はこの発明の実施例４に
よるＧａＡｓＦＥＴチップを搭載した半導体装置におけ
るＧａＡｓＦＥＴチップの主要製造工程を示す工程別断
面図で、バイアホール周辺部の断面を示している。図に
おいて、図９と同一符号は同一または相当する部分を示
し、１８はレジスト、１８ａはレジストパターンであ
る。尚、この半導体装置の全体構成は図１に示す上記実
施例１の半導体装置と同じになる。
【００６０】即ち、上記実施例３の製造方法では、背面
電極７の，バイアホール６内の底部から上記式(1) より
計算して得られたＧａＡｓ基板１の厚み方向へ向かう距
離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の内周面に形
成された部分上に、通常の写真製版技術により、選択的
にレジストパターン１７を形成するようにしたが、この
実施例の製造方法は、図１０(a) (b) に示すように、背
面電極１２の全面にレジスト１８を塗布した後、エッチ
バックにより、上記背面電極１２の，バイアホール６内
の底部から上記式(1) より計算して得られたＧａＡｓ基
板１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４
μｍ）迄の間の内周面に形成された部分上に、レジスト
パターン１８ａを形成するようにしたものである。尚、
このレジストパターン１８ａの形成後の工程は、上記実
施例３と同様であるので、ここでは説明を省略する。
【００６１】このような本実施例の半導体装置の製造方
法においても、実施例１の半導体装置１００と同様の，
ＧａＡｓ基板１にクラックが発生せず、かつ、放熱効果
の低下が最小限に止められた，従来に比して性能及び信
頼性が向上した半導体装置を得ることができる。また、
レジストパターン１８ａをエッチバックによって形成す
るので、上記実施例３に比べて、より高精度にレジスト
パターン１８ａを上記背面電極７の，バイアホール６内
の底部から上記式(1) より計算して得られたＧａＡｓ基
板１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４
μｍ）迄の間の内周面に形成された部分上に形成するこ
とができ、製造歩留りを高めることができる。
【００６２】実施例５．図１１はこの発明の実施例５に
よるＧａＡｓＦＥＴチップを搭載した半導体装置の構造
を示す断面図であり、図において、図１と同一符号は同
一または相当する部分を示し、３００は半導体装置で、
これは、その上面がＡｕメッキ等で被覆されたダイパッ
ド３００ａ上にＧａＡｓＦＥＴチップ３００ｂがＡｕＳ
ｎハンダ８によりハンダ付けされて構成されている。
【００６３】この図に示すように、本実施例の半導体装
置３００は、バイアホール６の内周面を被覆する背面電
極７上の，上記実施例１のＧａＡｓＦＥＴにおけるＮｉ
電解メッキ層１２と同様の形成領域、即ち、背面電極７
の，バイアホール６の底部からＧａＡｓ基板１の厚み方
向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間
の内周面に形成された部分上に、Ｔｉ，Ｍｏ，Ｃｒ，Ｎ
ｉの内の何れか一種の蒸着或いはスパッタ膜１９を形成
し、この状態で、ＧａＡｓＦＥＴチップ３００ｂが、Ａ
ｕＳｎハンダ８によりダイパッド３００ａ上にハンダ付
けされたものである。
【００６４】以下、この半導体装置の製造方法を説明す
る。図１２は上記半導体装置３００におけるＧａＡｓＦ
ＥＴチップ３００ｂの主要製造工程を示す工程別断面図
で、バイアホール周辺部の断面を示している。図におい
て、図１，１１と同一符号は同一または相当する部分を
示し、１６はレジストパターンである。
【００６５】背面電極７の形成までは実施例１と同じ工
程が行われ、この後、図１２(a) に示すように、背面電
極７の全面に対してＴｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れ
か一種の蒸着或いはスパッタ膜１９を形成する。次に、
図１２(b) に示すように、Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内
の何れか一種の蒸着或いはスパッタ膜１９の，バイアホ
ール６の底部から上記式(1) より得られたＧａＡｓ基板
１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）迄の間の内周面に形成された部分にのみ、通常の写
真製版技術により、レジストパターン１７を形成する。
次に、図１２(c) に示すように、このレジストパターン
１７をマスクにしてイオンミリング或いはウエットエッ
チングによりレジストパターン１７で覆われていない部
分のＴｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一種の蒸着或
いはスパッタ膜１９を除去し、上記レジストパターン１
７を除去すると、図１２(d) に示す状態になる。
【００６６】この後、実施例１と同様にして、その上面
がＡｕメッキ等により被覆されたダイパッド上にＡｕＳ
ｎハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に
加熱して、上記ＧａＡｓ基板１を背面電極７を介してハ
ンダ付けすると、図１に示す実施例１の半導体装置１０
０と同じ，上記Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一
種の蒸着或いはスパッタ膜１９により、上記バイアホー
ル６内のその底部から上記ＧａＡｓ基板１の厚み方向へ
向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の空
間部１３にＡｕＳｎハンダ８が侵入せず、この空間部１
３が残された，半導体装置（図２(b) 参照）が得られ
る。
【００６７】このように本実施例の半導体装置の製造方
法においても、実施例１の半導体装置１００と同様の，
ＧａＡｓ基板１にクラックが発生せず、かつ、放熱効果
の低下が最小限に止められた，従来に比して性能及び信
頼性が向上した半導体装置を得ることができる。また、
本実施例では背面電極７上にＡｕＳｎハンダに対して濡
れ性をもたない，Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか
一種の蒸着或いはスパッタ膜１９を形成した後、これを
パターニングするので、該Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内
の何れか一種の蒸着或いはスパッタ膜１９をバイアホー
ル内の所定の部分、即ち、背面電極７の，バイアホール
６の底部からＧａＡｓ基板１の厚み方向へ向かう距離ｄ
＝７３．７μｍ（≒７４μｍ）迄の間の内周面に形成さ
れた部分上に確実に残すことができ、上記性能及び信頼
性に優れた半導体装置を高歩留りに形成することができ
る。
【００６８】実施例６．図１３はこの発明の実施例６に
よるＧａＡｓＦＥＴチップを搭載した半導体装置におけ
るＧａＡｓＦＥＴチップの主要製造工程を示す工程別断
面図で、バイアホール周辺部の断面を示している。図に
おいて、図１と同一符号は同一または相当する部分を示
し、２０はレジスト、２０ａはレジストパターンであ
る。尚、この半導体装置の全体構成は図１に示す上記実
施例１のそれと同じになる。
【００６９】以下、この半導体装置の製造方法を説明す
る。背面電極７の形成までは実施例１と同じ工程が行わ
れ、この後、図１３(a) に示すように、背面電極７の全
面に対してＴｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一種の
蒸着或いはスパッタ膜１９を形成し、更に、該Ｔｉ，Ｍ
ｏ，Ｃｒ，Ｎｉの内の何れか一種の蒸着或いはスパッタ
膜１９上にレジスト２０を塗布する。次に、図１３(b)
に示すように、エッチバックを行って、Ｔｉ，Ｍｏ，Ｃ
ｒ，Ｎｉの内の何れか一種の蒸着或いはスパッタ膜１９
の，バイアホール６内のその底部から上記式(1) より計
算して得られたＧａＡｓ基板１の厚み方向へ向かう距離
ｄ＝７３．７μｍ（≒７４μｍ）迄の間に形成された部
分上にのみレジストパターン２０ａを残す。次に、この
レジストパターン２０ａをマスクにして、イオンミリン
グ或いは電解エッチングによりレジストパターン２０ａ
で覆われていない部分のＴｉ，Ｍｏ，Ｃｒ，Ｎｉの内の
何れか一種の蒸着或いはスパッタ膜１９を除去し、上記
レジストパターン２０ａを除去すると、図１３(d) に示
す状態になる。
【００７０】この後、実施例１と同様にして、その上面
がＡｕメッキ等により被覆されたダイパッド上にＡｕＳ
ｎハンダ（Ａｕ：Ｓｎ＝８：２）を塗布し、３００℃に
加熱して、上記ＧａＡｓ基板１を背面電極７を介してハ
ンダ付けすると、図１に示す実施例１の半導体装置１０
０と同じ，上記Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一
種の蒸着或いはスパッタ膜１９により、上記バイアホー
ル６内のその底部から上記ＧａＡｓ基板１の厚み方向へ
向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の空
間部１３にＡｕＳｎハンダ８が侵入せず、この空間部１
３が残された，半導体装置が得られる。
【００７１】このように本実施例の半導体装置の製造方
法においても、実施例１の半導体装置１００と同様の，
ＧａＡｓ基板１にクラックが発生せず、かつ、放熱効果
の低下が最小限に止められた，従来に比して性能及び信
頼性が向上したＧａＡｓＦＥＴを得ることができる。ま
た、本実施例では背面電極７上にＴｉ，Ｍｏ，Ｃｒ，Ｎ
ｉの内の何れか一種の蒸着或いはスパッタ膜１９を形成
した後、該Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一種の
蒸着或いはスパッタ膜１９のパターニングを行うので、
Ｔｉ，Ｍｏ，Ｃｒ，Ｎｉの内の何れか一種の蒸着或いは
スパッタ膜１９をバイアホール内の所定の部分、即ち、
背面電極７の，バイアホール６内のその底部からＧａＡ
ｓ基板１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒
７４μｍ）迄の間に形成された部分上に確実に残すこと
ができ、上記性能及び信頼性に優れた半導体装置を高歩
留りに形成することができる。
【００７２】実施例７．図１４はこの発明の実施例７に
よるＧａＡｓＦＥＴチップを搭載した半導体装置におけ
るＧａＡｓＦＥＴチップの主要製造工程を示す工程別断
面図で、バイアホール周辺部の断面を示している。図に
おいて、図１と同一符号は同一または相当する部分を示
し、１２ｂはＮｉ電解メッキ層１２表面に形成された酸
化層である。
【００７３】以下、この半導体装置の製造方法を説明す
る。この半導体装置の製造工程は、実施例１と同様の工
程により図１４(a) に示す状態（図６(d) 参照）、即
ち、背面電極７の，バイアホール６内のその底部から上
記式(1) より計算して得られたＧａＡｓ基板１の厚み方
向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間
に形成された部分上にのみＮｉ電解メッキ層１２が残さ
れた状態にした後、更に、図１４(b) に示すように、該
Ｎｉ電解メッキ層１２の表面を酸素アッシングにより積
極的に酸化させ、酸化層１２ｂを形成し、この後、実施
例１と同様にして、ＧａＡｓ基板１をその上面がＡｕメ
ッキ等により被覆された金属ステム上にＡｕＳｎハンダ
（Ａｕ：Ｓｎ＝８：２）８により、背面電極７を介して
ハンダ付けするようにしたものである。
【００７４】このような本実施例の半導体装置の製造方
法では、背面電極７上に形成されたＮｉ電解メッキ層１
２の表面を更に酸化するようにしたので、確実に該Ｎｉ
電解メッキ層１２をＡｕＳｎハンダに対して濡れなくす
ることができ、バイアホール６内のその底部から上記式
(1) より計算して得られたＧａＡｓ基板１の厚み方向へ
向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間に空
間部１３を確実に残すことができる，ＧａＡｓ基板１に
クラックが発生せず、かつ、放熱効果の低下が最小限に
止められた，従来に比して性能及び信頼性が向上した半
導体装置を高歩留りに製造することができる。
【００７５】実施例８．図１５はこの発明の実施例８に
よるＧａＡｓＦＥＴチップを搭載した半導体装置の構造
を示す断面図であり、図において、図１と同一符号は同
一または相当する部分を示し、４００は半導体装置で、
これは、その上面がＡｕメッキ等で被覆されたダイパッ
ド４００ａ上にＧａＡｓＦＥＴチップ４００ｂがＡｕＳ
ｎ合金メッキ層２１によりハンダ付けされて構成されて
いる。
【００７６】ここで、ＧａＡｓＦＥＴチップ４００ｂの
半球形状のバイアホール６の内部においては、該バイア
ホール６の内周面に形成された背面電極７の，該バイア
ホール６の底部から開口方向に向かう所定範囲内の凹部
領域とＡｕＳｎ合金メッキ層２１との間に、空間部１３
が形成されている。
【００７７】図１６は上記半導体装置４００のダイボン
ディング前のＧａＡｓＦＥＴチップ４００ｂにおけるバ
イアホール周辺部を示した断面図（図１６(a) ）と、ダ
イホンディング後の半導体装置４００におけるバイアホ
ール周辺部を示した断面図（図１６(b) ）である。図に
おいて、図２，図１５と同一符号は同一または相当する
部分を示している。尚、図中ｄは図２と同じ距離７３．
７μｍ（≒７４μｍ）であるが、ここでは半球形状のバ
イアホール６内のＡｕＳｎ合金メッキ層２１を形成しな
い領域を特定している。
【００７８】以下、この半導体装置の製造方法を説明す
る。図１７は上記ＧａＡｓＦＥＴチップ４００ｂの主要
製造工程を示す工程別断面図で、バイアホール周辺部の
断面を示している。図において、図１５，１６と同一符
号は同一または相当する部分を示し、２２はレジストパ
ターンである。
【００７９】先ず、図１７(a) に示すように、その上層
部分にｎ型能動層２が形成され、その表面にソース電極
３ａ、ドレイン電極３ｂ，ゲート電極５ａ，５ｂが形成
された（図１５参照），厚み１５０μｍのＧａＡｓ半導
体１の裏面側から、その上部がソース電極３ａ（ドレイ
ン電極３ｂ）に達する半球形状のバイアホール６を通常
の写真製版，エッチング技術により形成し、ＧａＡｓ基
板１の裏面及びバイアホール６の内周面に電界メッキに
よりＡｕメッキ層からなる背面電極７を形成した後、通
常の写真製版により、バイアホール６の内周面を被覆し
ている背面電極７の，上記式(1) より計算して得られた
バイアホール６の底部から上記ＧａＡｓ基板１の厚み方
向へ向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間
の内周面に形成された部分上に、レジストパターン２２
を形成する。
【００８０】次に、図１７(c) に示すように、上記レジ
ストパターン２２をマスクにして電解メッキにより、上
記背面電極７の露出する部分上にＡｕＳｎ合金メッキ層
２１を３〜２０μｍ程度の厚みに形成し、上記レジスト
パターン２２を除去すると、図１７(c) に示す状態にな
る。
【００８１】そして、この後、図１６(b) に示したよう
に、ＡｕＳｎ合金メッキ層２１を３００℃程度に加熱し
て溶融させ、この溶融したＡｕＳｎ合金メッキ層２１に
より、ＧａＡｓ基板１の背面電極７を、その上面がＡｕ
メッキ等により被覆されたダイパッド４００ａに接着す
ると、バイアホール６内のその底部から上記ＧａＡｓ基
板１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４
μｍ）迄の間に空間部１３には溶融したＡｕＳｎ合金が
侵入せず、この空間部１３が残された，図１５に示すＧ
ａＡｓＦＥＴが得られる。ここで、ＡｕＳｎ合金メッキ
層２１はその厚みを上記３〜２０μｍとしていること
で、溶融してバイアホール６内に浸入してくるＡｕＳｎ
合金が、上記バイアホール６内のその底部から上記Ｇａ
Ａｓ基板１の厚み方向へ向かう距離ｄ＝７３．７μｍ
（≒７４μｍ）迄の空間部に達しないように、その存在
量が制御されている。
【００８２】このように本実施例の半導体装置の製造方
法では、上記実施例１と同様に、バイアホール６内に、
ＧａＡｓ基板１とＡｕＳｎ合金（ＡｕＳｎ合金メッキ層
２１）の線膨張係数の差によって生ずる熱応力が該Ｇａ
Ａｓ基板１の破断応力を越えず、かつ、放熱性の低下を
最小限に止めるように、ＧａＡｓ基板１がダイパッド４
００ａ上に接着されるので、ＧａＡｓ基板１にクラック
が発生せず、かつ、放熱効果の低下が最小限に止められ
た，従来に比して性能及び信頼性が向上した半導体装置
を得ることができる。また、ＡｕＳｎ合金メッキ層２１
の厚みの制御は容易に行えるので、ＡｕＳｎハンダを用
いる場合に比べて、より再現性よく上記の性能及び信頼
性が向上したＧａＡｓＦＥＴを得ることができ、製造歩
留りを高めることができる。
【００８３】実施例９．図１８はこの発明の実施例９に
よるＧａＡｓＦＥＴチップを搭載した半導体装置におけ
るＧａＡｓＦＥＴチップの主要製造工程を示す工程別断
面図で、バイアホール周辺部の断面を示している。図に
おいて、図１６と同一符号は同一または相当する部分を
示し、２３はレジスト、２３ａはレジストパターンであ
る。
【００８４】即ち、上記実施例８の製造方法では、背面
電極７の，バイアホール６の底部から上記ＧａＡｓ基板
１の厚み方向へ向かう距離ｄ＝７３．７μｍ（≒７４μ
ｍ）迄の間の内周面に形成された部分上に、通常の写真
製版技術により選択的にレジストパターン２２を形成す
るようにしたが、この実施例の製造方法は、図１８(a)
(b) に示すように、背面電極７の全面にレジスト２３を
塗布した後、エッチバックにより、背面電極７の，バイ
アホール６の底部から上記ＧａＡｓ基板１の厚み方向へ
向かう距離ｄ＝７３．７μｍ（≒７４μｍ）迄の間の内
周面に形成された部分上にレジストパターン２３ａを形
成するようにしたものである。尚、このレジストパター
ン２３ａの形成後は、上記実施例８ト同様であるので、
ここでは説明を省略する。
【００８５】このような本実施例の半導体装置の製造方
法においても、上記実施例８と同様に、ＧａＡｓ基板１
にクラックが発生せず、かつ、放熱効果の低下が最小限
に止められた，従来に比して性能及び信頼性が向上した
ＧａＡｓＦＥＴを得ることができる。また、レジストパ
ターン２３をエッチバックによって形成するので、上記
実施例８に比べて、より高精度にレジストパターン２３
を上記背面電極７の，バイアホール６の底部から上記Ｇ
ａＡｓ基板１の厚み方向へ向かう距離ｄ＝７３．７μｍ
（≒７４μｍ）迄の間の内周面に形成された部分上に形
成することができ、製造歩留りを高めることができる。
【００８６】尚、上記何れの実施例においてもＧａＡｓ
ＦＥＴチップを搭載した半導体装置について説明した
が、本発明が他の材料からなる半導体チップをダイパッ
ド上にダイボンディングした他の種類の半導体装置につ
いても適用できることは言うまでもない。
【００８７】
【発明の効果】以上のように、この発明によれば、半導
体基板のバイアホール内に、その線膨張係数と半導体基
板の線膨張係数によって生ずる熱応力が、該半導体基板
の破断応力を越えない範囲で最大になるような状態に、
ハンダ材を浸入させて、該半導体基板と導電性基体とを
ハンダ付けするようにしたので、半導体基板にはクラッ
クが発生せず、かつ、放熱効果の低下が最小限に止めら
れた，従来に比して性能及び信頼性が向上した半導体装
置を得ることができる効果がある。
【００８８】更に、この発明によれば、半導体基板のバ
イアホール内に、クラックの発生を防止できる範囲で、
放熱性の低下を最小限に止めることができる容積をもつ
空間部が残るように、該半導体基板の裏面及びバイアホ
ールの内周面に形成された背面電極を介して、該半導体
基板を導電性基体上にハンダ付けするようにしたので、
半導体基板にクラックが発生せず、かつ、放熱効果の低
下が最小限に止められた，従来に比して性能及び信頼性
が向上した半導体装置を得ることができる効果がある。
【００８９】更に、この発明によれば、上記背面電極の
所定部分に、電解メッキにより、上記空間部を残すため
の，上記ハンダ材に対して濡れ性をもたない被膜を形成
するようにしたので、このハンダ材に対して濡れ性をも
たない被膜を確実に形成することができ、上記従来に比
して性能及び信頼性が向上した半導体装置を高歩留りに
製造できる効果がある。
【００９０】更に、この発明によれば、上記ハンダ材に
対して濡れ性をもたない被膜を、蒸着或いはスパッタに
より形成するようにしたので、このハンダ材に対して濡
れ性をもたない被膜を確実に形成することができ、上記
従来に比して性能及び信頼性が向上した半導体装置を高
歩留りに製造できる効果がある。
【００９１】更に この発明によれば、上記背面電極の
表面を、上記ハンダ材に対して濡れ性をもたない被膜に
対して良好な被着性を有する膜で覆った後、この膜上に
上記ハンダ材に対して濡れ性をもたない被膜を形成する
ようしたので、このハンダ材に対して濡れ性をもたない
被膜を確実に形成することができ、従来に比して性能及
び信頼性に優れた半導体装置を高歩留りに製造できる効
果がある。
【００９２】更に、この発明によれば、半導体基板のバ
イアホール内に、クラックの発生を防止できる範囲で、
放熱性の低下を最小限に止める容積をもつ空間部が残る
ように、該半導体基板の裏面及びバイアホールの内周面
に形成された背面電極を介して、該背面電極上に形成し
たメッキ層により、該半導体基板と導電性基体とを接着
するようにしたので、半導体基板にはクラックが発生せ
ず、かつ、放熱効果の低下が最小限に止められた，従来
に比して性能及び信頼性が向上した半導体装置を得るこ
とができる効果がある。また、上記メッキ層の層厚はそ
の形成時に高精度に制御できるので、上記従来に比して
性能及び信頼性が向上した半導体装置を再現良く形成す
ることができ、製造歩留りを高めることができる効果が
ある。
【図面の簡単な説明】
【図１】この発明の実施例１によるＧａＡｓＦＥＴチッ
プを搭載した半導体装置の構造を示す上面図と断面図で
ある。
【図２】図１に示すＧａＡｓＦＥＴチップを搭載した半
導体装置におけるＧａＡｓＦＥＴチップのダイボンディ
ング前の構造を示す断面図とダイボンディング後の半導
体装置の構造を示す断面図である。
【図３】ダイボンディングにより半導体基板にクラック
が生ずるメカニズムを説明するための図である。
【図４】ダイボンディング時に半導体基板のバイアホー
ル周辺部にかかる熱応力（σ）とバイアール周辺部にお
ける基板の厚みとの関係を示した図である。
【図５】半導体基板のバイアホール周辺部におけるクラ
ックの発生領域を示した図である。
【図６】図１に示す半導体装置におけるＧａＡｓＦＥＴ
チップの主要製造工程を示す工程別断面図である。
【図７】この発明の実施例２によるＧａＡｓＦＥＴチッ
プを搭載した半導体装置の構造を示す断面図である。
【図８】図７に示す半導体装置におけるＧａＡｓＦＥＴ
チップの主要製造工程を示す工程別断面図である。
【図９】この発明の実施例３によるＧａＡｓＦＥＴチッ
プを搭載した半導体装置におけるＧａＡｓＦＥＴチップ
の主要製造工程を示す工程別断面図である。
【図１０】この発明の実施例４によるＧａＡｓＦＥＴチ
ップを搭載した半導体装置におけるＧａＡｓＦＥＴチッ
プの主要製造工程を示す工程別断面図である。
【図１１】この発明の実施例５によるＧａＡｓＦＥＴチ
ップを搭載した半導体装置の構造を示す断面図である。
【図１２】図１１に示すＧａＡｓＦＥＴチップを搭載し
た半導体装置におけるＧａＡｓＦＥＴチップの主要製造
工程を示す工程別断面図である。
【図１３】この発明の実施例６によるＧａＡｓＦＥＴチ
ップを搭載した半導体装置におけるＧａＡｓＦＥＴチッ
プの主要製造工程を示す工程別断面図である。
【図１４】この発明の実施例７によるＧａＡｓＦＥＴチ
ップを搭載した半導体装置におけるＧａＡｓＦＥＴチッ
プの主要製造工程を示す工程別断面図である。
【図１５】この発明の実施例８によるＧａＡｓＦＥＴチ
ップを搭載した半導体装置の構造を示す断面図である。
【図１６】図１５に示すＧａＡｓＦＥＴチップを搭載し
た半導体装置におけるＧａＡｓＦＥＴチップのダイボン
ディング前の構造を示す断面図とダイボンディング後の
半導体装置の構造を示す断面図である。
【図１７】図１５に示すＧａＡｓＦＥＴチップを搭載し
た半導体装置におけるＧａＡｓＦＥＴチップの主要製造
工程を示す工程別断面図である。
【図１８】この発明の実施例９によるＧａＡｓＦＥＴチ
ップを搭載した半導体装置におけるＧａＡｓＦＥＴチッ
プの主要製造工程を示す工程別断面図である。
【図１９】従来のＧａＡｓＦＥＴチップを搭載した半導
体装置の構造を示す上面図と断面図である。
【図２０】図１９に示すＧａＡｓＦＥＴチップを搭載し
た半導体装置におけるＧａＡｓＦＥＴチップのダイボン
ディング前の構造を示す断面図とダイボンディング後の
半導体装置の構造を示す断面図である。
【図２１】従来のＧａＡｓＦＥＴチップを搭載した半導
体装置の構造を示す断面図である。
【符号の説明】 １ ＧａＡｓ基板 １ｂ クラック発生領域 ２ ｎ型能動層 ３ａ，３ｂ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ バイアホール ６ａ バイアホール内の空間 ７ 背面電極 ８ ＡｕＳｎハンダ ９ リード １０ 絶縁リング １１ ボンディングワイヤ １２ Ｎｉ電解メッキ層 １２ａ Ｎｉ系無電解メッキ層 １２ｂ 酸化層 １３ 空間部 １４，１６，１７，１８ａ，２０ａ，２２，２３ａ レ
ジストパターン １５ Ｐｄ膜 １８，２０，２３ レジスト １９ Ｔｉ，Ｍｏ，Ｎｉ，Ｃｒ等の蒸着或いはスパッタ
膜 ２１ ＡｕＳｎ合金メッキ層 ２４ Ｎｉ系無電解メッキ層 １００，２００，３００，４００，５００ 半導体装置 １００ｂ，２００ｂ，３００ｂ，４００ｂ，５００ｂ
ＧａＡｓＦＥＴチップ １００ａ，２００ａ，３００ａ，４００ａ，５００ａ
ダイパッド １１１ 短冊状の微小部分
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 導電性基体上に半導体チップをダイボン
    ディングしてなる半導体装置において、 上記半導体チップは、 半導体基板と、 上記半導体基板上に形成された第１の電極と、 上記半導体基板の裏面側から、その底部が上記第１の電
    極の裏面に達するように形成されたバイアホールと、 上記半導体基板の裏面及びバイアホールの内周面を被覆
    し、その一部が上記第１の電極に接触するように形成さ
    れた第２の電極とを有し、 該第２の電極と導電性基体とが、上記バイアホール内
    に、その線膨張係数と上記半導体基板の線膨張係数の差
    によって生じる熱応力が、上記半導体基板の破断応力を
    越えない範囲で最大になるような状態にハンダが浸入す
    るよう、上記バイアホール内に空間部を残して、ハンダ
    付けされていることを特徴とする半導体装置。
  2. 【請求項２】 導電性基体上に半導体チップをダイボン
    ディングしてなる半導体装置において、 上記半導体チップは、 半導体基板と、 上記半導体基板上に形成された第１の電極と、 上記半導体基板の裏面側から、その底部が上記第１の電
    極の裏面に達し、かつ、その円形開口を上記半導体基板
    の裏面側に向けるように形成された半球形状のバイアホ
    ールと、 上記半導体基板の裏面及びバイアホールの内周面を被覆
    し、その一部が上記第１の電極に接触するように形成さ
    れた第２の電極とを有し、 該第２の電極と上記導電性基体とが、上記バイアホール
    内のその底部から下記式(1) より得られる上記半導体基
    板の厚み方向へ向かう距離（ｄ）迄の間に空間部を残し
    た状態で、ハンダ付けされていることを特徴とする半導
    体装置。 【数１】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
    基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
    率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
    料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
    イボンディング温度と常温（２５℃）との温度差であ
    る。）
  3. 【請求項３】 請求項２に記載の半導体装置において、 上記第２の電極の，上記半球形状のバイアホールの底部
    から上記式(1) より得られる上記半導体基板の厚み方向
    へ向かう距離（ｄ）迄の間の内周面を被覆している部分
    上に、上記ダイボンディング温度でその形状を保持し、
    かつ、上記ハンダ材に対して濡れ性を持たない被膜が形
    成され、上記ハンダの上記空間部への浸入が阻止されて
    いることを特徴とする半導体装置。
  4. 【請求項４】 請求項３に記載の半導体装置において、 上記第２の電極がＡｕメッキ層であり、上記ハンダ材が
    ＡｕＳｎハンダであり、上記ダイボンディング温度でそ
    の形状を保持し、かつ、上記ハンダ材に対して濡れ性を
    持たない被膜がＮｉ電解メッキ膜であることを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項３に記載の半導体装置において、 上記第２の電極がＡｕメッキ層であり、上記ハンダ材が
    ＡｕＳｎハンダであり、上記ダイボンディング温度でそ
    の形状を保持し、上記ハンダ材に対して濡れ性を持たな
    い被膜がＴｉ，Ｍｏ，Ｎｉ，Ｃｒの内の何れか一種の蒸
    着，或いは，スパッタ膜であることを特徴とする半導体
    装置。
  6. 【請求項６】 請求項３に記載の半導体装置において、 上記第２の電極がＡｕメッキ層であり、上記ハンダ材が
    ＡｕＳｎハンダであり、上記ダイボンディング温度でそ
    の形状を保持し、かつ、上記ハンダ材に対して濡れ性を
    持たない被膜が、上記第２の電極上にＰｄ膜を介して形
    成された，Ｎｉ系無電解メッキ膜であることを特徴とす
    る半導体装置。
  7. 【請求項７】 半導体基板上に所定の素子が形成された
    半導体チップを、導電性基体上にハンダ付けしてなる半
    導体装置の製造方法において、 表面に第１の電極が形成された半導体基板の裏面側か
    ら、その底部が上記第１の電極に達し、かつ、その円形
    開口が上記半導体基板の裏面側を向くように、半球形状
    のバイアホールを形成する工程と、 上記半導体基板の裏面及び上記半球形状のバイアホール
    の内周面を被覆する，上記ハンダに対して濡れ性を有す
    る第２の電極を形成する工程と、 上記第２の電極の，上記半球形状のバイアホールの底部
    から下記式(1) より得られる上記半導体基板の厚み方向
    へ向かう距離（ｄ）迄の間の内周面を被覆している部分
    上に、ダイボンディング温度でその形状を保持し、か
    つ、上記ハンダに対して濡れ性をもたない被膜を形成す
    る工程と、 上記半導体基板を、上記第２の電極を介して、上記導電
    性基体上にハンダ付けする工程とを含むことを特徴とす
    る半導体装置の製造方法。 【数２】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
    基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
    率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
    料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
    イボンディング温度と常温（２５℃）との温度差であ
    る。）
  8. 【請求項８】 請求項７に記載の半導体装置の製造方法
    において、 上記第２の電極がＡｕメッキ層であり、上記ハンダがＡ
    ｕＳｎハンダであり、上記ダイボンディング温度でその
    形状を保持し、かつ、ハンダに対して濡れ性を持たない
    被膜がＮｉ電解メッキ膜であることを特徴とする半導体
    装置の製造方法。
  9. 【請求項９】 請求項７に記載の半導体装置の製造方法
    において、 上記第２の電極がＡｕメッキ層であり、上記ハンダがＡ
    ｕＳｎハンダであり、上記ダイボンディング温度でその
    形状を保持し、かつ、ハンダに対して濡れ性を持たない
    被膜がＴｉ，Ｍｏ，Ｎｉ，Ｃｒの内の何れか一種の蒸着
    或いはスパッタ膜であることを特徴とする半導体装置の
    製造方法。
  10. 【請求項１０】 半導体基板上に所定の素子が形成され
    た半導体チップを、導電性基体上にハンダ付けしてなる
    半導体装置の製造方法において、 表面に第１の電極が形成された半導体基板の裏面側か
    ら、その底部が該第１の電極に達し、かつ、その円形開
    口が上記半導体基板の裏面側を向くように、半球形状の
    バイアホールを形成する工程と、 上記半導体基板の裏面及び上記半球形状のバイアホール
    の内周面を被覆するように、Ａｕメッキ層からなる第２
    の電極を形成する工程と、 上記第２の電極上にＰｄ膜を形成する工程と、 上記第２の電極の，上記半球形状のバイアホールの底部
    から下記式(1) より得られる上記半導体基板の厚み方向
    へ向かう距離（ｄ）迄の間の内周面を被覆している部分
    上の上記Ｐｄ膜上に、Ｎｉ系無電解メッキ膜を形成する
    工程と、 上記半導体基板を、上記第２の電極及びＰｄ膜を介し
    て、導電性基体上にＡｕＳｎハンダによりハンダ付けす
    る工程とを含むことを特徴とする半導体装置の製造方
    法。 【数３】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
    基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
    率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
    料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
    イボンディング温度と常温（２５℃）との温度差であ
    る。）
  11. 【請求項１１】 導電性基体上に半導体チップをダイボ
    ンディングしてなる半導体装置において、 上記半導体チップは、 半導体基板と、 上記半導体基板上に形成された第１の電極と、 上記半導体基板の裏面側から、その底部が上記第１の電
    極の裏面に達するように形成された半球形状のバイアホ
    ールと、 上記半導体基板の裏面及びバイアホールの内周面を被覆
    し、その一部が上記第１の電極に接触するように形成さ
    れた第２の電極とを有し、 上記半球形状のバイアホール内のその底部から下記式
    (1) より得られる上記半導体基板の厚み方向へ向かう距
    離（ｄ）迄の間に空間部が残された状態で、上記導電性
    基体に上記第２の電極がＡｕＳｎメッキ層によって接着
    されていることを特徴とする半導体装置。 【数４】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
    基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
    率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
    料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
    イボンディング温度と常温（２５℃）との温度差であ
    る。）
  12. 【請求項１２】 半導体基板上に所定の素子が形成され
    た半導体チップを、導電性基体上にハンダ付けしてなる
    半導体装置の製造方法において、 表面に第１の電極が形成された半導体基板の裏面側か
    ら、その底部が該第１の電極に達し、その円形開口が上
    記半導体基板の裏面側に向くように、半球形状のバイア
    ホールを形成する工程と、 上記半導体基板の裏面及び上記半球形状のバイアホール
    の内周面を被覆するように、第２の電極を形成する工程
    と、 上記第２の電極の，上記半球形状のバイアホールの底部
    から下記式(1) より得られる上記半導体基板の厚み方向
    へ向かう距離（ｄ）迄の間の内周面を被覆している部分
    を除いて、上記第２の電極をＡｕＳｎメッキ膜で被覆す
    る工程と、 上記第２の電極上に形成されたＡｕＳｎメッキ膜を溶融
    し、該ＡｕＳｎメッキ膜により上記半導体基板を導電性
    基体上に接着する工程とを含むことを特徴とする半導体
    装置の製造方法。 【数５】 （ただし、式中、ｘはバイアホールの深さ、ｙは半導体
    基板の最低破断応力、Ｅ1 は半導体基板材料のヤング
    率、Ｅ2 はハンダ材料のヤング率、α1 は半導体基板材
    料の線膨張率、α2 はハンダ材料の線膨張率、ΔＴはダ
    イボンディング温度と常温（２５℃）との温度差であ
    る。）
  13. 【請求項１３】 請求項１２に記載の半導体装置の製造
    方法において、 上記ＡｕＳｎメッキ膜をその厚みが３〜２０μｍの範囲
    となるように形成することを特徴とする半導体装置の製
    造方法。
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