JPH07226704A - 適応等化器 - Google Patents
適応等化器Info
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- JPH07226704A JPH07226704A JP6015354A JP1535494A JPH07226704A JP H07226704 A JPH07226704 A JP H07226704A JP 6015354 A JP6015354 A JP 6015354A JP 1535494 A JP1535494 A JP 1535494A JP H07226704 A JPH07226704 A JP H07226704A
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- JP
- Japan
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- decision feedback
- tap coefficient
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Radio Transmission System (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 演算量が大幅に低減し、また、ブランチ数が
増え、総タップ数が増えた場合においても、タップ係数
の収束速度の劣化の度合いが少ない適応ダイバーシチ等
化器を得る。 【構成】 検波回路３および４で検波後の各信号をそれ
ぞれの入力とする、フィードフォワード部（ＦＦ部）と
フィードバック部（ＦＢ部）にタップ付き遅延回路を有
する等化フィルタ部と、タップ係数演算部とを備え、タ
ップ係数演算部ではタップ係数更新アルゴリズムに従い
等化フィルタ部のタップ係数を更新する複数の判定帰還
形適応等化器部３３および３４と、等化器部３３，３４
の各出力信号に重み付けを行い合成する合成回路３５
と、合成回路３５の出力結果を判定し、最終的な出力デ
ータとするデータ判定部３６と、上記複数の各等化器部
３３，３４では、データ判定部３６の出力結果に基づい
て、それぞれのタップ係数を定める手段を備える。
増え、総タップ数が増えた場合においても、タップ係数
の収束速度の劣化の度合いが少ない適応ダイバーシチ等
化器を得る。 【構成】 検波回路３および４で検波後の各信号をそれ
ぞれの入力とする、フィードフォワード部（ＦＦ部）と
フィードバック部（ＦＢ部）にタップ付き遅延回路を有
する等化フィルタ部と、タップ係数演算部とを備え、タ
ップ係数演算部ではタップ係数更新アルゴリズムに従い
等化フィルタ部のタップ係数を更新する複数の判定帰還
形適応等化器部３３および３４と、等化器部３３，３４
の各出力信号に重み付けを行い合成する合成回路３５
と、合成回路３５の出力結果を判定し、最終的な出力デ
ータとするデータ判定部３６と、上記複数の各等化器部
３３，３４では、データ判定部３６の出力結果に基づい
て、それぞれのタップ係数を定める手段を備える。
Description
【０００１】
【産業上の利用分野】高速ディジタル移動体通信では、
周波数選択性フェージングによる波形歪が伝送特性に大
きな劣化をもたらす。この発明はこの伝送特性の劣化を
抑える目的で使用する適応ダイバーシチ等化器に関する
ものである。
周波数選択性フェージングによる波形歪が伝送特性に大
きな劣化をもたらす。この発明はこの伝送特性の劣化を
抑える目的で使用する適応ダイバーシチ等化器に関する
ものである。
【０００２】
【従来の技術】最初に、適応ダイバーシチ等化器の従来
の構成と動作について示す。移動体通信のような伝送路
の速い変動に追従し、また、フェージングによるレベル
低下による伝送特性の劣化を克服するダイバーシチと適
応等化器を組み合わせた方法の一つとして、例えば、吉
野、鈴木：“移動無線におけるＤＦＥ形トランスバーサ
ル合成ダイバーシチ方式の干渉キャンセル特性−メトリ
ック合成との比較−”電子情報通信学会論文誌 Ｂ−I
I．Ｖｏｌ．Ｊ７６ Ｂ−II．Ｎｏ．７ ｐｐ．５８４
−５９５（１９９３．７）に記載されているようなトラ
ンスバーサル合成形ダイバーシチ等化方式を用いた適応
ダイバーシチ等化器が知られている。
の構成と動作について示す。移動体通信のような伝送路
の速い変動に追従し、また、フェージングによるレベル
低下による伝送特性の劣化を克服するダイバーシチと適
応等化器を組み合わせた方法の一つとして、例えば、吉
野、鈴木：“移動無線におけるＤＦＥ形トランスバーサ
ル合成ダイバーシチ方式の干渉キャンセル特性−メトリ
ック合成との比較−”電子情報通信学会論文誌 Ｂ−I
I．Ｖｏｌ．Ｊ７６ Ｂ−II．Ｎｏ．７ ｐｐ．５８４
−５９５（１９９３．７）に記載されているようなトラ
ンスバーサル合成形ダイバーシチ等化方式を用いた適応
ダイバーシチ等化器が知られている。
【０００３】図６は上記文献に示されたトランスバーサ
ル合成形ダイバーシチ等化方式を用いた適応ダイバーシ
チ等化器の基本構成の一例を示すブロック図である。図
において、１はアンテナａ、２はアンテナｂ、３はアン
テナａ，１より出力される受信信号を検波しベースバン
ド信号に変換する検波回路ａ、４はアンテナｂ，２より
出力される受信信号を検波しベースバンド信号に変換す
る検波回路ｂ、５はアンテナａ，１より受信され検波回
路ａ，3 によってベースバンド信号に変換された受信信
号を１バースト分蓄える受信信号メモリａ、６はアンテ
ナｂ，２より受信され検波回路ｂ，４によってベースバ
ンド信号に変換された受信信号を１バースト分蓄える受
信信号メモリｂ、７は受信信号メモリａ，５、受信信号
メモリｂ，６の動作を制御する制御部、８は受信信号メ
モリａ，５および受信信号メモリｂ，６に蓄えられた受
信ベースバンド信号を等化する適応等化器、９は受信信
号メモリａ，５の出力を入力信号とするタップ間隔が一
定遅延時間Ｔｐ（Ｔｐ＝Ｔ／Ｎ，Ｔは１シンボル時間、
Ｎは整数）でタップ数がＬ個であるフィードフォワード
部のトランスバーサルフィルタａ（ＦＦａ部）、１０は
受信信号メモリｂ，６の出力を入力信号とするタップ間
隔が一定遅延時間Ｔｐ秒でタップ数がＬ個であるフィー
ドフォワード部のトランスバーサルフィルタｂ（ＦＦｂ
部）、１１はタップ間隔が一定遅延時間Ｔ秒でタップ数
が（Ｍ−２Ｌ）個であるフィードバック部のトランスバ
ーサルフィルタ（ＦＢ部）、１２はＦＦａ部９とＦＦｂ
部１０とＦＢ部１１の出力を加算する加算器、１３は加
算器１２の出力信号系列をＴ秒毎に識別し硬判定を行う
判定器、１４は適応ダイバーシチ等化器の出力信号端子
である。
ル合成形ダイバーシチ等化方式を用いた適応ダイバーシ
チ等化器の基本構成の一例を示すブロック図である。図
において、１はアンテナａ、２はアンテナｂ、３はアン
テナａ，１より出力される受信信号を検波しベースバン
ド信号に変換する検波回路ａ、４はアンテナｂ，２より
出力される受信信号を検波しベースバンド信号に変換す
る検波回路ｂ、５はアンテナａ，１より受信され検波回
路ａ，3 によってベースバンド信号に変換された受信信
号を１バースト分蓄える受信信号メモリａ、６はアンテ
ナｂ，２より受信され検波回路ｂ，４によってベースバ
ンド信号に変換された受信信号を１バースト分蓄える受
信信号メモリｂ、７は受信信号メモリａ，５、受信信号
メモリｂ，６の動作を制御する制御部、８は受信信号メ
モリａ，５および受信信号メモリｂ，６に蓄えられた受
信ベースバンド信号を等化する適応等化器、９は受信信
号メモリａ，５の出力を入力信号とするタップ間隔が一
定遅延時間Ｔｐ（Ｔｐ＝Ｔ／Ｎ，Ｔは１シンボル時間、
Ｎは整数）でタップ数がＬ個であるフィードフォワード
部のトランスバーサルフィルタａ（ＦＦａ部）、１０は
受信信号メモリｂ，６の出力を入力信号とするタップ間
隔が一定遅延時間Ｔｐ秒でタップ数がＬ個であるフィー
ドフォワード部のトランスバーサルフィルタｂ（ＦＦｂ
部）、１１はタップ間隔が一定遅延時間Ｔ秒でタップ数
が（Ｍ−２Ｌ）個であるフィードバック部のトランスバ
ーサルフィルタ（ＦＢ部）、１２はＦＦａ部９とＦＦｂ
部１０とＦＢ部１１の出力を加算する加算器、１３は加
算器１２の出力信号系列をＴ秒毎に識別し硬判定を行う
判定器、１４は適応ダイバーシチ等化器の出力信号端子
である。
【０００４】図７は、図６に示した適応等化器８の構成
を示すブロック図であり、１５は受信信号メモリａ，５
に蓄えられた受信ベースバンド信号の入力端子、１６は
受信信号メモリｂ，６に蓄えられた受信ベースバンド信
号の入力端子、１７はＦＦａ部９、ＦＦｂ部１０とＦＢ
部１１のタップ係数をＴ秒毎に定めるタップ係数更新回
路、１８はＦＢ部１１の入力信号系列を判定器１３の出
力信号系列と参照信号系列とに切り替えるスイッチ回
路、１９は参照信号系列入力端子、２０は加算器１２の
出力と、判定器１３の出力信号系列または参照信号系列
の差を求める加算器である。
を示すブロック図であり、１５は受信信号メモリａ，５
に蓄えられた受信ベースバンド信号の入力端子、１６は
受信信号メモリｂ，６に蓄えられた受信ベースバンド信
号の入力端子、１７はＦＦａ部９、ＦＦｂ部１０とＦＢ
部１１のタップ係数をＴ秒毎に定めるタップ係数更新回
路、１８はＦＢ部１１の入力信号系列を判定器１３の出
力信号系列と参照信号系列とに切り替えるスイッチ回
路、１９は参照信号系列入力端子、２０は加算器１２の
出力と、判定器１３の出力信号系列または参照信号系列
の差を求める加算器である。
【０００５】図８は、移動体通信等に用いられる信号の
バーストフォーマットの一例を示す図である。２１は適
応等化器のトレーニングや、フレーム同期をとるために
用いるユニークワード（以下ＵＷと記す）、２２はラン
ダムデータ部である。
バーストフォーマットの一例を示す図である。２１は適
応等化器のトレーニングや、フレーム同期をとるために
用いるユニークワード（以下ＵＷと記す）、２２はラン
ダムデータ部である。
【０００６】次に従来の適応ダイバーシチ等化器の動作
について説明する。図６に示した適応ダイバーシチ等化
器では、アンテナａ，１、およびアンテナｂ，２より出
力される受信信号はそれぞれ検波回路ａ，３および検波
回路ｂ，４によりベースバンド信号に変換される。検波
回路ａ，３の出力信号は受信信号メモリａ，５に蓄えら
れ、検波回路ｂ，４の出力信号は受信信号メモリｂ，６
に蓄えられる。また、これらのベースバンド信号は、制
御部７に出力される。制御部７では、各バースト先頭の
図８に示したＵＷ２１を用いてフレーム同期をとった後
に、受信信号メモリａ，５、受信信号メモリｂ，６に制
御信号を出力する。受信信号メモリａ，５、受信信号メ
モリｂ，６では、この制御信号により適応等化器８に、
バーストに対応した受信信号を出力する。
について説明する。図６に示した適応ダイバーシチ等化
器では、アンテナａ，１、およびアンテナｂ，２より出
力される受信信号はそれぞれ検波回路ａ，３および検波
回路ｂ，４によりベースバンド信号に変換される。検波
回路ａ，３の出力信号は受信信号メモリａ，５に蓄えら
れ、検波回路ｂ，４の出力信号は受信信号メモリｂ，６
に蓄えられる。また、これらのベースバンド信号は、制
御部７に出力される。制御部７では、各バースト先頭の
図８に示したＵＷ２１を用いてフレーム同期をとった後
に、受信信号メモリａ，５、受信信号メモリｂ，６に制
御信号を出力する。受信信号メモリａ，５、受信信号メ
モリｂ，６では、この制御信号により適応等化器８に、
バーストに対応した受信信号を出力する。
【０００７】図７に示した適応等化器８では、ベースバ
ンドに変換された受信信号に対して、各バースト先頭の
ＵＷ２１とそれに対応する受信信号を用いて伝送路の特
性を推定し、ＦＦａ部９、ＦＦｂ部１０、ＦＢ部１１の
タップ係数を収束させる。（トレーニングモード）。こ
のとき、ＦＢ部１１の入力信号系列および加算器２０の
入力信号系列は判定誤りのないデータとしＵＷ２１より
定めた参照信号系列である。次いでランダムデータ部２
２について等化を行なう（トラッキングモード）。この
とき、判定器１３では、加算器１２の出力信号系列をＴ
秒毎に識別し硬判定を行い、ＦＢ部１１の入力信号系列
および加算器２０の入力信号系列は、判定器１３の出力
信号系列となる。
ンドに変換された受信信号に対して、各バースト先頭の
ＵＷ２１とそれに対応する受信信号を用いて伝送路の特
性を推定し、ＦＦａ部９、ＦＦｂ部１０、ＦＢ部１１の
タップ係数を収束させる。（トレーニングモード）。こ
のとき、ＦＢ部１１の入力信号系列および加算器２０の
入力信号系列は判定誤りのないデータとしＵＷ２１より
定めた参照信号系列である。次いでランダムデータ部２
２について等化を行なう（トラッキングモード）。この
とき、判定器１３では、加算器１２の出力信号系列をＴ
秒毎に識別し硬判定を行い、ＦＢ部１１の入力信号系列
および加算器２０の入力信号系列は、判定器１３の出力
信号系列となる。
【０００８】タップ係数更新回路１７では、適応等化器
８の入力信号系列と、加算器２０の出力信号すなわち誤
差信号を用い、カルマンフィルタアルゴリズム（ＲＬＳ
アルゴリズム）等のタップ係数更新アルゴリズムに従
い、１シンボル毎にＦＦａ部９、ＦＦｂ部１０、ＦＢ部
２のタップ係数を更新する。
８の入力信号系列と、加算器２０の出力信号すなわち誤
差信号を用い、カルマンフィルタアルゴリズム（ＲＬＳ
アルゴリズム）等のタップ係数更新アルゴリズムに従
い、１シンボル毎にＦＦａ部９、ＦＦｂ部１０、ＦＢ部
２のタップ係数を更新する。
【０００９】上記タップ係数更新アルゴリズムについ
て、適応ダイバーシチ等化器の従来例について、上記文
献に記載されているカルマンフィルタアルゴリズム（Ｒ
ＬＳアルゴリズム）の例を取り説明する。時刻ｔ＝ｎＴ
（ｎ＝０，１，２，……；Ｔは１シンボル時間）におけ
る等化器への入力信号ベクトルをＸM （ｎ）、タップ係
数をＣM （ｎ）、加算器１２の出力をＩ（ｎ）、希望出
力をｄ（ｎ）、誤差信号（加算器２０の出力）をｅ
（ｎ）とする。ここでＸM （ｎ）、ＣM （ｎ）、Ｉ
（ｎ）、ｄ（ｎ）は、同相、直交チャネルを示す複素数
となる。また、ＦＦａ部９のタップ数、ＦＦｂ部１０の
タップ数をともにＬ、総タップ数をＭとするとこれらの
関係は次式となる。
て、適応ダイバーシチ等化器の従来例について、上記文
献に記載されているカルマンフィルタアルゴリズム（Ｒ
ＬＳアルゴリズム）の例を取り説明する。時刻ｔ＝ｎＴ
（ｎ＝０，１，２，……；Ｔは１シンボル時間）におけ
る等化器への入力信号ベクトルをＸM （ｎ）、タップ係
数をＣM （ｎ）、加算器１２の出力をＩ（ｎ）、希望出
力をｄ（ｎ）、誤差信号（加算器２０の出力）をｅ
（ｎ）とする。ここでＸM （ｎ）、ＣM （ｎ）、Ｉ
（ｎ）、ｄ（ｎ）は、同相、直交チャネルを示す複素数
となる。また、ＦＦａ部９のタップ数、ＦＦｂ部１０の
タップ数をともにＬ、総タップ数をＭとするとこれらの
関係は次式となる。
【００１０】
【数１】
【００１１】ここで＊は、複素共役転置行列（又は、ベ
クトル）を表わす。また、ｙ11（ｎ），ｙ12（ｎ），
…，ｙL1（ｎ）は、ＦＦａ部９の入力信号、ｙ
12（ｎ），ｙ22（ｎ），…，ｙL2（ｎ）は、ＦＦｂ部１
０の入力信号を表す。また、ｄ（ｎ）は、ＦＢ部１１の
入力信号であり、トレーニングモードでは、参照信号系
列となり、トラッキングモードでは、判定器１３にて式
３の結果を硬判定した出力信号系列となる。また、誤差
信号ｅ（ｎ）は、加算器２０の出力である。そして、次
式で表される評価関数εを最小にするタップ係数Ｃ
M （ｎ）が求める値となる。
クトル）を表わす。また、ｙ11（ｎ），ｙ12（ｎ），
…，ｙL1（ｎ）は、ＦＦａ部９の入力信号、ｙ
12（ｎ），ｙ22（ｎ），…，ｙL2（ｎ）は、ＦＦｂ部１
０の入力信号を表す。また、ｄ（ｎ）は、ＦＢ部１１の
入力信号であり、トレーニングモードでは、参照信号系
列となり、トラッキングモードでは、判定器１３にて式
３の結果を硬判定した出力信号系列となる。また、誤差
信号ｅ（ｎ）は、加算器２０の出力である。そして、次
式で表される評価関数εを最小にするタップ係数Ｃ
M （ｎ）が求める値となる。
【００１２】
【数２】
【００１３】ここでλは忘却係数（０＜λ≦１）を表
す。式５を最小にするＣM （ｎ）は以下となる。
す。式５を最小にするＣM （ｎ）は以下となる。
【００１４】
【数３】
【００１５】さらに、時刻ｔ＝（ｎ−１）Ｔの時のＣM
（ｎ−１）、Ｐ（ｎ−１）から、時刻ｔ＝ｎＴの時のＣ
M （ｎ）を漸化的に求めるアルゴリズムは、以下のよう
になる。
（ｎ−１）、Ｐ（ｎ−１）から、時刻ｔ＝ｎＴの時のＣ
M （ｎ）を漸化的に求めるアルゴリズムは、以下のよう
になる。
【００１６】
【数４】
【００１７】ここで、Ｋ（ｎ）はカルマンゲイン、Ｐ
（ｎ）は、タップ係数の推定誤差共分散行列、Ｉは単位
行列である。なお、このタップ係数更新アルゴリズムに
ついては、Ｓ・ヘイキン著、武部幹訳：“適応フィルタ
入門”，第５章，現代工学社（１９８７），またはＪ．
Ｇ．ＰＲＯＡＫＩＳ：“ＤＩＧＩＴＡＬ ＣＯＭＭＵＮ
ＩＣＡＴＩＯＮ”，６．８章，ＭｃＧＲＡＷ−ＨＩＬＬ
（１９８３）に詳しく示されている。
（ｎ）は、タップ係数の推定誤差共分散行列、Ｉは単位
行列である。なお、このタップ係数更新アルゴリズムに
ついては、Ｓ・ヘイキン著、武部幹訳：“適応フィルタ
入門”，第５章，現代工学社（１９８７），またはＪ．
Ｇ．ＰＲＯＡＫＩＳ：“ＤＩＧＩＴＡＬ ＣＯＭＭＵＮ
ＩＣＡＴＩＯＮ”，６．８章，ＭｃＧＲＡＷ−ＨＩＬＬ
（１９８３）に詳しく示されている。
【００１８】
【発明が解決しようとする課題】従来の適応ダイバーシ
チ等化器は以上のような構成になっているために、ダイ
バーシチのブランチ数、すなわちアンテナ数が多い場
合、また、各ブランチのＦＦ部のタップ数が多い場合に
は、カルマンフィルタアルゴリズム等を用いたタップ係
数更新アルゴリズムでは、１回のタップ係数更新に要す
る演算量はタップ数の２乗に比例するために、演算量が
非常に増加するという課題があった。また、タップ数が
多くなることによってタップ係数の収束に時間がかか
り、トレーニングモードにおける参照信号のシンボル数
が少ない時は収束しない場合もあり、その結果特性が劣
化する場合も生ずるという課題があった。
チ等化器は以上のような構成になっているために、ダイ
バーシチのブランチ数、すなわちアンテナ数が多い場
合、また、各ブランチのＦＦ部のタップ数が多い場合に
は、カルマンフィルタアルゴリズム等を用いたタップ係
数更新アルゴリズムでは、１回のタップ係数更新に要す
る演算量はタップ数の２乗に比例するために、演算量が
非常に増加するという課題があった。また、タップ数が
多くなることによってタップ係数の収束に時間がかか
り、トレーニングモードにおける参照信号のシンボル数
が少ない時は収束しない場合もあり、その結果特性が劣
化する場合も生ずるという課題があった。
【００１９】この発明は、かかる課題を解決するために
なされたもので、従来の適応ダイバーシチ等化器の特性
より劣化することなく、従来の適応ダイバーシチ等化器
より演算量が大幅に低減し、また、ブランチ数が増え、
総タップ数が増えた場合においても、タップ係数の収束
速度の劣化の度合いが少ない適応ダイバーシチ等化器を
得ることを目的としている。
なされたもので、従来の適応ダイバーシチ等化器の特性
より劣化することなく、従来の適応ダイバーシチ等化器
より演算量が大幅に低減し、また、ブランチ数が増え、
総タップ数が増えた場合においても、タップ係数の収束
速度の劣化の度合いが少ない適応ダイバーシチ等化器を
得ることを目的としている。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係わる発明の適応等化器は、入力信号
系列を分割する手段と、分割後の各入力信号系列をそれ
ぞれの入力とし、タップ付き遅延回路をフィードフォワ
ード部とフィードバック部に有する等化フィルタ部と、
タップ係数演算部とを備え、タップ係数演算部ではタッ
プ係数更新アルゴリズムに従いデータ判定部の出力結果
に基づいて、上記等化フィルタ部のタップ係数を更新す
る複数の判定帰還形適応等化器部と、上記複数の判定帰
還形適応等化器部の各出力信号に重み付けを行い合成す
る合成回路と、上記合成回路の出力結果を判定し、最終
的な出力データとする上記データ判定部を備え、合成回
路により、各判定帰還形適応等化器部出力の中で等化特
性の良いものに対する重み付けを大きく、また、等化特
性の良くないものに対する重み付けを小さくして合成
し、その結果を最終的な等化出力とするようにしたもの
である。
めに、請求項１に係わる発明の適応等化器は、入力信号
系列を分割する手段と、分割後の各入力信号系列をそれ
ぞれの入力とし、タップ付き遅延回路をフィードフォワ
ード部とフィードバック部に有する等化フィルタ部と、
タップ係数演算部とを備え、タップ係数演算部ではタッ
プ係数更新アルゴリズムに従いデータ判定部の出力結果
に基づいて、上記等化フィルタ部のタップ係数を更新す
る複数の判定帰還形適応等化器部と、上記複数の判定帰
還形適応等化器部の各出力信号に重み付けを行い合成す
る合成回路と、上記合成回路の出力結果を判定し、最終
的な出力データとする上記データ判定部を備え、合成回
路により、各判定帰還形適応等化器部出力の中で等化特
性の良いものに対する重み付けを大きく、また、等化特
性の良くないものに対する重み付けを小さくして合成
し、その結果を最終的な等化出力とするようにしたもの
である。
【００２１】上記の目的を達成するために、請求項２に
係わる発明の適応ダイバーシチ等化器は、複数のアンテ
ナと、複数の受信波を検波する複数の検波回路と、検波
後の各信号をそれぞれの入力とし、フィードフォワード
部とフィードバック部にタップ付き遅延回路を有する等
化フィルタ部と、タップ係数演算部とを備え、タップ係
数演算部ではタップ係数更新アルゴリズムに従いデータ
判定部の出力結果に基づいて上記等化フィルタ部のタッ
プ係数を更新する複数の判定帰還形適応等化器部と、上
記複数の判定帰還形適応等化器部の各出力信号に重み付
けを行い合成する合成回路と、上記合成回路の出力結果
を判定し、最終的な出力データとする上記データ判定部
を備え、合成回路により、各ブランチの判定帰還形適応
等化器部出力の中で等化特性の良いものに対する重み付
けを大きく、また、等化特性の良くないものに対する重
み付けを小さくして合成し、その結果を最終的な等化出
力とするようにしたものである。
係わる発明の適応ダイバーシチ等化器は、複数のアンテ
ナと、複数の受信波を検波する複数の検波回路と、検波
後の各信号をそれぞれの入力とし、フィードフォワード
部とフィードバック部にタップ付き遅延回路を有する等
化フィルタ部と、タップ係数演算部とを備え、タップ係
数演算部ではタップ係数更新アルゴリズムに従いデータ
判定部の出力結果に基づいて上記等化フィルタ部のタッ
プ係数を更新する複数の判定帰還形適応等化器部と、上
記複数の判定帰還形適応等化器部の各出力信号に重み付
けを行い合成する合成回路と、上記合成回路の出力結果
を判定し、最終的な出力データとする上記データ判定部
を備え、合成回路により、各ブランチの判定帰還形適応
等化器部出力の中で等化特性の良いものに対する重み付
けを大きく、また、等化特性の良くないものに対する重
み付けを小さくして合成し、その結果を最終的な等化出
力とするようにしたものである。
【００２２】上記の目的を達成するために、請求項３に
係わる発明の適応ダイバーシチ等化器は、複数のアンテ
ナと、複数の受信波を検波する複数の検波回路と、オー
バーサンプリングされた検波後の各信号に対して、オー
バーサンプリング時のタイミングが同じ信号をそれぞれ
の入力とし、タップ付き遅延回路をフィードフォワード
部とフィードバック部に有する等化フィルタ部と、タッ
プ係数演算部とを備え、タップ係数演算部ではタップ係
数更新アルゴリズムに従いデータ判定部の出力結果に基
づいて、上記等化フィルタ部のタップ係数を更新する複
数の判定帰還形適応等化器部と、上記複数の判定帰還形
適応等化器部の各出力信号に重み付けを行い合成する合
成回路と、上記合成回路の出力結果を判定し、最終的な
出力データとする上記データ判定部を備え、合成回路に
より、各ブランチの判定帰還形適応等化器部出力の中で
等化特性の良いものに対する重み付けを大きく、また、
等化特性の良くないものに対する重み付けを小さくして
合成し、その結果を最終的な等化出力とするようにした
ものである。
係わる発明の適応ダイバーシチ等化器は、複数のアンテ
ナと、複数の受信波を検波する複数の検波回路と、オー
バーサンプリングされた検波後の各信号に対して、オー
バーサンプリング時のタイミングが同じ信号をそれぞれ
の入力とし、タップ付き遅延回路をフィードフォワード
部とフィードバック部に有する等化フィルタ部と、タッ
プ係数演算部とを備え、タップ係数演算部ではタップ係
数更新アルゴリズムに従いデータ判定部の出力結果に基
づいて、上記等化フィルタ部のタップ係数を更新する複
数の判定帰還形適応等化器部と、上記複数の判定帰還形
適応等化器部の各出力信号に重み付けを行い合成する合
成回路と、上記合成回路の出力結果を判定し、最終的な
出力データとする上記データ判定部を備え、合成回路に
より、各ブランチの判定帰還形適応等化器部出力の中で
等化特性の良いものに対する重み付けを大きく、また、
等化特性の良くないものに対する重み付けを小さくして
合成し、その結果を最終的な等化出力とするようにした
ものである。
【００２３】
【作用】以上のように構成された請求項１に係わる発明
の適応等化器では、入力信号を分割し、分割後の各入力
信号系列に対する判定帰還形適応等化器部においてそれ
ぞれ独立にタップ係数の更新を行い、各判定帰還形適応
等化器部の出力を重み付け合成するために、全体のタッ
プ係数の更新に要する演算量が低減するとともに、トレ
ーニングモード時のタップ係数の収束に必要なシンボル
数が短くなる。また、ある判定帰還形適応等化器部の特
性がフェージング等のために一時的に劣化し、判定帰還
形適応等化器部単体の出力結果では判定誤りが連続し、
タップ係数更新アルゴリズムが発散等を起こす場合で
も、各判定帰還形適応等化器部の出力を重み付け合成
し、判定した結果を参照信号として各判定帰還形適応等
化器部のタップ係数を更新するために、タップ係数更新
アルゴリズムが発散する頻度が少なくなる。
の適応等化器では、入力信号を分割し、分割後の各入力
信号系列に対する判定帰還形適応等化器部においてそれ
ぞれ独立にタップ係数の更新を行い、各判定帰還形適応
等化器部の出力を重み付け合成するために、全体のタッ
プ係数の更新に要する演算量が低減するとともに、トレ
ーニングモード時のタップ係数の収束に必要なシンボル
数が短くなる。また、ある判定帰還形適応等化器部の特
性がフェージング等のために一時的に劣化し、判定帰還
形適応等化器部単体の出力結果では判定誤りが連続し、
タップ係数更新アルゴリズムが発散等を起こす場合で
も、各判定帰還形適応等化器部の出力を重み付け合成
し、判定した結果を参照信号として各判定帰還形適応等
化器部のタップ係数を更新するために、タップ係数更新
アルゴリズムが発散する頻度が少なくなる。
【００２４】以上のように構成された請求項２に係わる
発明の適応ダイバーシチ等化器では、各ブランチの判定
帰還形適応等化器部においてそれぞれ独立にタップ係数
の更新を行い、各判定帰還形適応等化器部の出力を重み
付け合成するために、全体のタップ係数の更新に要する
演算量が低減するとともに、トレーニングモード時のタ
ップ係数の収束に必要なシンボル数が短くなる。また、
あるブランチの特性がフェージング等のために一時的に
劣化し、ブランチ単体の出力結果では判定誤りが連続
し、タップ係数更新アルゴリズムが発散等を起こす場合
でも、各判定帰還形適応等化器部の出力を重み付け合成
し、判定した結果を参照信号として各判定帰還形適応等
化器部のタップ係数を更新するために、タップ係数更新
アルゴリズムが発散する頻度が少なくなる。
発明の適応ダイバーシチ等化器では、各ブランチの判定
帰還形適応等化器部においてそれぞれ独立にタップ係数
の更新を行い、各判定帰還形適応等化器部の出力を重み
付け合成するために、全体のタップ係数の更新に要する
演算量が低減するとともに、トレーニングモード時のタ
ップ係数の収束に必要なシンボル数が短くなる。また、
あるブランチの特性がフェージング等のために一時的に
劣化し、ブランチ単体の出力結果では判定誤りが連続
し、タップ係数更新アルゴリズムが発散等を起こす場合
でも、各判定帰還形適応等化器部の出力を重み付け合成
し、判定した結果を参照信号として各判定帰還形適応等
化器部のタップ係数を更新するために、タップ係数更新
アルゴリズムが発散する頻度が少なくなる。
【００２５】以上のように構成された請求項３に係わる
発明の適応ダイバーシチ等化器では、各判定帰還形適応
等化器部においてそれぞれ独立にタップ係数の更新を行
い、各判定帰還形適応等化器部の出力結果を重み付け合
成するために、全体のタップ係数の更新に要する演算量
が低減するとともに、トレーニングモード時のタップ係
数の収束に必要なシンボル数が短くなる。また、ある判
定帰還形適応等化器部の特性がフェージング等のために
一時的に劣化し、判定帰還形適応等化器部単体の出力結
果では判定誤りが連続し、タップ係数更新アルゴリズム
の発散等を起こす場合でも、各判定帰還形適応等化器部
の出力を重み付け合成し、判定した結果を参照信号とし
て各判定帰還形適応等化器部のタップ係数を更新するた
めに、タップ係数更新アルゴリズムが発散する頻度が少
なくなる。
発明の適応ダイバーシチ等化器では、各判定帰還形適応
等化器部においてそれぞれ独立にタップ係数の更新を行
い、各判定帰還形適応等化器部の出力結果を重み付け合
成するために、全体のタップ係数の更新に要する演算量
が低減するとともに、トレーニングモード時のタップ係
数の収束に必要なシンボル数が短くなる。また、ある判
定帰還形適応等化器部の特性がフェージング等のために
一時的に劣化し、判定帰還形適応等化器部単体の出力結
果では判定誤りが連続し、タップ係数更新アルゴリズム
の発散等を起こす場合でも、各判定帰還形適応等化器部
の出力を重み付け合成し、判定した結果を参照信号とし
て各判定帰還形適応等化器部のタップ係数を更新するた
めに、タップ係数更新アルゴリズムが発散する頻度が少
なくなる。
【００２６】
実施例１ 図１はこの発明の実施例１を示す構成ブロック図であ
る。図中、従来例と同一部分には同一符号を付し説明を
省く。図１において、３０はアンテナａ，１より受信さ
れ検波回路ａ，３によってベースバンド信号に変換され
た受信信号を１バースト分蓄える受信信号メモリａ、３
１はアンテナｂ，２より受信され検波回路ｂ，４によっ
てベースバンド信号に変換された受信信号を１バースト
分蓄える受信信号メモリｂ、３２は受信信号メモリａ，
３０、受信信号メモリｂ，３１の動作を制御する制御
部、３３は受信信号メモリａ，３０に蓄えられた受信ベ
ースバンド信号を入力信号とする判定帰還形適応等化器
ａ、３４は受信信号メモリｂ，３１に蓄えられた受信ベ
ースバンド信号を入力信号とする判定帰還形適応等化器
ｂ、３５は判定帰還形適応等化器ａ，３３および判定帰
還形適応等化器ｂ，３４の出力を重み付け合成する重み
付け合成回路、３６は重み付け合成回路３５の出力信号
系列をＴ秒（１シンボル時間）毎に識別し硬判定を行う
判定器、３７は判定帰還形適応等化器ａ，３３におけ
る、受信信号メモリａ６０の出力を入力信号とするフィ
ードフォワード部のトランスバーサルフィルタａ（ＦＦ
ａ部）、３８は判定帰還形適応等化器ａ，３３における
フィードバック部のトランスバーサルフィルタａ（ＦＢ
ａ部）、３９は判定帰還形適応等化器ａ，３３における
ＦＦａ部３７とＦＢａ部３８の出力結果を加算する加算
器、４０は判定帰還形適応等化器ｂ，３４における受信
信号メモリｂ６１の出力を入力信号とするフィードフォ
ワード部のトランスバーサルフィルタｂ（ＦＦｂ部）、
４１は判定帰還形適応等化器ｂ，３４におけるフィード
バック部のトランスバーサルフィルタｂ（ＦＢｂ部）、
４２は判定帰還形適応等化器ｂ，３４におけるＦＦｂ部
４０とＦＢｂ部４１の出力結果を加算する加算器であ
る。
る。図中、従来例と同一部分には同一符号を付し説明を
省く。図１において、３０はアンテナａ，１より受信さ
れ検波回路ａ，３によってベースバンド信号に変換され
た受信信号を１バースト分蓄える受信信号メモリａ、３
１はアンテナｂ，２より受信され検波回路ｂ，４によっ
てベースバンド信号に変換された受信信号を１バースト
分蓄える受信信号メモリｂ、３２は受信信号メモリａ，
３０、受信信号メモリｂ，３１の動作を制御する制御
部、３３は受信信号メモリａ，３０に蓄えられた受信ベ
ースバンド信号を入力信号とする判定帰還形適応等化器
ａ、３４は受信信号メモリｂ，３１に蓄えられた受信ベ
ースバンド信号を入力信号とする判定帰還形適応等化器
ｂ、３５は判定帰還形適応等化器ａ，３３および判定帰
還形適応等化器ｂ，３４の出力を重み付け合成する重み
付け合成回路、３６は重み付け合成回路３５の出力信号
系列をＴ秒（１シンボル時間）毎に識別し硬判定を行う
判定器、３７は判定帰還形適応等化器ａ，３３におけ
る、受信信号メモリａ６０の出力を入力信号とするフィ
ードフォワード部のトランスバーサルフィルタａ（ＦＦ
ａ部）、３８は判定帰還形適応等化器ａ，３３における
フィードバック部のトランスバーサルフィルタａ（ＦＢ
ａ部）、３９は判定帰還形適応等化器ａ，３３における
ＦＦａ部３７とＦＢａ部３８の出力結果を加算する加算
器、４０は判定帰還形適応等化器ｂ，３４における受信
信号メモリｂ６１の出力を入力信号とするフィードフォ
ワード部のトランスバーサルフィルタｂ（ＦＦｂ部）、
４１は判定帰還形適応等化器ｂ，３４におけるフィード
バック部のトランスバーサルフィルタｂ（ＦＢｂ部）、
４２は判定帰還形適応等化器ｂ，３４におけるＦＦｂ部
４０とＦＢｂ部４１の出力結果を加算する加算器であ
る。
【００２７】図２は判定帰還形適応等化器ａ，３３の構
成を示すブロック図である。図中、従来例および図１に
示したものと同一部分には同一符号を付し説明を省く。
図２において、４３は受信信号メモリａ，３０の出力信
号が入力する受信信号入力端子、４４は判定器３６の出
力結果が入力する判定出力信号入力端子、４５は加算器
３９の演算結果を重み付け合成回路３５に出力する等化
フィルタ出力端子、４６はＦＦａ部３７およびＦＢａ部
３８のタップ係数を１シンボル毎に定めるタップ係数更
新回路ａ、４７は加算器３９の演算結果と希望信号の差
をとり誤差信号を発生する加算器である。
成を示すブロック図である。図中、従来例および図１に
示したものと同一部分には同一符号を付し説明を省く。
図２において、４３は受信信号メモリａ，３０の出力信
号が入力する受信信号入力端子、４４は判定器３６の出
力結果が入力する判定出力信号入力端子、４５は加算器
３９の演算結果を重み付け合成回路３５に出力する等化
フィルタ出力端子、４６はＦＦａ部３７およびＦＢａ部
３８のタップ係数を１シンボル毎に定めるタップ係数更
新回路ａ、４７は加算器３９の演算結果と希望信号の差
をとり誤差信号を発生する加算器である。
【００２８】図３は重み付け合成回路３５の構成を示す
ブロック図である。４８は判定帰還形適応等化器ａ，３
３の出力信号が入力する入力端子ａ、４９は判定帰還形
適応等化器ｂ，３４の出力信号が入力する入力端子ｂ、
５０は判定帰還形適応等化器ａ，３３の出力信号に重み
付け係数ａを乗ずる乗算器ａ、５１は判定帰還形適応等
化器ｂ，３４の出力信号に重み付け係数ｂを乗ずる乗算
器ｂ、５２は重み付け係数ａおよび重み付け係数ｂを定
める係数演算回路、５３は乗算器ａ，５０と乗算器ｂ，
５１の出力結果を加算する加算器、５４は加算器５３の
演算結果を判定器３６に出力する出力端子、５５は加算
器５３の演算結果と希望信号の差をとり、誤差信号を発
生する加算器、５６は加算器５５の入力信号系列を判定
器３６の出力信号系列と参照信号系列とに切り替えるス
イッチ回路、５７は判定器３６の出力結果が入力する判
定出力信号入力端子、５８は参照信号系列入力端子であ
る。
ブロック図である。４８は判定帰還形適応等化器ａ，３
３の出力信号が入力する入力端子ａ、４９は判定帰還形
適応等化器ｂ，３４の出力信号が入力する入力端子ｂ、
５０は判定帰還形適応等化器ａ，３３の出力信号に重み
付け係数ａを乗ずる乗算器ａ、５１は判定帰還形適応等
化器ｂ，３４の出力信号に重み付け係数ｂを乗ずる乗算
器ｂ、５２は重み付け係数ａおよび重み付け係数ｂを定
める係数演算回路、５３は乗算器ａ，５０と乗算器ｂ，
５１の出力結果を加算する加算器、５４は加算器５３の
演算結果を判定器３６に出力する出力端子、５５は加算
器５３の演算結果と希望信号の差をとり、誤差信号を発
生する加算器、５６は加算器５５の入力信号系列を判定
器３６の出力信号系列と参照信号系列とに切り替えるス
イッチ回路、５７は判定器３６の出力結果が入力する判
定出力信号入力端子、５８は参照信号系列入力端子であ
る。
【００２９】図１〜図３に従って、本実施例１の適応ダ
イバーシチ等化器の動作について説明する。図１に示し
た適応ダイバーシチ等化器では、アンテナａ，１、およ
びアンテナｂ，２より出力される受信信号は、それぞれ
検波回路ａ，３および検波回路ｂ，４によりベースバン
ド信号に変換される。検波回路ａ，３の出力信号は受信
信号メモリａ，３０に蓄えられ、検波回路ｂ，４の出力
信号は受信信号メモリｂ，３１に蓄えられる。また、こ
れらのベースバンド信号は、制御部３２に出力される。
制御部３２では、各バースト先頭の図８に示したＵＷ２
１を用いてフレーム同期をとった後に、受信信号メモリ
ａ，３０、受信信号メモリｂ，３１に制御信号を出力す
る。受信信号メモリａ，３０は、この制御信号により、
判定帰還形適応等化器ａ，３３にバーストに対応した受
信信号を出力する。また、受信信号メモリｂ，３１も、
この制御信号により、判定帰還形適応等化器ｂ，３４に
バーストに対応した受信信号を出力する。
イバーシチ等化器の動作について説明する。図１に示し
た適応ダイバーシチ等化器では、アンテナａ，１、およ
びアンテナｂ，２より出力される受信信号は、それぞれ
検波回路ａ，３および検波回路ｂ，４によりベースバン
ド信号に変換される。検波回路ａ，３の出力信号は受信
信号メモリａ，３０に蓄えられ、検波回路ｂ，４の出力
信号は受信信号メモリｂ，３１に蓄えられる。また、こ
れらのベースバンド信号は、制御部３２に出力される。
制御部３２では、各バースト先頭の図８に示したＵＷ２
１を用いてフレーム同期をとった後に、受信信号メモリ
ａ，３０、受信信号メモリｂ，３１に制御信号を出力す
る。受信信号メモリａ，３０は、この制御信号により、
判定帰還形適応等化器ａ，３３にバーストに対応した受
信信号を出力する。また、受信信号メモリｂ，３１も、
この制御信号により、判定帰還形適応等化器ｂ，３４に
バーストに対応した受信信号を出力する。
【００３０】図２に示す判定帰還形適応等化器ａ，３３
では、ベースバンドに変換された受信信号に対して、各
バースト先頭のＵＷ２１とそれに対応する受信信号を用
いて伝送路の特性を推定し、ＦＦａ部３７、ＦＢａ部３
８のタップ係数を収束させる（トレーニングモード）。
このとき、ＦＢａ部３８の入力信号系列および加算器４
７の入力信号系列は、判定誤りのないデータ、すなわち
ＵＷ２１の既知信号系列より定めた参照信号系列であ
る。次いでランダムデータ部２２について等化を行なう
（トラッキングモード）。このとき、ＦＢａ部３８の入
力信号系列および加算器４７の入力信号系列は、判定出
力信号入力端子４４より入力される判定器３６の出力信
号系列となる。
では、ベースバンドに変換された受信信号に対して、各
バースト先頭のＵＷ２１とそれに対応する受信信号を用
いて伝送路の特性を推定し、ＦＦａ部３７、ＦＢａ部３
８のタップ係数を収束させる（トレーニングモード）。
このとき、ＦＢａ部３８の入力信号系列および加算器４
７の入力信号系列は、判定誤りのないデータ、すなわち
ＵＷ２１の既知信号系列より定めた参照信号系列であ
る。次いでランダムデータ部２２について等化を行なう
（トラッキングモード）。このとき、ＦＢａ部３８の入
力信号系列および加算器４７の入力信号系列は、判定出
力信号入力端子４４より入力される判定器３６の出力信
号系列となる。
【００３１】タップ係数更新回路ａ，４６では、判定帰
還形適応等化器ａ，３３の入力信号系列と、加算器４７
の出力信号系列すなわち誤差信号を用い、タップ係数更
新アルゴリズムに従い、１シンボル毎にＦＦａ部３７、
ＦＢａ部３８のタップ係数を更新する。このタップ係数
更新アルゴリズムに、従来例の説明の項で示したカルマ
ンフィルタアルゴリズムを用いた場合、判定帰還形適応
等化器ａ，３３の入力信号は、１式に対応させると次式
となる。
還形適応等化器ａ，３３の入力信号系列と、加算器４７
の出力信号系列すなわち誤差信号を用い、タップ係数更
新アルゴリズムに従い、１シンボル毎にＦＦａ部３７、
ＦＢａ部３８のタップ係数を更新する。このタップ係数
更新アルゴリズムに、従来例の説明の項で示したカルマ
ンフィルタアルゴリズムを用いた場合、判定帰還形適応
等化器ａ，３３の入力信号は、１式に対応させると次式
となる。
【００３２】
【数５】
【００３３】また、判定帰還形適応等化器ａ，３３のタ
ップ係数を２式に対応させると、ＣａM （ｎ）となり、
時刻ｎＴ（ｎ＝０，１，２，３…）における判定帰還形
適応等化器ａ，３３の出力は次式となる。
ップ係数を２式に対応させると、ＣａM （ｎ）となり、
時刻ｎＴ（ｎ＝０，１，２，３…）における判定帰還形
適応等化器ａ，３３の出力は次式となる。
【００３４】
【数６】
【００３５】判定帰還形適応等化器ｂ，３４においても
同様に、その出力は次式となる。
同様に、その出力は次式となる。
【００３６】
【数７】
【００３７】図３に示す重み付け合成回路３５では、入
力端子ａ，４８より入力される判定帰還形適応等化器
ａ，３３の出力信号に対して、係数演算回路５２の定め
る係数ａを乗算器ａ，５０にて乗じ、重み付けをする。
また、入力端子ｂ，４９より入力される判定帰還形適応
等化器ｂ，３４の出力信号に対して、係数演算回路５２
の定める係数ｂを乗算器ｂ，５１にて乗じ、重み付けを
する。加算器５３では、乗算器ａ，５０と乗算器ｂ，５
１の出力結果を加算し、ランダムデータ２２に対応する
受信信号の等化を行っているときは、その結果を出力端
子５４から判定器３６に出力する。
力端子ａ，４８より入力される判定帰還形適応等化器
ａ，３３の出力信号に対して、係数演算回路５２の定め
る係数ａを乗算器ａ，５０にて乗じ、重み付けをする。
また、入力端子ｂ，４９より入力される判定帰還形適応
等化器ｂ，３４の出力信号に対して、係数演算回路５２
の定める係数ｂを乗算器ｂ，５１にて乗じ、重み付けを
する。加算器５３では、乗算器ａ，５０と乗算器ｂ，５
１の出力結果を加算し、ランダムデータ２２に対応する
受信信号の等化を行っているときは、その結果を出力端
子５４から判定器３６に出力する。
【００３８】図１に示す判定器３６では、出力端子５４
からの出力信号に対し硬判定を行い、その結果を判定帰
還形適応等化器ａ，３３、判定帰還形適応等化器ｂ，３
４、重み付け合成回路３５に出力する。
からの出力信号に対し硬判定を行い、その結果を判定帰
還形適応等化器ａ，３３、判定帰還形適応等化器ｂ，３
４、重み付け合成回路３５に出力する。
【００３９】図３におけるスイッチ回路５６では、ＵＷ
２１に対応する受信信号の等化を行っているときは、参
照信号系列入力端子５８より入力される参照信号系列を
出力し、ランダムデータ２２に対応する受信信号の等化
を行っているときは、判定出力信号入力端子５７より入
力される判定器３６の出力信号系列を出力する。
２１に対応する受信信号の等化を行っているときは、参
照信号系列入力端子５８より入力される参照信号系列を
出力し、ランダムデータ２２に対応する受信信号の等化
を行っているときは、判定出力信号入力端子５７より入
力される判定器３６の出力信号系列を出力する。
【００４０】加算器５５は加算器５３の演算結果とスイ
ッチ回路５６の出力すなわち希望信号との差をとり、誤
差信号を発生し、その結果を係数演算回路５２に出力す
る。
ッチ回路５６の出力すなわち希望信号との差をとり、誤
差信号を発生し、その結果を係数演算回路５２に出力す
る。
【００４１】係数演算回路５２では、判定帰還形適応等
化器ａ，３３、判定帰還形適応等化器ｂ，３４の出力
と、加算器５３の出力信号系列すなわち誤差信号を用
い、タップ係数更新アルゴリズム等を用い、１シンボル
毎に乗算器ａ，５０、乗算器ｂ，５１の係数ａ、係数ｂ
を更新する。このタップ係数更新アルゴリズムに従来例
の説明の項で示したカルマンフィルタアルゴリズムを用
いた場合、重み付け合成回路３５の入力信号は１式に対
応させると次式となる。
化器ａ，３３、判定帰還形適応等化器ｂ，３４の出力
と、加算器５３の出力信号系列すなわち誤差信号を用
い、タップ係数更新アルゴリズム等を用い、１シンボル
毎に乗算器ａ，５０、乗算器ｂ，５１の係数ａ、係数ｂ
を更新する。このタップ係数更新アルゴリズムに従来例
の説明の項で示したカルマンフィルタアルゴリズムを用
いた場合、重み付け合成回路３５の入力信号は１式に対
応させると次式となる。
【００４２】
【数８】
【００４３】また、係数ａ、係数ｂを２式に対応させる
と次式となる。
と次式となる。
【００４４】
【数９】
【００４５】そして、時刻ｎＴ（ｎ＝０，１，２，３
…）における加算器５３の出力は次式となる。
…）における加算器５３の出力は次式となる。
【００４６】
【数１０】
【００４７】そして、ランダムデータ等化時には、この
加算器の出力を判定器３６で硬判定し、希望信号ｄ
（ｎ）とする。この時、判定帰還形適応等化器ａ，３
３、判定帰還形適応等化器ｂ，３４、重み付け合成回路
３５の誤差信号はそれぞれ次式となる。
加算器の出力を判定器３６で硬判定し、希望信号ｄ
（ｎ）とする。この時、判定帰還形適応等化器ａ，３
３、判定帰還形適応等化器ｂ，３４、重み付け合成回路
３５の誤差信号はそれぞれ次式となる。
【００４８】
【数１１】
【００４９】各タップ係数更新回路はそれぞれの誤差信
号に基づき、それぞれ更新後のタップ係数Ｃａ
M （ｎ）、ＣｂM （ｎ）、Ｃｃ（ｎ）を定める。
号に基づき、それぞれ更新後のタップ係数Ｃａ
M （ｎ）、ＣｂM （ｎ）、Ｃｃ（ｎ）を定める。
【００５０】なお、上記実施例では、タップ係数更新ア
ルゴリズムにカルマンフィルタを用いて説明したが、こ
れは、ＺＦ（ｚｅｒｏ ｆｏｒｃｉｎｇ）アルゴリズ
ム、ＬＭＳ（Ｌｅａｓｔ ｍｅａｎ ｓｑｕａｒｅ）ア
ルゴリズム、ＲＬＳ（Ｒｅｃｕｒｓｉｖｅ ｌｅａｓｔ
ｓｑｕａｒｅ）アルゴリズム等のタップ係数更新アル
ゴリズムを用いても良い。
ルゴリズムにカルマンフィルタを用いて説明したが、こ
れは、ＺＦ（ｚｅｒｏ ｆｏｒｃｉｎｇ）アルゴリズ
ム、ＬＭＳ（Ｌｅａｓｔ ｍｅａｎ ｓｑｕａｒｅ）ア
ルゴリズム、ＲＬＳ（Ｒｅｃｕｒｓｉｖｅ ｌｅａｓｔ
ｓｑｕａｒｅ）アルゴリズム等のタップ係数更新アル
ゴリズムを用いても良い。
【００５１】また、上記実施例では、各ブランチの適応
等化器が判定帰還形適応等化器の場合について説明した
が、各ブランチの適応等化器は、ＦＢ部がない線形適応
等化器でも良い。
等化器が判定帰還形適応等化器の場合について説明した
が、各ブランチの適応等化器は、ＦＢ部がない線形適応
等化器でも良い。
【００５２】以上のように、本実施例１では、判定帰還
形適応等化器ａ，３３、判定帰還形適応等化器ｂ，３
４、重み付け合成回路３５それぞれ独立にタップ係数の
更新を行う。このために、例えば、本実施例で説明した
カルマンフィルタアルゴリズムの場合、演算量はタップ
数の２乗に比例するが、ブランチ数をＫ、各ブランチの
ＦＦ部のタップ数をＬ1 、ＦＢ部のタップ数をＬ2 とし
た場合、総演算量は次式であらわされる。
形適応等化器ａ，３３、判定帰還形適応等化器ｂ，３
４、重み付け合成回路３５それぞれ独立にタップ係数の
更新を行う。このために、例えば、本実施例で説明した
カルマンフィルタアルゴリズムの場合、演算量はタップ
数の２乗に比例するが、ブランチ数をＫ、各ブランチの
ＦＦ部のタップ数をＬ1 、ＦＢ部のタップ数をＬ2 とし
た場合、総演算量は次式であらわされる。
【００５３】
【数１２】
【００５４】ここでＡは比例乗数を示す。これに対し、
従来例で示した適応ダイバーシチ等化器では、総演算量
は次式で表される。
従来例で示した適応ダイバーシチ等化器では、総演算量
は次式で表される。
【００５５】
【数１３】
【００５６】上式より、例えばＬ1 ＝４、Ｌ2 ＝１、Ｋ
＝２の場合では本実施例と従来例を比較すると、次式よ
り、本実施例では演算量を従来例の２／３とすることが
できる。
＝２の場合では本実施例と従来例を比較すると、次式よ
り、本実施例では演算量を従来例の２／３とすることが
できる。
【００５７】
【数１４】
【００５８】実施例２ 図４はこの発明の実施例２を示す構成ブロック図であ
る。図中、従来例および実施例１と同一部分には同一符
号を付し説明を省く。図４において、６０はアンテナ
ａ，１より受信され検波回路ａ，３によってベースバン
ド信号に変換された受信信号を１バースト分蓄える受信
信号メモリａ、６１はアンテナｂ，２より受信され検波
回路ｂ，４によってベースバンド信号に変換された受信
信号を１バースト分蓄える受信信号メモリｂ、６２は受
信信号メモリａ，６０、受信信号メモリｂ，６１の動作
を制御する制御部、６３は受信信号メモリａ，６０およ
び受信信号メモリｂ，６１に蓄えられた受信ベースバン
ド信号を入力信号とする判定帰還形適応等化器ａ、６４
は受信信号メモリａ，６０および受信信号メモリｂ，６
１に蓄えられた受信ベースバンド信号を入力信号とする
判定帰還形適応等化器ｂ、６５は判定帰還形適応等化器
ａ，６３における、受信信号メモリａ，６０および受信
信号メモリｂ，６１の出力を入力信号とするフィードフ
ォワード部のトランスバーサルフィルタａ（ＦＦａ
部）、６６は判定帰還形適応等化器ａ，６３における、
フィードバック部のトランスバーサルフィルタａ（ＦＢ
ａ部）、６７は判定帰還形適応等化器ａ，６３における
ＦＦａ部６５とＦＢａ部６６の出力結果を加算する加算
器、６８は判定帰還形適応等化器ｂ，６４における、受
信信号メモリａ，６０および受信信号メモリｂ，６１の
出力を入力信号とするフィードフォワード部のトランス
バーサルフィルタｂ（ＦＦｂ部）、６９は判定帰還形適
応等化器ｂ，６４における、フィードバック部のトラン
スバーサルフィルタｂ（ＦＢｂ部）、７０は判定帰還形
適応等化器ｂ，６４におけるＦＦｂ部６８とＦＢｂ部６
９の出力結果を加算する加算器である。
る。図中、従来例および実施例１と同一部分には同一符
号を付し説明を省く。図４において、６０はアンテナ
ａ，１より受信され検波回路ａ，３によってベースバン
ド信号に変換された受信信号を１バースト分蓄える受信
信号メモリａ、６１はアンテナｂ，２より受信され検波
回路ｂ，４によってベースバンド信号に変換された受信
信号を１バースト分蓄える受信信号メモリｂ、６２は受
信信号メモリａ，６０、受信信号メモリｂ，６１の動作
を制御する制御部、６３は受信信号メモリａ，６０およ
び受信信号メモリｂ，６１に蓄えられた受信ベースバン
ド信号を入力信号とする判定帰還形適応等化器ａ、６４
は受信信号メモリａ，６０および受信信号メモリｂ，６
１に蓄えられた受信ベースバンド信号を入力信号とする
判定帰還形適応等化器ｂ、６５は判定帰還形適応等化器
ａ，６３における、受信信号メモリａ，６０および受信
信号メモリｂ，６１の出力を入力信号とするフィードフ
ォワード部のトランスバーサルフィルタａ（ＦＦａ
部）、６６は判定帰還形適応等化器ａ，６３における、
フィードバック部のトランスバーサルフィルタａ（ＦＢ
ａ部）、６７は判定帰還形適応等化器ａ，６３における
ＦＦａ部６５とＦＢａ部６６の出力結果を加算する加算
器、６８は判定帰還形適応等化器ｂ，６４における、受
信信号メモリａ，６０および受信信号メモリｂ，６１の
出力を入力信号とするフィードフォワード部のトランス
バーサルフィルタｂ（ＦＦｂ部）、６９は判定帰還形適
応等化器ｂ，６４における、フィードバック部のトラン
スバーサルフィルタｂ（ＦＢｂ部）、７０は判定帰還形
適応等化器ｂ，６４におけるＦＦｂ部６８とＦＢｂ部６
９の出力結果を加算する加算器である。
【００５９】図５は判定帰還形適応等化器ａ，６３の構
成を示すブロック図である。図中、従来例および図４に
示したものと同一部分には同一符号を付し説明を省く。
図５において、７１は受信信号メモリａ，６０の出力信
号が入力する受信信号入力端子ａ、７２は受信信号メモ
リｂ，６１の出力信号が入力する受信信号入力端子ｂ、
７３はＦＦａ部６５およびＦＦｂ部６６のタップ係数を
１シンボル毎に定めるタップ係数更新回路ａである。
成を示すブロック図である。図中、従来例および図４に
示したものと同一部分には同一符号を付し説明を省く。
図５において、７１は受信信号メモリａ，６０の出力信
号が入力する受信信号入力端子ａ、７２は受信信号メモ
リｂ，６１の出力信号が入力する受信信号入力端子ｂ、
７３はＦＦａ部６５およびＦＦｂ部６６のタップ係数を
１シンボル毎に定めるタップ係数更新回路ａである。
【００６０】本実施例２の適応ダイバーシチ等化器の動
作について説明する。図４に示した適応ダイバーシチ等
化器では、アンテナａ，１およびアンテナｂ，２より出
力される受信信号は、それぞれ検波回路ａ，３および検
波回路ｂ，４によりベースバンド信号に変換される。検
波回路ａ，３の出力信号は受信信号メモリａ，６０に蓄
えられ、検波回路ｂ，４の出力信号は受信信号メモリ
ｂ，６１に蓄えられる。また、これらのベースバンド信
号は、制御部６２に出力される。制御部６２では、各バ
ースト先頭の図８に示したＵＷ２１を用いてフレーム同
期をとった後に、受信信号メモリａ，６０、受信信号メ
モリｂ，６１に制御信号を出力する。受信信号メモリ
ａ，６０は、この制御信号により、判定帰還形適応等化
器ａ，６３および判定帰還形適応等化器ｂ，６４にバー
ストに対応した受信信号を出力する。また、受信信号メ
モリｂ，６１も、この制御信号により、判定帰還形適応
等化器ａ，６３および判定帰還形適応等化器ｂ，６４に
バーストに対応した受信信号を出力する。このとき、受
信信号メモリａ，６０は判定帰還形適応等化器ａ，６３
に対しては、例えば時刻ｔ＝ｎＴ（ｎ＝０，１，２，
３，…）時のサンプリングデータを出力する。また、判
定帰還形適応等化器ｂ，６４に対しては、異なる時刻例
えば時刻ｔ＝（ｎ＋１／２）Ｔ時のサンプリングデータ
を出力する。受信信号メモリｂ，６１も受信信号メモリ
ａ，６０と同様に判定帰還形適応等化器ａ，６３に対し
ては、時刻ｔ＝ｎＴ時のサンプリングデータを出力す
る。また、判定帰還形適応等化器ｂ，６４に対しては、
異なる時刻ｔ＝（ｎ＋１／２）Ｔ時のサンプリングデー
タを出力する。
作について説明する。図４に示した適応ダイバーシチ等
化器では、アンテナａ，１およびアンテナｂ，２より出
力される受信信号は、それぞれ検波回路ａ，３および検
波回路ｂ，４によりベースバンド信号に変換される。検
波回路ａ，３の出力信号は受信信号メモリａ，６０に蓄
えられ、検波回路ｂ，４の出力信号は受信信号メモリ
ｂ，６１に蓄えられる。また、これらのベースバンド信
号は、制御部６２に出力される。制御部６２では、各バ
ースト先頭の図８に示したＵＷ２１を用いてフレーム同
期をとった後に、受信信号メモリａ，６０、受信信号メ
モリｂ，６１に制御信号を出力する。受信信号メモリ
ａ，６０は、この制御信号により、判定帰還形適応等化
器ａ，６３および判定帰還形適応等化器ｂ，６４にバー
ストに対応した受信信号を出力する。また、受信信号メ
モリｂ，６１も、この制御信号により、判定帰還形適応
等化器ａ，６３および判定帰還形適応等化器ｂ，６４に
バーストに対応した受信信号を出力する。このとき、受
信信号メモリａ，６０は判定帰還形適応等化器ａ，６３
に対しては、例えば時刻ｔ＝ｎＴ（ｎ＝０，１，２，
３，…）時のサンプリングデータを出力する。また、判
定帰還形適応等化器ｂ，６４に対しては、異なる時刻例
えば時刻ｔ＝（ｎ＋１／２）Ｔ時のサンプリングデータ
を出力する。受信信号メモリｂ，６１も受信信号メモリ
ａ，６０と同様に判定帰還形適応等化器ａ，６３に対し
ては、時刻ｔ＝ｎＴ時のサンプリングデータを出力す
る。また、判定帰還形適応等化器ｂ，６４に対しては、
異なる時刻ｔ＝（ｎ＋１／２）Ｔ時のサンプリングデー
タを出力する。
【００６１】図５に示す判定帰還形適応等化器ａ，６３
では、受信信号メモリａ，６０および受信信号メモリ
ｂ，６１より出力された各ダイバーシチブランチで同時
刻にサンプリングされた受信信号に対して、各バースト
先頭のＵＷ２１とそれに対応する受信信号を用いて伝送
路の特性を推定し、ＦＦａ部６５、ＦＢａ部６６のタッ
プ係数を収束させる（トレーニングモード）。このと
き、ＦＢａ部６６の入力信号系列および加算器４７の入
力信号系列は、判定誤りのないデータ、すなわちＵＷ２
１の既知信号系列より定めた参照信号系列である。次い
でランダムデータ部２２について等化を行なう（トラッ
キングモード）。このとき、ＦＢａ部６６の入力信号系
列および加算器４７の入力信号系列は、判定出力信号入
力端子４４より入力される判定器３６の出力信号系列と
なる。
では、受信信号メモリａ，６０および受信信号メモリ
ｂ，６１より出力された各ダイバーシチブランチで同時
刻にサンプリングされた受信信号に対して、各バースト
先頭のＵＷ２１とそれに対応する受信信号を用いて伝送
路の特性を推定し、ＦＦａ部６５、ＦＢａ部６６のタッ
プ係数を収束させる（トレーニングモード）。このと
き、ＦＢａ部６６の入力信号系列および加算器４７の入
力信号系列は、判定誤りのないデータ、すなわちＵＷ２
１の既知信号系列より定めた参照信号系列である。次い
でランダムデータ部２２について等化を行なう（トラッ
キングモード）。このとき、ＦＢａ部６６の入力信号系
列および加算器４７の入力信号系列は、判定出力信号入
力端子４４より入力される判定器３６の出力信号系列と
なる。
【００６２】タップ係数更新回路ａ，７３では、判定帰
還形適応等化器ａ，６３の入力信号系列と、加算器４７
の出力信号系列すなわち誤差信号を用い、タップ係数更
新アルゴリズムに従い、１シンボル毎にＦＦａ部６５、
ＦＢａ部６６のタップ係数を更新する。このタップ係数
更新アルゴリズムに従来例の説明の項で示したカルマン
フィルタアルゴリズムを用いた場合、判定帰還形適応等
化器ａ，６３の入力信号は、１式に対応させると次式と
なる。
還形適応等化器ａ，６３の入力信号系列と、加算器４７
の出力信号系列すなわち誤差信号を用い、タップ係数更
新アルゴリズムに従い、１シンボル毎にＦＦａ部６５、
ＦＢａ部６６のタップ係数を更新する。このタップ係数
更新アルゴリズムに従来例の説明の項で示したカルマン
フィルタアルゴリズムを用いた場合、判定帰還形適応等
化器ａ，６３の入力信号は、１式に対応させると次式と
なる。
【００６３】
【数１５】
【００６４】ここで２６式，２７式は受信信号メモリ
ａ，６０および受信信号メモリｂ，６１に蓄積されてい
た１バースト分の２倍のオーバーサンプリング受信デー
タを示している。
ａ，６０および受信信号メモリｂ，６１に蓄積されてい
た１バースト分の２倍のオーバーサンプリング受信デー
タを示している。
【００６５】また、判定帰還形適応等化器ａ，６３のタ
ップ係数を２式に対応させ、ＣａM（ｎ）とすると、時
刻ｎＴ（ｎ＝０，１，２，３…）における判定帰還形適
応等化器ａ，６３の出力は１４式となる。
ップ係数を２式に対応させ、ＣａM（ｎ）とすると、時
刻ｎＴ（ｎ＝０，１，２，３…）における判定帰還形適
応等化器ａ，６３の出力は１４式となる。
【００６６】判定帰還形適応等化器ｂ，６４の構成、動
作とも判定帰還形適応等化器ａ，６３と同様であるが、
ここでの入力信号は判定帰還形適応等化器ａ，６３の入
力信号に対して１／２シンボル遅れたものとしている。
そして、その出力は１５式となる。
作とも判定帰還形適応等化器ａ，６３と同様であるが、
ここでの入力信号は判定帰還形適応等化器ａ，６３の入
力信号に対して１／２シンボル遅れたものとしている。
そして、その出力は１５式となる。
【００６７】図３に示した重み付け合成回路３５では、
入力端子ａ，４８より入力される判定帰還形適応等化器
ａ，６３の出力信号に対して、係数演算回路５２の定め
る係数ａを乗算器ａ，５０にて乗じ、重み付けをする。
また、入力端子ｂ，４９より入力される判定帰還形適応
等化器ｂ，６４の出力信号に対して、係数演算回路５２
の定める係数ｂを乗算器ｂ，５１にて乗じ、重み付けを
する。加算器５３では、乗算器ａ，５０と乗算器ｂ，５
１の出力結果を加算し、ランダムデータ２２に対応する
受信信号の等化を行っているときは、その結果を出力端
子５４から判定器３６に出力する。
入力端子ａ，４８より入力される判定帰還形適応等化器
ａ，６３の出力信号に対して、係数演算回路５２の定め
る係数ａを乗算器ａ，５０にて乗じ、重み付けをする。
また、入力端子ｂ，４９より入力される判定帰還形適応
等化器ｂ，６４の出力信号に対して、係数演算回路５２
の定める係数ｂを乗算器ｂ，５１にて乗じ、重み付けを
する。加算器５３では、乗算器ａ，５０と乗算器ｂ，５
１の出力結果を加算し、ランダムデータ２２に対応する
受信信号の等化を行っているときは、その結果を出力端
子５４から判定器３６に出力する。
【００６８】判定器３６では、出力端子５４からの出力
信号に対し硬判定を行い、その結果を判定帰還形適応等
化器ａ，６３、判定帰還形適応等化器ｂ，６４、重み付
け合成回路３５に出力する。
信号に対し硬判定を行い、その結果を判定帰還形適応等
化器ａ，６３、判定帰還形適応等化器ｂ，６４、重み付
け合成回路３５に出力する。
【００６９】スイッチ回路５６では、ＵＷ２１に対応す
る受信信号の等化を行っているときは、参照信号系列入
力端子５８より入力される参照信号系列を出力し、ラン
ダムデータ２２に対応する受信信号の等化を行っている
ときは、判定出力信号入力端子５７より入力される判定
器３６の出力信号系列を出力する。
る受信信号の等化を行っているときは、参照信号系列入
力端子５８より入力される参照信号系列を出力し、ラン
ダムデータ２２に対応する受信信号の等化を行っている
ときは、判定出力信号入力端子５７より入力される判定
器３６の出力信号系列を出力する。
【００７０】加算器５５は加算器５３の演算結果とスイ
ッチ回路５６の出力すなわち希望信号との差をとり、誤
差信号を発生し、その結果を係数演算回路５２に出力す
る。
ッチ回路５６の出力すなわち希望信号との差をとり、誤
差信号を発生し、その結果を係数演算回路５２に出力す
る。
【００７１】係数演算回路５２では、判定帰還形適応等
化器ａ，６３、判定帰還形適応等化器ｂ，６４の出力
と、加算器５３の出力信号系列すなわち誤差信号を用
い、タップ係数更新アルゴリズム等を用い、１シンボル
毎に乗算器ａ，５０、乗算器ｂ，５１の係数ａ、係数ｂ
を更新する。このタップ係数更新アルゴリズムに従来例
の説明の項で示したカルマンフィルタアルゴリズムを用
いた場合、重み付け合成回路３５の入力信号は１式に対
応させると１６式となる。また、係数ａ、係数ｂを２式
に対応させると１７式となる。そして、時刻ｎＴ（ｎ＝
０，１，２，３…）における加算器５３の出力は１８式
となる。ランダムデータ等化時にはこの加算器の出力を
判定器３６で硬判定し、希望信号ｄ（ｎ）とする。この
時、判定帰還形適応等化器ａ，６３、判定帰還形適応等
化器ｂ，６４、重み付け合成回路３５の誤差信号はそれ
ぞれ１９式、２０式、２１式となる。
化器ａ，６３、判定帰還形適応等化器ｂ，６４の出力
と、加算器５３の出力信号系列すなわち誤差信号を用
い、タップ係数更新アルゴリズム等を用い、１シンボル
毎に乗算器ａ，５０、乗算器ｂ，５１の係数ａ、係数ｂ
を更新する。このタップ係数更新アルゴリズムに従来例
の説明の項で示したカルマンフィルタアルゴリズムを用
いた場合、重み付け合成回路３５の入力信号は１式に対
応させると１６式となる。また、係数ａ、係数ｂを２式
に対応させると１７式となる。そして、時刻ｎＴ（ｎ＝
０，１，２，３…）における加算器５３の出力は１８式
となる。ランダムデータ等化時にはこの加算器の出力を
判定器３６で硬判定し、希望信号ｄ（ｎ）とする。この
時、判定帰還形適応等化器ａ，６３、判定帰還形適応等
化器ｂ，６４、重み付け合成回路３５の誤差信号はそれ
ぞれ１９式、２０式、２１式となる。
【００７２】各タップ係数更新回路はそれぞれの誤差信
号に基き、それぞれ更新後のタップ係数ＣａM （ｎ），
ＣｂM （ｎ），ＣｃM （ｎ）を定める。
号に基き、それぞれ更新後のタップ係数ＣａM （ｎ），
ＣｂM （ｎ），ＣｃM （ｎ）を定める。
【００７３】なお、上記実施例では、タップ係数更新ア
ルゴリズムにカルマンフィルタを用いて説明したが、こ
れは、ＺＦ（ｚｅｒｏ ｆｏｒｃｉｎｇ）アルゴリズ
ム、ＬＭＳ（Ｌｅａｓｔ ｍｅａｎ ｓｑｕａｒｅ）ア
ルゴリズム、ＲＬＳ（Ｒｅｃｕｒｓｉｖｅ ｌｅａｓｔ
ｓｑｕａｒｅ）アルゴリズム等のタップ係数更新アル
ゴリズムを用いても良い。
ルゴリズムにカルマンフィルタを用いて説明したが、こ
れは、ＺＦ（ｚｅｒｏ ｆｏｒｃｉｎｇ）アルゴリズ
ム、ＬＭＳ（Ｌｅａｓｔ ｍｅａｎ ｓｑｕａｒｅ）ア
ルゴリズム、ＲＬＳ（Ｒｅｃｕｒｓｉｖｅ ｌｅａｓｔ
ｓｑｕａｒｅ）アルゴリズム等のタップ係数更新アル
ゴリズムを用いても良い。
【００７４】また、上記実施例では、各ブランチの適応
等化器が判定帰還形適応等化器の場合について説明した
が、各ブランチの適応等化器は、ＦＢ部がない線形適応
等化器でも良い。
等化器が判定帰還形適応等化器の場合について説明した
が、各ブランチの適応等化器は、ＦＢ部がない線形適応
等化器でも良い。
【００７５】以上のように、本実施例２では、判定帰還
形適応等化器ａ，６３、判定帰還形適応等化器ｂ，６
４、重み付け合成回路３５それぞれ独立にタップ係数の
更新を行う。このために、例えば、本実施例で説明した
カルマンフィルタアルゴリズムの場合、演算量はタップ
数の２乗に比例するが、ブランチ数をＫ、各ブランチの
ＦＦ部のシンボル数をＬ1s、ＦＢ部のタップ数をＬ2 、
オーバーサンプル数をＳとした場合、総演算量は次式で
あらわされる。
形適応等化器ａ，６３、判定帰還形適応等化器ｂ，６
４、重み付け合成回路３５それぞれ独立にタップ係数の
更新を行う。このために、例えば、本実施例で説明した
カルマンフィルタアルゴリズムの場合、演算量はタップ
数の２乗に比例するが、ブランチ数をＫ、各ブランチの
ＦＦ部のシンボル数をＬ1s、ＦＢ部のタップ数をＬ2 、
オーバーサンプル数をＳとした場合、総演算量は次式で
あらわされる。
【００７６】
【数１６】
【００７７】ここでＡは比例乗数を表す。これに対し、
従来例で示した適応ダイバーシチ等化器では、総演算量
は次式で表される。
従来例で示した適応ダイバーシチ等化器では、総演算量
は次式で表される。
【００７８】
【数１７】
【００７９】上式より、例えばＬ1s＝２、Ｌ2 ＝１、Ｋ
＝２、Ｓ＝２の場合では本実施例と従来例を比較する
と、２４式より、本実施例では演算量を従来例の２／３
とすることができる。
＝２、Ｓ＝２の場合では本実施例と従来例を比較する
と、２４式より、本実施例では演算量を従来例の２／３
とすることができる。
【００８０】また、本実施例２では、各判定帰還形適応
等化器部において、同じタイミングでサンプリングされ
た異なるブランチの受信信号を合成するために、フェー
ジングにより信号レベルが落ち込む確率が小さくなるた
めに、各判定帰還形適応等化器部単体の特性が向上し、
その結果、良好な特性を得ることができる。
等化器部において、同じタイミングでサンプリングされ
た異なるブランチの受信信号を合成するために、フェー
ジングにより信号レベルが落ち込む確率が小さくなるた
めに、各判定帰還形適応等化器部単体の特性が向上し、
その結果、良好な特性を得ることができる。
【００８１】
【発明の効果】以上のように請求項１に係わる発明によ
れば、入力信号を分割し、分割後の各入力信号系列に対
する判定帰還形適応等化器部においてそれぞれ独立にタ
ップ係数の更新を行い、各判定帰還形適応等化器部の出
力を重み付け合成するために、全体のタップ係数の更新
に要する演算量が低減するとともに、トレーニングモー
ド時のタップ係数の収束に必要なシンボル数が短くな
る。また、ある判定帰還形適応等化器部の特性がフェー
ジング等のために一時的に劣化し、判定帰還形適応等化
器部単体の出力結果では判定誤りが連続し、タップ係数
更新アルゴリズムが発散等を起こす場合でも、各判定帰
還形適応等化器部の出力を重み付け合成し、判定した結
果を参照信号として各判定帰還形適応等化器部のタップ
係数を更新するために、タップ係数更新アルゴリズムが
発散する頻度が少なくなるとともに各判定帰還形適応等
化器部の追随性が向上し、その結果良好な等化特性を持
つ適応等化器を得ることができる。
れば、入力信号を分割し、分割後の各入力信号系列に対
する判定帰還形適応等化器部においてそれぞれ独立にタ
ップ係数の更新を行い、各判定帰還形適応等化器部の出
力を重み付け合成するために、全体のタップ係数の更新
に要する演算量が低減するとともに、トレーニングモー
ド時のタップ係数の収束に必要なシンボル数が短くな
る。また、ある判定帰還形適応等化器部の特性がフェー
ジング等のために一時的に劣化し、判定帰還形適応等化
器部単体の出力結果では判定誤りが連続し、タップ係数
更新アルゴリズムが発散等を起こす場合でも、各判定帰
還形適応等化器部の出力を重み付け合成し、判定した結
果を参照信号として各判定帰還形適応等化器部のタップ
係数を更新するために、タップ係数更新アルゴリズムが
発散する頻度が少なくなるとともに各判定帰還形適応等
化器部の追随性が向上し、その結果良好な等化特性を持
つ適応等化器を得ることができる。
【００８２】以上のように請求項２に係わる発明によれ
ば、各ブランチの判定帰還形適応等化器部においてそれ
ぞれ独立にタップ係数の更新を行い、各判定帰還形適応
等化器部の出力を重み付け合成するために、従来の適応
ダイバーシチ等化器よりも全体のタップ係数の更新に要
する演算量が低減するとともに、トレーニングモード時
のタップ係数の収束に必要なシンボル数が短くてすむ適
応ダイバーシチ等化器を得ることができる。また、ある
ブランチの特性がフェージング等のために一時的に劣化
し、ブランチ単体の出力結果では判定誤りが連続し、タ
ップ係数更新アルゴリズムが発散等を起こす場合でも、
各判定帰還形適応等化器部の出力を重み付け合成し、判
定した結果を参照信号として各判定帰還形適応等化器部
のタップ係数を更新するために、タップ係数更新アルゴ
リズムが発散する頻度が少なくなるとともに各判定帰還
形適応等化器部の追随性が向上し、この結果良好な等化
特性を持つ適応ダイバーシチ等化器を得ることができ
る。
ば、各ブランチの判定帰還形適応等化器部においてそれ
ぞれ独立にタップ係数の更新を行い、各判定帰還形適応
等化器部の出力を重み付け合成するために、従来の適応
ダイバーシチ等化器よりも全体のタップ係数の更新に要
する演算量が低減するとともに、トレーニングモード時
のタップ係数の収束に必要なシンボル数が短くてすむ適
応ダイバーシチ等化器を得ることができる。また、ある
ブランチの特性がフェージング等のために一時的に劣化
し、ブランチ単体の出力結果では判定誤りが連続し、タ
ップ係数更新アルゴリズムが発散等を起こす場合でも、
各判定帰還形適応等化器部の出力を重み付け合成し、判
定した結果を参照信号として各判定帰還形適応等化器部
のタップ係数を更新するために、タップ係数更新アルゴ
リズムが発散する頻度が少なくなるとともに各判定帰還
形適応等化器部の追随性が向上し、この結果良好な等化
特性を持つ適応ダイバーシチ等化器を得ることができ
る。
【００８３】以上のように請求項３に係わる発明によれ
ば、各ブランチの判定帰還形適応等化器部においてそれ
ぞれ独立にタップ係数の更新を行い、各判定帰還形適応
等化器部の出力結果を重み付け合成するために、全体の
タップ係数の更新に要する演算量が低減するとともに、
トレーニングモード時のタップ係数の収束に必要なシン
ボル数が短くてすむ適応ダイバーシチ等化器を得ること
ができる。また、ある判定帰還形適応等化器部の特性が
フェージング等のために一時的に劣化し、判定帰還形適
応等化器部単体の出力結果では判定誤りが連続し、タッ
プ係数更新アルゴリズムの発散等を起こす場合でも、各
判定帰還形適応等化器部の出力を重み付け合成し、判定
した結果を参照信号として各判定帰還形適応等化器部の
タップ係数を更新するために、タップ係数更新アルゴリ
ズムが発散する頻度が少なくなるとともに各判定帰還形
適応等化器部の追随性が向上し、その結果良好な等化特
性を持つ適応ダイバーシチ等化器を得ることができる。
また各判定帰還形適応等化器部において、また、本実施
例２では、各判定帰還形適応等化器部において、同じタ
イミングでサンプリングされた異なるブランチの受信信
号を合成するために、フェージングにより信号レベルが
落ち込む確率が小さくなるために、各判定帰還形適応等
化器部単体の特性が向上し、その結果、良好な特性を得
ることができる。
ば、各ブランチの判定帰還形適応等化器部においてそれ
ぞれ独立にタップ係数の更新を行い、各判定帰還形適応
等化器部の出力結果を重み付け合成するために、全体の
タップ係数の更新に要する演算量が低減するとともに、
トレーニングモード時のタップ係数の収束に必要なシン
ボル数が短くてすむ適応ダイバーシチ等化器を得ること
ができる。また、ある判定帰還形適応等化器部の特性が
フェージング等のために一時的に劣化し、判定帰還形適
応等化器部単体の出力結果では判定誤りが連続し、タッ
プ係数更新アルゴリズムの発散等を起こす場合でも、各
判定帰還形適応等化器部の出力を重み付け合成し、判定
した結果を参照信号として各判定帰還形適応等化器部の
タップ係数を更新するために、タップ係数更新アルゴリ
ズムが発散する頻度が少なくなるとともに各判定帰還形
適応等化器部の追随性が向上し、その結果良好な等化特
性を持つ適応ダイバーシチ等化器を得ることができる。
また各判定帰還形適応等化器部において、また、本実施
例２では、各判定帰還形適応等化器部において、同じタ
イミングでサンプリングされた異なるブランチの受信信
号を合成するために、フェージングにより信号レベルが
落ち込む確率が小さくなるために、各判定帰還形適応等
化器部単体の特性が向上し、その結果、良好な特性を得
ることができる。
【図１】この発明の適応ダイバーシチ等化器の実施例１
を示す構成ブロック図である。
を示す構成ブロック図である。
【図２】図１に示された判定帰還形適応等化器の内部構
成例を示すブロック図である。
成例を示すブロック図である。
【図３】図１に示された重み付け合成回路の内部構成例
を示すブロック図である。
を示すブロック図である。
【図４】この発明の適応ダイバーシチ等化器の実施例２
を示す構成ブロック図である。
を示す構成ブロック図である。
【図５】図４に示された判定帰還形適応等化器の内部構
成例を示すブロック図である。
成例を示すブロック図である。
【図６】従来の適応ダイバーシチ等化器を示す構成ブロ
ック図である。
ック図である。
【図７】図６に示された判定帰還形適応等化器の内部構
成例を示すブロック図である。
成例を示すブロック図である。
【図８】移動体通信に用いられるバーストフォーマット
の一例を示す図である。
の一例を示す図である。
１ アンテナａ ２ アンテナｂ ３ 検波回路ａ ４ 検波回路ｂ ５ 受信信号メモリａ ６ 受信信号メモリｂ ７ 制御部 ８ 適応等化器 ９ フィードフォワード部のトランスバーサルフィルタ
ａ（ＦＦａ部） １０ フィードフォワード部のトランスバーサルフィル
タｂ（ＦＦｂ部） １１ フィードバック部のトランスバーサルフィルタ
（ＦＢ部） １２ 加算器 １３ 判定器 １４ 出力信号端子 １５ 入力端子 １６ 入力端子 １７ タップ係数更新回路 １８ スイッチ回路 １９ 参照信号系列入力端子 ２０ 加算器 ２１ ユニークワード ２２ ランダムデータ部 ３０ 受信信号メモリａ ３１ 受信信号メモリｂ ３２ 制御部 ３３ 判定帰還形適応等化器ａ ３４ 判定帰還形適応等化器ｂ ３５ 重み付け合成回路 ３６ 判定器 ３７ フィードフォワード部のトランスバーサルフィル
タａ（ＦＦａ部） ３８ フィードバック部のトランスバーサルフィルタａ
（ＦＢａ部） ３９ 加算器 ４０ フィードフォワード部のトランスバーサルフィル
タｂ（ＦＦｂ部） ４１ フィードバック部のトランスバーサルフィルタｂ
（ＦＢｂ部） ４２ 加算器 ４３ 受信信号入力端子 ４４ 判定出力信号入力端子 ４５ 等化フィルタ出力端子 ４６ タップ係数更新回路ａ ４７ 加算器 ４８ 入力端子ａ ４９ 入力端子ｂ ５０ 乗算器ａ ５１ 乗算器ｂ ５２ 係数演算回路 ５３ 加算器 ５４ 出力端子 ５５ 加算器 ５６ スイッチ回路 ５７ 判定出力信号入力端子 ５８ 参照信号系列入力端子 ６０ 受信信号メモリａ ６１ 受信信号メモリｂ ６２ 制御部 ６３ 判定帰還形適応等化器ａ ６４ 判定帰還形適応等化器ｂ ６５ フィードフォワード部のトランスバーサルフィル
タａ（ＦＦａ部） ６６ フィードバック部のトランスバーサルフィルタａ
（ＦＢａ部） ６７ 加算器 ６８ フィードフォワード部のトランスバーサルフィル
タｂ（ＦＦｂ部） ６９ フィードバック部のトランスバーサルフィルタｂ
（ＦＢｂ部） ７０ 加算器 ７１ 受信信号入力端子ａ ７２ 受信信号入力端子ｂ ７３ タップ係数更新回路ａ
ａ（ＦＦａ部） １０ フィードフォワード部のトランスバーサルフィル
タｂ（ＦＦｂ部） １１ フィードバック部のトランスバーサルフィルタ
（ＦＢ部） １２ 加算器 １３ 判定器 １４ 出力信号端子 １５ 入力端子 １６ 入力端子 １７ タップ係数更新回路 １８ スイッチ回路 １９ 参照信号系列入力端子 ２０ 加算器 ２１ ユニークワード ２２ ランダムデータ部 ３０ 受信信号メモリａ ３１ 受信信号メモリｂ ３２ 制御部 ３３ 判定帰還形適応等化器ａ ３４ 判定帰還形適応等化器ｂ ３５ 重み付け合成回路 ３６ 判定器 ３７ フィードフォワード部のトランスバーサルフィル
タａ（ＦＦａ部） ３８ フィードバック部のトランスバーサルフィルタａ
（ＦＢａ部） ３９ 加算器 ４０ フィードフォワード部のトランスバーサルフィル
タｂ（ＦＦｂ部） ４１ フィードバック部のトランスバーサルフィルタｂ
（ＦＢｂ部） ４２ 加算器 ４３ 受信信号入力端子 ４４ 判定出力信号入力端子 ４５ 等化フィルタ出力端子 ４６ タップ係数更新回路ａ ４７ 加算器 ４８ 入力端子ａ ４９ 入力端子ｂ ５０ 乗算器ａ ５１ 乗算器ｂ ５２ 係数演算回路 ５３ 加算器 ５４ 出力端子 ５５ 加算器 ５６ スイッチ回路 ５７ 判定出力信号入力端子 ５８ 参照信号系列入力端子 ６０ 受信信号メモリａ ６１ 受信信号メモリｂ ６２ 制御部 ６３ 判定帰還形適応等化器ａ ６４ 判定帰還形適応等化器ｂ ６５ フィードフォワード部のトランスバーサルフィル
タａ（ＦＦａ部） ６６ フィードバック部のトランスバーサルフィルタａ
（ＦＢａ部） ６７ 加算器 ６８ フィードフォワード部のトランスバーサルフィル
タｂ（ＦＦｂ部） ６９ フィードバック部のトランスバーサルフィルタｂ
（ＦＢｂ部） ７０ 加算器 ７１ 受信信号入力端子ａ ７２ 受信信号入力端子ｂ ７３ タップ係数更新回路ａ
Claims (3)
- 【請求項１】 入力信号系列を分割する手段と、分割後
の各入力信号系列をそれぞれの入力とし、タップ付き遅
延回路をフィードフォワード部とフィードバック部に有
する等化フィルタ部と、タップ係数演算部とを備え、タ
ップ係数演算部ではタップ係数更新アルゴリズムに従い
データ判定部の出力結果に基づいて、上記等化フィルタ
部のタップ係数を更新する複数の判定帰還形適応等化器
部と、 上記複数の判定帰還形適応等化器部の各出力信号に重み
付けを行い合成する合成回路と、上記合成回路の出力結
果を判定し、最終的な出力データとする上記データ判定
部を備えたことを特徴とする適応等化器。 - 【請求項２】 複数のアンテナと、複数の受信波を検波
する複数の検波回路と、検波後の各信号をそれぞれの入
力とし、タップ付き遅延回路をフィードフォワード部と
フィードバック部に有する等化フィルタ部と、タップ係
数演算部とを備え、タップ係数演算部ではタップ係数更
新アルゴリズムに従いデータ判定部の出力結果に基づい
て上記等化フィルタ部のタップ係数を更新する複数の判
定帰還形適応等化器部と、 上記複数の判定帰還形適応等化器部の各出力信号に重み
付けを行い合成する合成回路と、上記合成回路の出力結
果を判定し、最終的な出力データとするデータ判定部を
備えたことを特徴とする適応等化器。 - 【請求項３】 複数のアンテナと、複数の受信波を検波
する複数の検波回路と、オーバーサンプリングされた検
波後の各信号に対して、オーバーサンプリング時のタイ
ミングが同じ信号をそれぞれの入力とし、タップ付き遅
延回路をフィードフォワード部とフィードバック部に有
する等化フィルタ部と、タップ係数演算部とを備え、タ
ップ係数演算部ではタップ係数更新アルゴリズムに従い
データ判定部の出力結果に基づいて上記等化フィルタ部
のタップ係数を更新する複数の判定帰還形適応等化器部
と、 上記複数の判定帰還形適応等化器部の各出力信号に重み
付けを行い合成する合成回路と、上記合成回路の出力結
果を判定し、最終的な出力データとするデータ判定部を
備えたことを特徴とする適応等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06015354A JP3138586B2 (ja) | 1994-02-09 | 1994-02-09 | 適応等化器および適応ダイバーシチ等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06015354A JP3138586B2 (ja) | 1994-02-09 | 1994-02-09 | 適応等化器および適応ダイバーシチ等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226704A true JPH07226704A (ja) | 1995-08-22 |
| JP3138586B2 JP3138586B2 (ja) | 2001-02-26 |
Family
ID=11886468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06015354A Expired - Fee Related JP3138586B2 (ja) | 1994-02-09 | 1994-02-09 | 適応等化器および適応ダイバーシチ等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138586B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011813A (en) * | 1997-06-23 | 2000-01-04 | Philips Electronics North America Corporation | Blind equalization method and apparatus having reduced complexity |
| JP2008219636A (ja) * | 2007-03-06 | 2008-09-18 | Sumitomo Electric Ind Ltd | 通信装置及びウェイト更新方法 |
-
1994
- 1994-02-09 JP JP06015354A patent/JP3138586B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011813A (en) * | 1997-06-23 | 2000-01-04 | Philips Electronics North America Corporation | Blind equalization method and apparatus having reduced complexity |
| JP2008219636A (ja) * | 2007-03-06 | 2008-09-18 | Sumitomo Electric Ind Ltd | 通信装置及びウェイト更新方法 |
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| Publication number | Publication date |
|---|---|
| JP3138586B2 (ja) | 2001-02-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |