JPH0722799Y2 - Storage device - Google Patents
Storage deviceInfo
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- JPH0722799Y2 JPH0722799Y2 JP1985031806U JP3180685U JPH0722799Y2 JP H0722799 Y2 JPH0722799 Y2 JP H0722799Y2 JP 1985031806 U JP1985031806 U JP 1985031806U JP 3180685 U JP3180685 U JP 3180685U JP H0722799 Y2 JPH0722799 Y2 JP H0722799Y2
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- signal
- dynamic ram
- address signal
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- memory cell
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ダイナミックラム（以下、DRAMとする）を用
いた記憶装置の高速化に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to speeding up of a storage device using a dynamic RAM (hereinafter referred to as DRAM).
DRAMは、安価で動作速度が速いという利点を有すること
から、現在コンピュータ装置のメモリに数多く使用され
ている。Since DRAM has the advantage of being inexpensive and operating at high speed, it is currently used in many memories of computer devices.
しかし、近年、マイクロプロセッサ等の発達は著しく、
その動作速度は格段に速くなった。このため、コンピュ
ータ装置のメモリも、従来のDRAMを使用していたので
は、プロセッサはその能力を十分発揮できない。However, in recent years, the development of microprocessors has been remarkable,
Its operating speed has become much faster. Therefore, if the conventional DRAM is also used as the memory of the computer device, the processor cannot sufficiently exhibit its capability.
そこで、動作速度の速いスタティックラム（以下、SRAM
とする）を使用してパフォーマンスを向上したいが、SR
AMは高価であるため、多量には使用できないという問題
点があった。Therefore, a static RAM (hereinafter referred to as SRAM
I want to improve performance by using
Since AM is expensive, there is a problem that it cannot be used in a large amount.
通常、DRAMはリフレッシュ動作が必要である。このた
め、DRAMではリフレッシュ動作が終了すると、リフレッ
シュ動作に入る直前にアクセスしていたアドレスからア
クセスを再開しなければならない。従来のDRAMを用いた
記憶装置には、ラッチ手段を設けてリフレッシュ動作に
入る直前のアドレスを保持しておくものがあった。DRAMs usually require refresh operations. Therefore, in the DRAM, when the refresh operation is completed, the access must be restarted from the address that was being accessed immediately before the refresh operation was started. Some conventional memory devices using DRAM are provided with a latch means to hold an address immediately before starting a refresh operation.
しかし、このような記憶装置では、リフレッシュ動作が
終了したときに、ラッチ手段の内容が直ぐにDRAMへ与え
られなければ、アクセスを再開するまでに要する時間が
長くなり、高速動作を実現できなくなる。However, in such a memory device, if the content of the latch means is not immediately applied to the DRAM when the refresh operation is completed, the time required for restarting the access becomes long and the high speed operation cannot be realized.
本考案は上述した点に鑑みてなされたものであり、リフ
レッシュ動作が終了してからアクセスを再開するまでに
要する時間を短縮することにより、リフレッシュ動作を
要するDRAMを用いてもSRAMと同等に高速動作ができる記
憶装置を実現することを目的とする。The present invention has been made in view of the above-mentioned points, and by reducing the time required from the end of the refresh operation until the access is restarted, even if a DRAM that requires the refresh operation is used, it is as fast as an SRAM. An object is to realize a memory device that can operate.
［問題点を解決するための手段］ 本考案は、 ダイナミックラムと、 該ダイナミックラムへアクセスするアドレス信号を、ダ
イナミックラム内のページを指定するローアドレス信
号、該ページ内の位置を指定するカラムアドレス信号及
びダイナミックラム内にメモリセルを生成するためのメ
モリセル生成用信号として出力するCPUと、 前記メモリセル生成用信号を解読してメモリセル信号を
出力するデコーダと、 前記ローアドレス信号を保持するラッチ手段と、 該ラッチ手段の出力信号と、前記CPUから直接送られて
くるローアドレス信号を比較することによって、ダイナ
ミックラムの現在動作中のページと、アクセスしようと
するページを比較する比較器と、 前記カラムアドレス信号とラッチ手段の出力信号の一方
を通過してダイナミックラムへ送るマルチプレクサと、 前記ダイナミックラムに▲▼信号と▲▼信
号を与えてローアドレス信号とカラムアドレス信号をダ
イナミックラムに取り込むタイミングを制御するととも
に、前記比較器の出力を受け、比較結果が一致した場合
は前記マルチプレクサにカラムアドレス信号を通過さ
せ、不一致である場合はダイナミックラムに新たなアド
レス信号を送るとともに、ダイナミックラムのリフレッ
シュ動作時にはメモリへのアクセスを中断し、リフレッ
シュ動作が終了してから▲▼信号を高レベルにし
てプリチャージし、RASプリチャージ時間の終了直後に
前記マルチプレクサに前記ラッチ手段で保持しておいた
信号を通過させ▲▼信号を低レベルにし、中断前
にアクセスしていたページを開くダイナミックラムコン
トローラ、 とを具備したことを特徴とする記憶装置である。[Means for Solving Problems] The present invention provides a dynamic RAM, an address signal for accessing the dynamic RAM, a row address signal for designating a page in the dynamic RAM, and a column address for designating a position in the page. A CPU that outputs a signal and a memory cell generation signal for generating a memory cell in the dynamic RAM, a decoder that decodes the memory cell generation signal and outputs a memory cell signal, and holds the row address signal A latch means, and a comparator for comparing the current operating page of the dynamic RAM with the page to be accessed by comparing the output signal of the latch means with the row address signal sent directly from the CPU. , Passing through one of the column address signal and the output signal of the latch means, And a multiplexer for sending to the dynamic RAM to control the timing of fetching the row address signal and the column address signal to the dynamic RAM by applying the ▲ ▼ signal and ▲ ▼ signal to the dynamic RAM, and receiving the output of the comparator to compare the comparison results. If it does, a new column address signal is passed through the multiplexer, and if there is no match, a new address signal is sent to the dynamic RAM. ▲ ▼ The signal is set to high level to precharge, and immediately after the end of the RAS precharge time, the signal held in the latch means is passed to the multiplexer, and the signal is set to low level to access before interruption. Dynamic Ram Controller, which opens a page A storage device, characterized in that the.
以下、図面により本考案を説明する。 Hereinafter, the present invention will be described with reference to the drawings.
第１図は本考案に係る記憶装置の一実施例の構成ブロッ
ク図である。FIG. 1 is a configuration block diagram of an embodiment of a storage device according to the present invention.
第１図においては、10はDRAM、20はCPU、30はデコー
ダ、40はラッチ手段、50は比較器、60はマルチプレク
サ、70はDRAMコントローラ、80はリフレッシュ回路であ
る。In FIG. 1, 10 is DRAM, 20 is CPU, 30 is decoder, 40 is latch means, 50 is comparator, 60 is multiplexer, 70 is DRAM controller, and 80 is refresh circuit.
CPU 20は、DRAM 10へアクセスするアドレス信号を、DRA
M 10内のページを指定するローアドレス（Row Addres
s）信号、該ページ内の位置を指定するカラムアドレス
（Colum Address）信号及びDRAM 10内にメモリセルを生
成するためのメモリセル生成用信号として出力する。例
えば、アドレス線の総数が23本である場合は、上位７本
をデコーダ30に、下位16本のうち８本ずつをローアドレ
ス信号とカラムアドレス信号にそれぞれ割り当てる。こ
れによって、８本のアドレス線から送られる（情報カラ
ムアドレス信号の情報）により指定されるDRAM 10内の
一定範囲の領域がページに相当する。更に、ページ内で
８本のアドレス線から送られる情報（カラムアドレス信
号の情報）により指定される位置がアクセスする位置に
なる。The CPU 20 sends the address signal for accessing the DRAM 10 to the DRA
Row address that specifies the page in M 10 (Row Addres
s) signal, a column address (Colum Address) signal designating a position within the page, and a memory cell generation signal for generating a memory cell in the DRAM 10. For example, when the total number of address lines is 23, the upper 7 lines are allocated to the decoder 30 and the lower 16 lines are allocated to the row address signal and the column address signal, respectively. As a result, a certain range of area in the DRAM 10 designated by (information of the information column address signal) sent from the eight address lines corresponds to a page. Further, the position specified by the information (column address signal information) sent from the eight address lines in the page becomes the access position.
デコーダ30は、前記メモリセル生成用信号を解読してメ
モリセル信号を出力する。The decoder 30 decodes the memory cell generation signal and outputs a memory cell signal.
ラッチ手段40はローアドレス信号を保持する。The latch means 40 holds the row address signal.
比較器50は、ラッチ手段40の出力信号と、CPU 10から直
接送られてくるローアドレス信号を比較する。この比較
は、現在動作中のメモリのページと、アクセスしようと
するメモリのページの比較である。比較結果はDRAMコン
トローラ70に出力される。The comparator 50 compares the output signal of the latch means 40 with the row address signal directly sent from the CPU 10. This comparison is a comparison of the currently operating page of memory with the page of memory that is being accessed. The comparison result is output to the DRAM controller 70.
マルチプレクサ60は、DRAMコントローラ70からの指令に
基づいて、カラムアドレス信号とラッチ手段40の出力信
号の一方を通過してDRAM 10へ送る。Based on a command from the DRAM controller 70, the multiplexer 60 passes one of the column address signal and the output signal of the latch means 40 and sends it to the DRAM 10.
DRAMコントローラ70は、比較器50からの信号をもとにし
て所定の信号をDRAM 10へ送る。すなわち、比較結果が
一致している場合は、マルチプレクサ60にカラムアドレ
ス信号を通過させる。一方、比較結果が不一致である場
合は、DRAM 10に新たにDRAM 10内の所定のページの位置
を指示する▲▼信号と▲▼信号を送る。ま
た、DRAMコントローラ70は、リフレッシュ回路80からリ
フレッシュ動作の要求があると、DRAM 10へのアクセス
を中断し、リフレッシュ動作が終了すると、ラッチ手段
40で保持しておいた信号をもとにして、中断直前にアク
セスしていたページからアクセスを再開する。リフレッ
シュ動作中は、アクセスを再開するページのアドレスは
ラッチ手段40により保持されている。また、DRAMコント
ローラ70は、CPU 20から▲▼（Address Strobe）信
号を受けるとともに、DRAM 10に▲▼（Write Enabl
e）信号を出力する。The DRAM controller 70 sends a predetermined signal to the DRAM 10 based on the signal from the comparator 50. That is, when the comparison results match, the multiplexer 60 is caused to pass the column address signal. On the other hand, if the comparison results do not match, the DRAM 10 is sent a signal ▲ ▼ and a signal ▲ ▼ which newly instruct the position of a predetermined page in the DRAM 10. Further, the DRAM controller 70 interrupts access to the DRAM 10 when a refresh operation is requested by the refresh circuit 80, and when the refresh operation is completed, latch means is provided.
Based on the signal held in 40, access is restarted from the page accessed immediately before the interruption. During the refresh operation, the address of the page for which access is restarted is held by the latch means 40. Further, the DRAM controller 70 receives the ▲ ▼ (Address Strobe) signal from the CPU 20 and sends the ▲ ▼ (Write Enabl
e) Output a signal.
次に、このような記憶装置の動作について説明する。Next, the operation of such a storage device will be described.
第２図は、第１図の装置の動作説明用のタイムチャート
である。第２図で、（ａ）〜（ｃ）は▲▼信号、
▲▼信号及びアクセスするデータＤのタイムチャ
ートである。FIG. 2 is a time chart for explaining the operation of the apparatus shown in FIG. In FIG. 2, (a) to (c) are ▲ ▼ signals,
6 is a time chart of signals and data D to be accessed.
CPU 20から比較器50に直接送られたローアドレス信号
は、ラッチ手段40の出力信号と比較される。これによっ
て、CPU 20がアクセスしようとするDRAM 10のページ
と、現在動作しているページが比較される。The row address signal directly sent from the CPU 20 to the comparator 50 is compared with the output signal of the latch means 40. This compares the page in DRAM 10 that the CPU 20 is trying to access with the page that is currently running.
そして、CPU 20から▲▼信号が出力された時点で、
比較結果が一致する場合は、DRAMコントローラ70は、▲
▼信号を発生してこの信号の情報のみによるアク
セスを行なう。このとき、DRAMコントローラ70は、マル
チプレクサ60にはカラムアドレス信号を通過させる。Then, when the ▲ ▼ signal is output from the CPU 20,
If the comparison results match, the DRAM controller 70
▼ Generate a signal and access only by the information of this signal. At this time, the DRAM controller 70 allows the multiplexer 60 to pass the column address signal.
一方、比較結果が不一致である場合は、現在のページへ
のアクセスを終了するために、DRAMコントローラ70は、
時刻ｔ1で▲▼信号を高レベルにし、RASプリチャ
ージ時間Ｔ1が経過した後に▲▼信号と▲
▼信号を発生して新しいページにアクセスする。新しい
ページにアクセスするためのローアドレス信号は時刻ｔ
2で発生する。この新しいページ内では、ページモード
を保持するため、▲▼信号は低レベルを維持す
る。ただし、▲▼信号が低レベルでいられるの
は、通常10μsec程度であり、また16μsecに１回はDRAM
10にリフレッシュ動作をする必要がある。On the other hand, when the comparison result is a mismatch, the DRAM controller 70 ends the access to the current page by
At time t 1 , the ▲ ▼ signal is set to a high level, and after the RAS precharge time T 1 has elapsed, the ▲ ▼ signal and ▲
▼ Generate a signal to access a new page. The row address signal for accessing a new page is time t
It occurs in 2 . Within this new page, the ▲ ▼ signal remains low to maintain page mode. However, the ▲ ▼ signal can be kept at a low level for about 10 μsec, and once every 16 μsec, the DRAM
Need to refresh to 10.
そこで、低レベルになった時（時刻ｔ2）から10μsec以
内に次の手順でリフレッシュ動作を行なう。Therefore, the refresh operation is performed in the following procedure within 10 μsec from the time when the level becomes low (time t 2 ).
すなわち、リフレッシュ回路80からリフレッシュ動作の
要求があると、DRAMコントローラ70は、時刻ｔ4で▲
▼信号を高レベルにし、現在のページモードを終了
する。その後、RASプリチャージ時間Ｔ2が終了した後、
リフレッシュサイクルに入る。リフレッシュサイクルが
終了すると（時刻ｔ5）、RASプリチャージ時間Ｔ5が終
了した後、DRAMコントローラ70は、マルチプレクサ60
に、ラッチ手段40の出力信号を通過させ、▲▼信
号を低レベルにする。これによって、リフレッシュ動作
の中断直前にアクセスしていたページを開く。リフレッ
シュ動作中は、▲▼信号は高レベルに保持されて
いる。That is, when the refresh operation is requested by the refresh circuit 80, the DRAM controller 70 at time t 4
▼ Bring the signal high and exit the current page mode. After that, after the RAS precharge time T 2 ends,
Enter the refresh cycle. When the refresh cycle ends (time t 5 ), after the RAS precharge time T 5 ends, the DRAM controller 70 sets the multiplexer 60
Then, the output signal of the latch means 40 is passed through and the ▲ ▼ signal is set to a low level. As a result, the page accessed immediately before the interruption of the refresh operation is opened. During the refresh operation, the ▲ ▼ signal is held at the high level.
このような構成をキャッシュ・メモリの構成ブロックの
１つとすると、このブロックを多数組み合わせると、キ
ャッシュ・メモリが構築できる。If such a configuration is taken as one of the constituent blocks of the cache memory, a cache memory can be constructed by combining a large number of these blocks.
このような記憶装置によれば、次のような効果が得られ
る。According to such a storage device, the following effects can be obtained.
すなわち、DRAM 10へアクセスする際に、アクセスしよ
うとするページと、現在動作中のページの比較結果が一
致しているときは、カラムアドレス信号のみを用いてア
クセスする。このため、アクセスごとにローアドレス信
号とカラムアドレス信号を用いる従来の記憶装置に比べ
てアクセスに要するサイクルタイムが短くなり、高速動
作が可能になる。That is, when accessing the DRAM 10, if the comparison result of the page to be accessed and the page currently in operation match, access is performed using only the column address signal. Therefore, the cycle time required for access is shorter than that of a conventional memory device that uses a row address signal and a column address signal for each access, and high-speed operation is possible.
この効果について具体的に説明する。例えば、アクセス
のサイクルタイムが400nsecのDRAMを用いて本考案に係
る記憶装置を構成すると、サイクルタイムは、比較結果
が一致及び不一致の場合に、それぞれ320nsec及び560ns
ecになる。比較結果が、不一致１回のアクセス、一致１
回不一致１回のアクセス、一致２回不一致１回のアクセ
スを、それぞれヒット回数1,2,3とし、以下同様にヒッ
ト回数を定義すると、ヒット回数とアクセスの平均サイ
クルタイムの平均値の関係は第３図に示すようになる。
第３図では、本考案に係る記憶装置と従来のDRAMを対応
させている。第３図に示すように、ヒット回数が４回以
上になると、本考案の効果が生じてくる。This effect will be specifically described. For example, when the storage device according to the present invention is configured using a DRAM having an access cycle time of 400 nsec, the cycle times are 320 nsec and 560 ns when the comparison result is a match and a mismatch, respectively.
Become ec. The comparison result shows that there is one mismatch access, match 1
When the number of hits is 1, 2 and 3 respectively, and the number of hits is 1, 2 and 3 respectively, and the number of hits and the average value of the average cycle time of access are the same. As shown in FIG.
In FIG. 3, the storage device according to the present invention and the conventional DRAM are associated with each other. As shown in FIG. 3, when the number of hits is four or more, the effect of the present invention is brought about.
また、本考案に係る装置は、外部的には通常のメモリと
同等でありながら、実質上はページモードで動作するた
め、動作速度が速くなる。Further, the device according to the present invention is externally equivalent to a normal memory, but operates substantially in the page mode, so that the operation speed is increased.
これに加えて、リフレッシュ動作が終了してから▲
▼信号を高レベルにしてプリチャージし、RASプリチ
ャージ時間が終了すると、即座に、ラッチ手段で保持し
ておいたローアドレスをDRAMへ与え、▲▼信号を
低レベルにし、リフレッシュ動作に入る直前にアクセス
していたページを開く。その後、CPUからアドレス信号
が送られるときは▲▼信号のみを発生するだけで
アクセスを再開できる。これによって、リフレッシュ動
作が終了してからアクセスを再開するまでの時間が短縮
され、高速動作が可能になる。リフレッシュ動作は、例
えば16μsecのような周期で頻繁に行われるものである
ため、このような時間短縮は高速化に特に有効になる。In addition to this, after the refresh operation is completed,
▼ When the RAS signal is precharged to the high level and the RAS precharge time ends, the row address held by the latch means is immediately applied to the DRAM, and the ▲ ▼ signal is set to the low level, immediately before the start of the refresh operation. Open the page you were accessing. After that, when the address signal is sent from the CPU, access can be resumed by only generating the ▲ ▼ signal. This shortens the time from the end of the refresh operation until the access is restarted, enabling high-speed operation. Since the refresh operation is frequently performed in a cycle of, for example, 16 μsec, such time reduction is particularly effective for speeding up.
第１図は本考案に係る記憶装置の一実施例の構成ブロッ
ク図、第２図は第１図の装置の動作説明図、第３図は第
１図の装置の効果の一例を示した図である。 10……ダイナミックラム、20……CPU、30……デコー
ダ、40……ラッチ手段、50……比較器、60……マルチプ
レクサ、70……ダイナミックラムコントローラ、80……
リフレッシュ回路。FIG. 1 is a block diagram showing a configuration of an embodiment of a storage device according to the present invention, FIG. 2 is an operation explanatory diagram of the device of FIG. 1, and FIG. 3 is a diagram showing an example of effects of the device of FIG. Is. 10 ... Dynamic RAM, 20 ... CPU, 30 ... Decoder, 40 ... Latch means, 50 ... Comparator, 60 ... Multiplexer, 70 ... Dynamic RAM controller, 80 ...
Refresh circuit.
Claims (1)
イナミックラム内のページを指定するローアドレス信
号、該ページ内の位置を指定するカラムアドレス信号及
びダイナミックラム内にメモリセルを生成するためのメ
モリセル生成用信号として出力するCPUと、 前記メモリセル生成用信号を解読してメモリセル信号を
出力するデコーダと、 前記ローアドレス信号を保持するラッチ手段と、 該ラッチ手段の出力信号と、前記CPUから直接送られて
くるローアドレス信号を比較することによって、ダイナ
ミックラムの現在動作中のページと、アクセスしようと
するページを比較する比較器と、 前記カラムアドレス信号とラッチ手段の出力信号の一方
を通過してダイナミックラムへ送るマルチプレクサと、 前記ダイナミックラムに▲▼信号と▲▼信
号を与えてローアドレス信号とカラムアドレス信号をダ
イナミックラムに取り込むタイミングを制御するととも
に、前記比較器の出力を受け、比較結果が一致した場合
は前記マルチプレクサにカラムアドレス信号を通過さ
せ、不一致である場合はダイナミックラムに新たなアド
レス信号を送るとともに、ダイナミックラムのリフレッ
シュ動作時にはメモリへのアクセスを中断し、リフレッ
シュ動作が終了してから▲▼信号を高レベルにし
てプリチャージし、RASプリチャージ時間の終了直後に
前記マルチプレクサに前記ラッチ手段で保持しておいた
信号を通過させ▲▼信号を低レベルにし、中断前
にアクセスしていたページを開くダイナミックラムコン
トローラ、 とを具備したことを特徴とする記憶装置。1. A dynamic RAM, an address signal for accessing the dynamic RAM, a row address signal for designating a page in the dynamic RAM, a column address signal for designating a position in the page, and a memory cell in the dynamic RAM. A CPU that outputs a memory cell generation signal for generation, a decoder that decodes the memory cell generation signal and outputs a memory cell signal, a latch unit that holds the row address signal, and an output of the latch unit A signal and a row address signal sent directly from the CPU to compare the currently operating page of the dynamic RAM with the page to be accessed, a comparator for comparing the column address signal and the latch means. A multiplexer that passes one of the output signals to the dynamic RAM, The ▲ ▼ signal and ▲ ▼ signal are given to the dynamic RAM to control the timing of fetching the row address signal and the column address signal to the dynamic RAM, and the output of the comparator is received. Passes the address signal, sends a new address signal to the dynamic RAM if they do not match, interrupts access to the memory during the refresh operation of the dynamic RAM, and sets the ▲ ▼ signal to high level after the refresh operation is completed. Dynamic ram controller for opening the page accessed before interruption by allowing the multiplexer to pass the signal held by the latch means immediately after the end of the RAS precharge time. And a storage device including
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985031806U JPH0722799Y2 (en) | 1985-03-06 | 1985-03-06 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985031806U JPH0722799Y2 (en) | 1985-03-06 | 1985-03-06 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61149198U JPS61149198U (en) | 1986-09-13 |
| JPH0722799Y2 true JPH0722799Y2 (en) | 1995-05-24 |
Family
ID=30532742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985031806U Expired - Lifetime JPH0722799Y2 (en) | 1985-03-06 | 1985-03-06 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722799Y2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593790A (en) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | Storage device using dynamic memory element |
-
1985
- 1985-03-06 JP JP1985031806U patent/JPH0722799Y2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| トランジスタ技術１９８１年６月号「特集Ｚ８０とメモリシステム具体回路とその設計手順」Ｐ．２４８−２８９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61149198U (en) | 1986-09-13 |
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