JPH0722799Y2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0722799Y2 JPH0722799Y2 JP1985031806U JP3180685U JPH0722799Y2 JP H0722799 Y2 JPH0722799 Y2 JP H0722799Y2 JP 1985031806 U JP1985031806 U JP 1985031806U JP 3180685 U JP3180685 U JP 3180685U JP H0722799 Y2 JPH0722799 Y2 JP H0722799Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- dynamic ram
- address signal
- page
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ダイナミックラム（以下、DRAMとする）を用
いた記憶装置の高速化に関するものである。
いた記憶装置の高速化に関するものである。
DRAMは、安価で動作速度が速いという利点を有すること
から、現在コンピュータ装置のメモリに数多く使用され
ている。
から、現在コンピュータ装置のメモリに数多く使用され
ている。
しかし、近年、マイクロプロセッサ等の発達は著しく、
その動作速度は格段に速くなった。このため、コンピュ
ータ装置のメモリも、従来のDRAMを使用していたので
は、プロセッサはその能力を十分発揮できない。
その動作速度は格段に速くなった。このため、コンピュ
ータ装置のメモリも、従来のDRAMを使用していたので
は、プロセッサはその能力を十分発揮できない。
そこで、動作速度の速いスタティックラム（以下、SRAM
とする）を使用してパフォーマンスを向上したいが、SR
AMは高価であるため、多量には使用できないという問題
点があった。
とする）を使用してパフォーマンスを向上したいが、SR
AMは高価であるため、多量には使用できないという問題
点があった。
通常、DRAMはリフレッシュ動作が必要である。このた
め、DRAMではリフレッシュ動作が終了すると、リフレッ
シュ動作に入る直前にアクセスしていたアドレスからア
クセスを再開しなければならない。従来のDRAMを用いた
記憶装置には、ラッチ手段を設けてリフレッシュ動作に
入る直前のアドレスを保持しておくものがあった。
め、DRAMではリフレッシュ動作が終了すると、リフレッ
シュ動作に入る直前にアクセスしていたアドレスからア
クセスを再開しなければならない。従来のDRAMを用いた
記憶装置には、ラッチ手段を設けてリフレッシュ動作に
入る直前のアドレスを保持しておくものがあった。
しかし、このような記憶装置では、リフレッシュ動作が
終了したときに、ラッチ手段の内容が直ぐにDRAMへ与え
られなければ、アクセスを再開するまでに要する時間が
長くなり、高速動作を実現できなくなる。
終了したときに、ラッチ手段の内容が直ぐにDRAMへ与え
られなければ、アクセスを再開するまでに要する時間が
長くなり、高速動作を実現できなくなる。
本考案は上述した点に鑑みてなされたものであり、リフ
レッシュ動作が終了してからアクセスを再開するまでに
要する時間を短縮することにより、リフレッシュ動作を
要するDRAMを用いてもSRAMと同等に高速動作ができる記
憶装置を実現することを目的とする。
レッシュ動作が終了してからアクセスを再開するまでに
要する時間を短縮することにより、リフレッシュ動作を
要するDRAMを用いてもSRAMと同等に高速動作ができる記
憶装置を実現することを目的とする。
［問題点を解決するための手段］ 本考案は、 ダイナミックラムと、 該ダイナミックラムへアクセスするアドレス信号を、ダ
イナミックラム内のページを指定するローアドレス信
号、該ページ内の位置を指定するカラムアドレス信号及
びダイナミックラム内にメモリセルを生成するためのメ
モリセル生成用信号として出力するCPUと、 前記メモリセル生成用信号を解読してメモリセル信号を
出力するデコーダと、 前記ローアドレス信号を保持するラッチ手段と、 該ラッチ手段の出力信号と、前記CPUから直接送られて
くるローアドレス信号を比較することによって、ダイナ
ミックラムの現在動作中のページと、アクセスしようと
するページを比較する比較器と、 前記カラムアドレス信号とラッチ手段の出力信号の一方
を通過してダイナミックラムへ送るマルチプレクサと、 前記ダイナミックラムに▲▼信号と▲▼信
号を与えてローアドレス信号とカラムアドレス信号をダ
イナミックラムに取り込むタイミングを制御するととも
に、前記比較器の出力を受け、比較結果が一致した場合
は前記マルチプレクサにカラムアドレス信号を通過さ
せ、不一致である場合はダイナミックラムに新たなアド
レス信号を送るとともに、ダイナミックラムのリフレッ
シュ動作時にはメモリへのアクセスを中断し、リフレッ
シュ動作が終了してから▲▼信号を高レベルにし
てプリチャージし、RASプリチャージ時間の終了直後に
前記マルチプレクサに前記ラッチ手段で保持しておいた
信号を通過させ▲▼信号を低レベルにし、中断前
にアクセスしていたページを開くダイナミックラムコン
トローラ、 とを具備したことを特徴とする記憶装置である。
イナミックラム内のページを指定するローアドレス信
号、該ページ内の位置を指定するカラムアドレス信号及
びダイナミックラム内にメモリセルを生成するためのメ
モリセル生成用信号として出力するCPUと、 前記メモリセル生成用信号を解読してメモリセル信号を
出力するデコーダと、 前記ローアドレス信号を保持するラッチ手段と、 該ラッチ手段の出力信号と、前記CPUから直接送られて
くるローアドレス信号を比較することによって、ダイナ
ミックラムの現在動作中のページと、アクセスしようと
するページを比較する比較器と、 前記カラムアドレス信号とラッチ手段の出力信号の一方
を通過してダイナミックラムへ送るマルチプレクサと、 前記ダイナミックラムに▲▼信号と▲▼信
号を与えてローアドレス信号とカラムアドレス信号をダ
イナミックラムに取り込むタイミングを制御するととも
に、前記比較器の出力を受け、比較結果が一致した場合
は前記マルチプレクサにカラムアドレス信号を通過さ
せ、不一致である場合はダイナミックラムに新たなアド
レス信号を送るとともに、ダイナミックラムのリフレッ
シュ動作時にはメモリへのアクセスを中断し、リフレッ
シュ動作が終了してから▲▼信号を高レベルにし
てプリチャージし、RASプリチャージ時間の終了直後に
前記マルチプレクサに前記ラッチ手段で保持しておいた
信号を通過させ▲▼信号を低レベルにし、中断前
にアクセスしていたページを開くダイナミックラムコン
トローラ、 とを具備したことを特徴とする記憶装置である。
以下、図面により本考案を説明する。
第１図は本考案に係る記憶装置の一実施例の構成ブロッ
ク図である。
ク図である。
第１図においては、10はDRAM、20はCPU、30はデコー
ダ、40はラッチ手段、50は比較器、60はマルチプレク
サ、70はDRAMコントローラ、80はリフレッシュ回路であ
る。
ダ、40はラッチ手段、50は比較器、60はマルチプレク
サ、70はDRAMコントローラ、80はリフレッシュ回路であ
る。
CPU 20は、DRAM 10へアクセスするアドレス信号を、DRA
M 10内のページを指定するローアドレス（Row Addres
s）信号、該ページ内の位置を指定するカラムアドレス
（Colum Address）信号及びDRAM 10内にメモリセルを生
成するためのメモリセル生成用信号として出力する。例
えば、アドレス線の総数が23本である場合は、上位７本
をデコーダ30に、下位16本のうち８本ずつをローアドレ
ス信号とカラムアドレス信号にそれぞれ割り当てる。こ
れによって、８本のアドレス線から送られる（情報カラ
ムアドレス信号の情報）により指定されるDRAM 10内の
一定範囲の領域がページに相当する。更に、ページ内で
８本のアドレス線から送られる情報（カラムアドレス信
号の情報）により指定される位置がアクセスする位置に
なる。
M 10内のページを指定するローアドレス（Row Addres
s）信号、該ページ内の位置を指定するカラムアドレス
（Colum Address）信号及びDRAM 10内にメモリセルを生
成するためのメモリセル生成用信号として出力する。例
えば、アドレス線の総数が23本である場合は、上位７本
をデコーダ30に、下位16本のうち８本ずつをローアドレ
ス信号とカラムアドレス信号にそれぞれ割り当てる。こ
れによって、８本のアドレス線から送られる（情報カラ
ムアドレス信号の情報）により指定されるDRAM 10内の
一定範囲の領域がページに相当する。更に、ページ内で
８本のアドレス線から送られる情報（カラムアドレス信
号の情報）により指定される位置がアクセスする位置に
なる。
デコーダ30は、前記メモリセル生成用信号を解読してメ
モリセル信号を出力する。
モリセル信号を出力する。
ラッチ手段40はローアドレス信号を保持する。
比較器50は、ラッチ手段40の出力信号と、CPU 10から直
接送られてくるローアドレス信号を比較する。この比較
は、現在動作中のメモリのページと、アクセスしようと
するメモリのページの比較である。比較結果はDRAMコン
トローラ70に出力される。
接送られてくるローアドレス信号を比較する。この比較
は、現在動作中のメモリのページと、アクセスしようと
するメモリのページの比較である。比較結果はDRAMコン
トローラ70に出力される。
マルチプレクサ60は、DRAMコントローラ70からの指令に
基づいて、カラムアドレス信号とラッチ手段40の出力信
号の一方を通過してDRAM 10へ送る。
基づいて、カラムアドレス信号とラッチ手段40の出力信
号の一方を通過してDRAM 10へ送る。
DRAMコントローラ70は、比較器50からの信号をもとにし
て所定の信号をDRAM 10へ送る。すなわち、比較結果が
一致している場合は、マルチプレクサ60にカラムアドレ
ス信号を通過させる。一方、比較結果が不一致である場
合は、DRAM 10に新たにDRAM 10内の所定のページの位置
を指示する▲▼信号と▲▼信号を送る。ま
た、DRAMコントローラ70は、リフレッシュ回路80からリ
フレッシュ動作の要求があると、DRAM 10へのアクセス
を中断し、リフレッシュ動作が終了すると、ラッチ手段
40で保持しておいた信号をもとにして、中断直前にアク
セスしていたページからアクセスを再開する。リフレッ
シュ動作中は、アクセスを再開するページのアドレスは
ラッチ手段40により保持されている。また、DRAMコント
ローラ70は、CPU 20から▲▼（Address Strobe）信
号を受けるとともに、DRAM 10に▲▼（Write Enabl
e）信号を出力する。
て所定の信号をDRAM 10へ送る。すなわち、比較結果が
一致している場合は、マルチプレクサ60にカラムアドレ
ス信号を通過させる。一方、比較結果が不一致である場
合は、DRAM 10に新たにDRAM 10内の所定のページの位置
を指示する▲▼信号と▲▼信号を送る。ま
た、DRAMコントローラ70は、リフレッシュ回路80からリ
フレッシュ動作の要求があると、DRAM 10へのアクセス
を中断し、リフレッシュ動作が終了すると、ラッチ手段
40で保持しておいた信号をもとにして、中断直前にアク
セスしていたページからアクセスを再開する。リフレッ
シュ動作中は、アクセスを再開するページのアドレスは
ラッチ手段40により保持されている。また、DRAMコント
ローラ70は、CPU 20から▲▼（Address Strobe）信
号を受けるとともに、DRAM 10に▲▼（Write Enabl
e）信号を出力する。
次に、このような記憶装置の動作について説明する。
第２図は、第１図の装置の動作説明用のタイムチャート
である。第２図で、（ａ）〜（ｃ）は▲▼信号、
▲▼信号及びアクセスするデータＤのタイムチャ
ートである。
である。第２図で、（ａ）〜（ｃ）は▲▼信号、
▲▼信号及びアクセスするデータＤのタイムチャ
ートである。
CPU 20から比較器50に直接送られたローアドレス信号
は、ラッチ手段40の出力信号と比較される。これによっ
て、CPU 20がアクセスしようとするDRAM 10のページ
と、現在動作しているページが比較される。
は、ラッチ手段40の出力信号と比較される。これによっ
て、CPU 20がアクセスしようとするDRAM 10のページ
と、現在動作しているページが比較される。
そして、CPU 20から▲▼信号が出力された時点で、
比較結果が一致する場合は、DRAMコントローラ70は、▲
▼信号を発生してこの信号の情報のみによるアク
セスを行なう。このとき、DRAMコントローラ70は、マル
チプレクサ60にはカラムアドレス信号を通過させる。
比較結果が一致する場合は、DRAMコントローラ70は、▲
▼信号を発生してこの信号の情報のみによるアク
セスを行なう。このとき、DRAMコントローラ70は、マル
チプレクサ60にはカラムアドレス信号を通過させる。
一方、比較結果が不一致である場合は、現在のページへ
のアクセスを終了するために、DRAMコントローラ70は、
時刻ｔ1で▲▼信号を高レベルにし、RASプリチャ
ージ時間Ｔ1が経過した後に▲▼信号と▲
▼信号を発生して新しいページにアクセスする。新しい
ページにアクセスするためのローアドレス信号は時刻ｔ
2で発生する。この新しいページ内では、ページモード
を保持するため、▲▼信号は低レベルを維持す
る。ただし、▲▼信号が低レベルでいられるの
は、通常10μsec程度であり、また16μsecに１回はDRAM
10にリフレッシュ動作をする必要がある。
のアクセスを終了するために、DRAMコントローラ70は、
時刻ｔ1で▲▼信号を高レベルにし、RASプリチャ
ージ時間Ｔ1が経過した後に▲▼信号と▲
▼信号を発生して新しいページにアクセスする。新しい
ページにアクセスするためのローアドレス信号は時刻ｔ
2で発生する。この新しいページ内では、ページモード
を保持するため、▲▼信号は低レベルを維持す
る。ただし、▲▼信号が低レベルでいられるの
は、通常10μsec程度であり、また16μsecに１回はDRAM
10にリフレッシュ動作をする必要がある。
そこで、低レベルになった時（時刻ｔ2）から10μsec以
内に次の手順でリフレッシュ動作を行なう。
内に次の手順でリフレッシュ動作を行なう。
すなわち、リフレッシュ回路80からリフレッシュ動作の
要求があると、DRAMコントローラ70は、時刻ｔ4で▲
▼信号を高レベルにし、現在のページモードを終了
する。その後、RASプリチャージ時間Ｔ2が終了した後、
リフレッシュサイクルに入る。リフレッシュサイクルが
終了すると（時刻ｔ5）、RASプリチャージ時間Ｔ5が終
了した後、DRAMコントローラ70は、マルチプレクサ60
に、ラッチ手段40の出力信号を通過させ、▲▼信
号を低レベルにする。これによって、リフレッシュ動作
の中断直前にアクセスしていたページを開く。リフレッ
シュ動作中は、▲▼信号は高レベルに保持されて
いる。
要求があると、DRAMコントローラ70は、時刻ｔ4で▲
▼信号を高レベルにし、現在のページモードを終了
する。その後、RASプリチャージ時間Ｔ2が終了した後、
リフレッシュサイクルに入る。リフレッシュサイクルが
終了すると（時刻ｔ5）、RASプリチャージ時間Ｔ5が終
了した後、DRAMコントローラ70は、マルチプレクサ60
に、ラッチ手段40の出力信号を通過させ、▲▼信
号を低レベルにする。これによって、リフレッシュ動作
の中断直前にアクセスしていたページを開く。リフレッ
シュ動作中は、▲▼信号は高レベルに保持されて
いる。
このような構成をキャッシュ・メモリの構成ブロックの
１つとすると、このブロックを多数組み合わせると、キ
ャッシュ・メモリが構築できる。
１つとすると、このブロックを多数組み合わせると、キ
ャッシュ・メモリが構築できる。
このような記憶装置によれば、次のような効果が得られ
る。
る。
すなわち、DRAM 10へアクセスする際に、アクセスしよ
うとするページと、現在動作中のページの比較結果が一
致しているときは、カラムアドレス信号のみを用いてア
クセスする。このため、アクセスごとにローアドレス信
号とカラムアドレス信号を用いる従来の記憶装置に比べ
てアクセスに要するサイクルタイムが短くなり、高速動
作が可能になる。
うとするページと、現在動作中のページの比較結果が一
致しているときは、カラムアドレス信号のみを用いてア
クセスする。このため、アクセスごとにローアドレス信
号とカラムアドレス信号を用いる従来の記憶装置に比べ
てアクセスに要するサイクルタイムが短くなり、高速動
作が可能になる。
この効果について具体的に説明する。例えば、アクセス
のサイクルタイムが400nsecのDRAMを用いて本考案に係
る記憶装置を構成すると、サイクルタイムは、比較結果
が一致及び不一致の場合に、それぞれ320nsec及び560ns
ecになる。比較結果が、不一致１回のアクセス、一致１
回不一致１回のアクセス、一致２回不一致１回のアクセ
スを、それぞれヒット回数1,2,3とし、以下同様にヒッ
ト回数を定義すると、ヒット回数とアクセスの平均サイ
クルタイムの平均値の関係は第３図に示すようになる。
第３図では、本考案に係る記憶装置と従来のDRAMを対応
させている。第３図に示すように、ヒット回数が４回以
上になると、本考案の効果が生じてくる。
のサイクルタイムが400nsecのDRAMを用いて本考案に係
る記憶装置を構成すると、サイクルタイムは、比較結果
が一致及び不一致の場合に、それぞれ320nsec及び560ns
ecになる。比較結果が、不一致１回のアクセス、一致１
回不一致１回のアクセス、一致２回不一致１回のアクセ
スを、それぞれヒット回数1,2,3とし、以下同様にヒッ
ト回数を定義すると、ヒット回数とアクセスの平均サイ
クルタイムの平均値の関係は第３図に示すようになる。
第３図では、本考案に係る記憶装置と従来のDRAMを対応
させている。第３図に示すように、ヒット回数が４回以
上になると、本考案の効果が生じてくる。
また、本考案に係る装置は、外部的には通常のメモリと
同等でありながら、実質上はページモードで動作するた
め、動作速度が速くなる。
同等でありながら、実質上はページモードで動作するた
め、動作速度が速くなる。
これに加えて、リフレッシュ動作が終了してから▲
▼信号を高レベルにしてプリチャージし、RASプリチ
ャージ時間が終了すると、即座に、ラッチ手段で保持し
ておいたローアドレスをDRAMへ与え、▲▼信号を
低レベルにし、リフレッシュ動作に入る直前にアクセス
していたページを開く。その後、CPUからアドレス信号
が送られるときは▲▼信号のみを発生するだけで
アクセスを再開できる。これによって、リフレッシュ動
作が終了してからアクセスを再開するまでの時間が短縮
され、高速動作が可能になる。リフレッシュ動作は、例
えば16μsecのような周期で頻繁に行われるものである
ため、このような時間短縮は高速化に特に有効になる。
▼信号を高レベルにしてプリチャージし、RASプリチ
ャージ時間が終了すると、即座に、ラッチ手段で保持し
ておいたローアドレスをDRAMへ与え、▲▼信号を
低レベルにし、リフレッシュ動作に入る直前にアクセス
していたページを開く。その後、CPUからアドレス信号
が送られるときは▲▼信号のみを発生するだけで
アクセスを再開できる。これによって、リフレッシュ動
作が終了してからアクセスを再開するまでの時間が短縮
され、高速動作が可能になる。リフレッシュ動作は、例
えば16μsecのような周期で頻繁に行われるものである
ため、このような時間短縮は高速化に特に有効になる。
第１図は本考案に係る記憶装置の一実施例の構成ブロッ
ク図、第２図は第１図の装置の動作説明図、第３図は第
１図の装置の効果の一例を示した図である。 10……ダイナミックラム、20……CPU、30……デコー
ダ、40……ラッチ手段、50……比較器、60……マルチプ
レクサ、70……ダイナミックラムコントローラ、80……
リフレッシュ回路。
ク図、第２図は第１図の装置の動作説明図、第３図は第
１図の装置の効果の一例を示した図である。 10……ダイナミックラム、20……CPU、30……デコー
ダ、40……ラッチ手段、50……比較器、60……マルチプ
レクサ、70……ダイナミックラムコントローラ、80……
リフレッシュ回路。
Claims (1)
- 【請求項１】ダイナミックラムと、 該ダイナミックラムへアクセスするアドレス信号を、ダ
イナミックラム内のページを指定するローアドレス信
号、該ページ内の位置を指定するカラムアドレス信号及
びダイナミックラム内にメモリセルを生成するためのメ
モリセル生成用信号として出力するCPUと、 前記メモリセル生成用信号を解読してメモリセル信号を
出力するデコーダと、 前記ローアドレス信号を保持するラッチ手段と、 該ラッチ手段の出力信号と、前記CPUから直接送られて
くるローアドレス信号を比較することによって、ダイナ
ミックラムの現在動作中のページと、アクセスしようと
するページを比較する比較器と、 前記カラムアドレス信号とラッチ手段の出力信号の一方
を通過してダイナミックラムへ送るマルチプレクサと、 前記ダイナミックラムに▲▼信号と▲▼信
号を与えてローアドレス信号とカラムアドレス信号をダ
イナミックラムに取り込むタイミングを制御するととも
に、前記比較器の出力を受け、比較結果が一致した場合
は前記マルチプレクサにカラムアドレス信号を通過さ
せ、不一致である場合はダイナミックラムに新たなアド
レス信号を送るとともに、ダイナミックラムのリフレッ
シュ動作時にはメモリへのアクセスを中断し、リフレッ
シュ動作が終了してから▲▼信号を高レベルにし
てプリチャージし、RASプリチャージ時間の終了直後に
前記マルチプレクサに前記ラッチ手段で保持しておいた
信号を通過させ▲▼信号を低レベルにし、中断前
にアクセスしていたページを開くダイナミックラムコン
トローラ、 とを具備したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985031806U JPH0722799Y2 (ja) | 1985-03-06 | 1985-03-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985031806U JPH0722799Y2 (ja) | 1985-03-06 | 1985-03-06 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61149198U JPS61149198U (ja) | 1986-09-13 |
| JPH0722799Y2 true JPH0722799Y2 (ja) | 1995-05-24 |
Family
ID=30532742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985031806U Expired - Lifetime JPH0722799Y2 (ja) | 1985-03-06 | 1985-03-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722799Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
-
1985
- 1985-03-06 JP JP1985031806U patent/JPH0722799Y2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| トランジスタ技術１９８１年６月号「特集Ｚ８０とメモリシステム具体回路とその設計手順」Ｐ．２４８−２８９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61149198U (ja) | 1986-09-13 |
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