JPH0722905Y2 - Limiter circuit - Google Patents
Limiter circuitInfo
- Publication number
- JPH0722905Y2 JPH0722905Y2 JP13842089U JP13842089U JPH0722905Y2 JP H0722905 Y2 JPH0722905 Y2 JP H0722905Y2 JP 13842089 U JP13842089 U JP 13842089U JP 13842089 U JP13842089 U JP 13842089U JP H0722905 Y2 JPH0722905 Y2 JP H0722905Y2
- Authority
- JP
- Japan
- Prior art keywords
- level
- input signal
- absolute value
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 13
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 102100024023 Histone PARylation factor 1 Human genes 0.000 description 1
- 101001047783 Homo sapiens Histone PARylation factor 1 Proteins 0.000 description 1
- 101000964789 Homo sapiens Zinc finger protein 83 Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は入力信号の振幅を所定値に制限するリミッタ回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a limiter circuit for limiting the amplitude of an input signal to a predetermined value.
第７図（ａ）に従来の並列型ダイオードリミッタ回路の
一例を示す。図の様に、一対のダイオードD1及びD2のそ
れぞれのアノードとカソードを互いに接続し、一方の共
通接続点を接地し、他方の共通接続点を入力信号線に対
して並列接続する。入力信号線には抵抗Ｒが直列接続さ
れており、この時の入出力特性は第７図（ｂ）に示す如
く、ダイオードの順方向電圧をVDとすると、入力Viが-V
D<Vi<VDの時には入力Viがそのまま出力V0として現わ
れ、Vi<-VDの時には-VDに、Vi>VDの時には、VDに、夫々
出力V0の振幅が制限される。FIG. 7A shows an example of a conventional parallel type diode limiter circuit. As shown in the figure, the anodes and cathodes of the pair of diodes D 1 and D 2 are connected to each other, one common connection point is grounded, and the other common connection point is connected in parallel to the input signal line. A resistor R is connected in series to the input signal line, and the input / output characteristics at this time are, as shown in FIG. 7 (b), the input Vi is -V when the forward voltage of the diode is V D.
It appeared as D <Vi <V as the output V 0 is input Vi at the time of D, and -V D when the Vi <-V D, and when Vi> V D is the V D, the amplitude of the respective output V 0 is limited It
この様なリミッタ回路は例えばビデオ信号のノイズ除去
装置に用いられている。第８図はビデオテープレコーダ
におけるノイズ除去装置の一例の構成を示すブロック図
である。同図において、１はハイパスフィルタ（HPF）
で、その出力はリミッタ回路２を介して減算器３に供給
され、入力信号から減算されるようになっている。Such a limiter circuit is used, for example, in a noise elimination device for video signals. FIG. 8 is a block diagram showing a configuration of an example of a noise removing device in a video tape recorder. In the figure, 1 is a high-pass filter (HPF)
Then, the output is supplied to the subtractor 3 via the limiter circuit 2 and subtracted from the input signal.
第８図のノイズ除去装置における各部の波形を第９図に
示す。第９図（ａ）乃至（ｄ）の各波形は夫々第８図の
（ａ）乃至（ｄ）の各点における波形を示している。高
周波ノイズ成分を含む入力信号（第９図（ａ））は、HP
F1によって第９図（ｂ）に示す如く、入力信号の立上り
及び立下がりエッジを抽出した信号となる。この出力を
リミッタ２によって振幅制限した出力（第９図（ｃ））
を原信号から減算することにより、出力波形（第９図
（ｄ））にはノイズ成分を含まない入力信号が得られ
る。FIG. 9 shows the waveform of each part in the noise eliminator of FIG. The waveforms in FIGS. 9A to 9D show the waveforms at the points in FIGS. 8A to 8D, respectively. The input signal (Fig. 9 (a)) containing the high frequency noise component is HP
By F1, as shown in FIG. 9 (b), it becomes a signal in which the rising and falling edges of the input signal are extracted. The output of which the amplitude is limited by the limiter 2 (FIG. 9 (c))
Is subtracted from the original signal, an input signal containing no noise component in the output waveform (FIG. 9 (d)) is obtained.
しかしながら、第８図のノイズ除去装置に第10図（ａ）
の様な入力信号を供給すると、HPF1の出力は同図
（ｂ）、リミッタ２の出力は同図（ｃ）に、各々示す様
になるため、出力は同図（ｅ）に実線部分で示す如く、
入力（点線で示す）に対して、波高値が劣化してしま
い、解像度が悪化してしまうという欠点があった。これ
はリミッタ２が所定レベル以上の入力に対して一定の振
幅の信号を出力することを起因する。However, the noise elimination device of FIG.
When such an input signal is supplied, the output of HPF1 becomes as shown in the same figure (b) and the output of limiter 2 becomes as shown in the same figure (c), so the output is shown by the solid line part in the same figure (e). as,
With respect to the input (indicated by the dotted line), the crest value is deteriorated and the resolution is deteriorated. This is because the limiter 2 outputs a signal having a constant amplitude with respect to the input of a predetermined level or higher.
本考案は、上述した様な従来の欠点を克服するためにな
されたものであり、特に所定レベル以上（又は以下）の
入力に対し、出力を０にする様なリミッタ回路を提供す
ることを目的とする。The present invention has been made in order to overcome the above-mentioned conventional drawbacks, and particularly an object thereof is to provide a limiter circuit which makes an output 0 for an input of a predetermined level or higher (or lower). And
請求項１に記載のリミッタ回路は、入力信号レベルの絶
対値が、第１の絶対値レベル（VD1）を超えるとき、出
力を０レベルとし、入力信号レベルの絶対値が、第１の
絶対値レベル（VD1）より低いレベルである第２の絶対
値レベル（VD2）を超えるとき、入力信号の振幅を制限
して出力するリミッタ回路であって、入力信号レベルの
絶対値が、第２の絶対値レベル（VD2）を超えないると
き０レベルとなり、入力信号レベルの絶対値が、第２の
絶対値レベル（VD2）を超えるとき、第２の絶対値レベ
ル（VD2）を超えた分だけのレベルを出力するスライサ
回路（４）と、スライサ回路（４）の出力を充分大きな
ゲインで反転増幅する第１の増幅器（５）と、入力信号
（Vi）をゲイン１で反転増幅する第２の増幅器（６）
と、入力信号（Vi）と、第１の増幅器（５）の出力と、
第２の増幅器（６）の出力とが供給される信号選択装置
とを備え、信号選択装置は、入力信号レベルの絶対値が
第１の絶対値レベル（VD1）を超えるとき、入力信号（V
i）と第２の増幅器（６）の出力とを加算した信号を、
入力信号レベルの絶対値が第１の絶対値レベル（VD1）
以下でかつ第２の絶対値レベル（VD2）を超えるとき、
入力信号（Vi）と第１の増幅器（５）の出力とを加算し
た信号を、入力信号レベルの絶対値が第２の絶対値レベ
ル（VD2）以下のとき入力信号（Vi）を、夫々選択的に
出力することを特徴とする。The limiter circuit according to claim 1 sets the output to 0 level when the absolute value of the input signal level exceeds the first absolute value level (V D1 ), and the absolute value of the input signal level is the first absolute value. A limiter circuit that limits the amplitude of an input signal and outputs when the absolute value exceeds a second absolute value level (V D2 ) which is lower than the value level (V D1 ). becomes 0 level when the Na than 2 absolute value level (V D2), when the absolute value of the input signal level, which exceeds the second absolute value level (V D2), a second absolute value level (V D2) The output of the slicer circuit (4) that exceeds the level of the input signal, the first amplifier (5) that inverts and amplifies the output of the slicer circuit (4) with a sufficiently large gain, and the input signal (Vi) with a gain of 1 Second amplifier (6) for inverting amplification
And the input signal (Vi) and the output of the first amplifier (5),
A signal selector to which the output of the second amplifier (6) is supplied, the signal selector selecting an input signal (V D1 ) when the absolute value of the input signal level exceeds the first absolute value level (V D1 ). V
i) and the output of the second amplifier (6) are added,
The absolute value of the input signal level is the first absolute value level (V D1 )
Below and above the second absolute value level (V D2 ),
When the absolute value of the input signal level is less than or equal to the second absolute value level (V D2 ), the input signal (Vi) is added to the output signal of the first amplifier (5). It is characterized by selectively outputting.
請求項２に記載のリミッタ回路は、信号選択装置は、入
力信号と第２の増幅器出力のうちレベルの大なる信号を
選択的に出力する第１の最大値セレクタと、入力信号と
第１の増幅器出力のうちレベルの大なる信号を選択的に
出力する第２の最大値セレクタと、入力信号と第２の増
幅器出力のうちレベルの小なる信号を選択に出力する第
１の最小値セレクタと、入力信号と第１の増幅器の出力
のうちレベルの小なる信号を選択的に出力する第２の最
小値セレクタと、第１及び第２の最大値セレクタの出力
のうちレベルの小なる信号と、第１及び第２の最小値セ
レクタの出力のうちレベルの大なる信号とを加算する加
算器とを備える。The limiter circuit according to claim 2, wherein the signal selection device includes a first maximum value selector that selectively outputs a signal having a larger level among the input signal and the output of the second amplifier, the input signal and the first maximum value selector. A second maximum value selector that selectively outputs a signal of a higher level among the amplifier outputs, and a first minimum value selector that selectively outputs a signal of a lower level of the input signal and the second amplifier output. A second minimum value selector that selectively outputs a signal having a smaller level of the input signal and the output of the first amplifier, and a signal having a smaller level of the outputs of the first and second maximum value selectors. , And an adder for adding a signal having a large level among the outputs of the first and second minimum value selectors.
請求項１に記載のリミッタ回路においては、入力信号を
第２の絶対値レベルでスライスした信号を高利得で増幅
した信号と、入力信号を反転した信号と、入力信号とを
入力信号のレベルに応じて選択的に加算している。In the limiter circuit according to claim 1, the signal obtained by slicing the input signal at the second absolute value level is amplified with a high gain, the signal obtained by inverting the input signal, and the input signal are set to the level of the input signal. It is selectively added accordingly.
従って、第１の絶対値レベル以上の入力があったとき、
その出力レベルを零にすることができる。Therefore, when there is an input above the first absolute value level,
Its output level can be zero.
請求項２に記載のリミッタ回路においては、最大値及び
最小値セレクタにより３つの信号のいずれかを入力信号
のレベルに応じて選択するようにしている。In the limiter circuit according to the second aspect, one of the three signals is selected by the maximum value and minimum value selector according to the level of the input signal.
従って、簡単な構成で、確実に所望の特性の信号を出力
することができる。Therefore, it is possible to reliably output a signal having desired characteristics with a simple configuration.
以下図面に沿って本考案のリミッタ回路の一実施例につ
いて説明する。An embodiment of the limiter circuit of the present invention will be described below with reference to the drawings.
まず本考案の目的とするリミッタ回路の入出力特性を第
２図に示す。同図より明らかな様に、入力Viが所定の基
準値Vthに対して−Vth＜Vi＜Vthの関係にある時は、入
力Viはそのまま出力され、それ以外の入力に対しては常
に０レベルを出力する様な特性を得ることを目的として
いるものである。この様な特性を得る回路例を第１図に
示す。First, FIG. 2 shows the input / output characteristics of the limiter circuit which is the object of the present invention. As is clear from the figure, when the input Vi has a relationship of −Vth <Vi <Vth with respect to a predetermined reference value Vth, the input Vi is output as it is, and for other inputs, it is always at 0 level. The purpose is to obtain a characteristic that outputs. An example of a circuit that obtains such characteristics is shown in FIG.
第１図において、入力信号はスライサ回路４に供給され
る。スライサ回路４は第３図（ａ）に示す如く、並列接
続された１対のダイオードD3,D4と、抵抗R1とにより構
成され、その入出力特性を第３図（ｂ）に示す。尚、こ
の時のダイオードD3,D4の順方向電圧VDはVthを上回らな
いものとする。スライサ回路４の出力は、充分大きな負
のゲイン（−Ａ）を有する第１の増幅器５に入力されて
いる。又、入力信号は−１のゲインを有する第２の増幅
器６にも供給されており、この出力は第１の最大値セレ
クタ11、及び第１の最小値セレクタ８の一入力として供
給されている。In FIG. 1, the input signal is supplied to the slicer circuit 4. As shown in FIG. 3 (a), the slicer circuit 4 is composed of a pair of diodes D 3 and D 4 connected in parallel and a resistor R 1, and its input / output characteristics are shown in FIG. 3 (b). . The forward voltage V D of the diodes D 3 and D 4 at this time does not exceed Vth. The output of the slicer circuit 4 is input to the first amplifier 5 having a sufficiently large negative gain (-A). The input signal is also supplied to the second amplifier 6 having a gain of -1, and its output is supplied as one input of the first maximum value selector 11 and the first minimum value selector 8. .
ここで最大値セレクタとは、２入力のうちレベルの大き
い信号を選択的に通過せしめる作用を有し、又最小値セ
レクタとは２入力のうちレベルの小さい信号を選択的に
通過せしめる作用を果たすものである。Here, the maximum value selector has a function of selectively passing a signal of a higher level among the two inputs, and the minimum value selector has a function of selectively passing a signal of a lower level of the two inputs. It is a thing.
第４図（ａ）は最大値セレクタの一実施例の、同図
（ｂ）は最小値セレクタの一実施例の、各々構成を示し
ている。FIG. 4 (a) shows the configuration of one embodiment of the maximum value selector, and FIG. 4 (b) shows the configuration of one embodiment of the minimum value selector.
第４図（ａ）において、一対のNPNトランジスタQ1、Q2は
エミッタが共通接続され、抵抗R2を介して電圧VEEに接
続されている。また夫々のコレクタには電圧Vccが印加
され、夫々のベースには入力V1、V2が印加されている
と、この様な構成では２つの入力V1、V2のうち大きい方
が入力されるトランジスタのみがオンとなるため、その
エミッタ出力V0から２入力のうちの大きい方（正確には
入力V1又はV2よりトランジスタQ1,Q2のベース・エミッ
タ間電圧Vbeだけ小さい電圧）が得られることになる。In FIG. 4A, the emitters of the pair of NPN transistors Q 1 and Q 2 are commonly connected and connected to the voltage V EE via the resistor R 2 . Further, when the voltage Vcc is applied to each collector and the inputs V 1 and V 2 are applied to each base, the larger one of the two inputs V 1 and V 2 is input in such a configuration. Since only the transistor that turns on is turned on, the emitter output V 0 to the larger of the two inputs (more precisely, the voltage lower than the input V 1 or V 2 by the base-emitter voltage Vbe of the transistors Q 1 and Q 2 ) Will be obtained.
第４図（ｂ）は逆に一対のトランジスタQ3、Q4がPNPトラ
ンジスタで構成され、そのエミッタは共通接続された
上、抵抗R3を介して電圧Vccに、そのコレクタは電圧VEE
に、夫々接続されている。２つの入力V1,V2のうち小さ
いレベルの入力が印加されるトランジスタのみオンとな
ることから、そのエミッタ出力V0は、２入力のうちの小
さい方（正確には入力V1,V2よりベース・エミッタ間電
圧Vbeだけ大きい電圧）が得られる。On the contrary, in FIG. 4 (b), a pair of transistors Q 3 and Q 4 are composed of PNP transistors, the emitters of which are commonly connected, the voltage of which is Vcc via the resistor R 3 , and the collector of which is the voltage V EE.
, Respectively. Since only the transistor to which a smaller level input is applied among the two inputs V 1 and V 2 is turned on, the emitter output V 0 has a smaller one of the two inputs (to be exact, the inputs V 1 and V 2 A voltage larger than the base-emitter voltage Vbe) is obtained.
第１図に戻って、入力信号はさらに第２の最大値セレク
タ12に供給される他、第２の最小値セレクタ９の一入力
として供給されている。前記第２の最大値セレクタ12及
び最小値セレクタ９の他入力として、前記第１の増幅器
５の出力が供給されている。そして前記第１及び第２の
最大値セレクタ11,12の各出力は夫々第３の最小値セレ
クタ７の入力となり、また第１及び第２の最小値セレク
タ8,9の各出力は夫々第３の最大値セレクタ10の入力と
なっている。この第３の最小値セレクタ７及び第３の最
大値セレクタ10の各出力は加算器13によって加算されて
出力信号となる。Returning to FIG. 1, the input signal is further supplied to the second maximum value selector 12 and is also supplied as one input of the second minimum value selector 9. The output of the first amplifier 5 is supplied to the other inputs of the second maximum value selector 12 and the minimum value selector 9. The outputs of the first and second maximum value selectors 11 and 12 serve as the inputs of the third minimum value selector 7, and the outputs of the first and second minimum value selectors 8 and 9 are the third output, respectively. It is the input of the maximum value selector 10 of. The outputs of the third minimum value selector 7 and the third maximum value selector 10 are added by the adder 13 to form an output signal.
最小値セレクタ７乃至９、最大値セレクタ10乃至12及び
加算器13により信号選択装置が構成されている。The minimum value selectors 7 to 9, the maximum value selectors 10 to 12 and the adder 13 constitute a signal selection device.
次に第１図の実施例における動作を第５図を参照して説
明する。Next, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG.
第５図（ａ）乃至（ｊ）は第２図における同符号の点に
おける信号の入出力特性を各々示している。FIGS. 5 (a) to 5 (j) show the input / output characteristics of the signals at the same points in FIG. 2, respectively.
入力信号線は第５図（ｂ）に示す如く、リニアな特性で
あるとすると、スライサ回路４においては、入力信号Vi
の絶対値がダイオードD3,D4の順方向電圧±VD2の絶対値
より小さいときダイオードD3,D4がオフし、大きいとき
オンする。従って、その出力は第３図（ｂ）に示すよう
に、入力信号Viの絶対値が電圧VD2の絶対値より小さい
とき零、大きいとき（Vi-VD2）となる。Assuming that the input signal line has a linear characteristic as shown in FIG. 5B, in the slicer circuit 4, the input signal Vi
Absolute value is diode D 3, D 4 is turned off is smaller than the absolute value of the diode D 3, D 4 of the forward voltage ± V D2, is turned on when large. Therefore, the output is zero when the absolute value of the input signal Vi is smaller than the absolute value of the voltage V D2 and is large (Vi-V D2 ) as shown in FIG. 3 (b).
増幅器５はスライサ回路４の出力をゲイン−Ａで増幅す
るので、その入出力特性は第５図（ａ）に示すようにな
る。また増幅器６は入力信号を反転するので、その入出
力特性は同図（ｃ）に示すようになる。第1,第２の最大
値セレクタ11,12及び第1,2の最小値セレクタ8,9はその
一入力に全て入力信号が供給され、他入力には第１の増
幅器５又は第２の増幅器６の出力が供給されていること
から、第１の最大値セレクタ11の入出力特性は第５図
（ｄ）、第２の最大値セレクタ12の入出力特性は同図
（ｅ）、第１の最小値セレクタ８の入出力特性は同図
（ｇ）、第２の最小値セレクタ９の入出力特性は同図
（ｈ）に、夫々示すようになる。Since the amplifier 5 amplifies the output of the slicer circuit 4 with a gain of -A, its input / output characteristic is as shown in FIG. 5 (a). Further, since the amplifier 6 inverts the input signal, its input / output characteristics are as shown in FIG. The first and second maximum value selectors 11 and 12 and the first and second minimum value selectors 8 and 9 each have an input signal supplied to one input, and the other input to the first amplifier 5 or the second amplifier. 6 is supplied, the input / output characteristic of the first maximum value selector 11 is shown in FIG. 5 (d), and the input / output characteristic of the second maximum value selector 12 is shown in FIG. 5 (e). The input / output characteristics of the minimum value selector 8 are shown in (g) of the same figure, and the input / output characteristics of the second minimum value selector 9 are shown in (h) of the figure.
そして、両最大値セレクタ11,12の出力を夫々入力とす
る第３の最小値セレクタ７の入出力特性は同図（ｆ）、
両最小値セレクタ8,9の出力を夫々入力とする第３の最
大値セレクタ10の入出力特性は同図（ｉ）に、夫々示す
ようになる。さらにこの第３の最大値セレクタ10及び最
小値セレクタ７の出力が加算器13において加算され、こ
の加算の入出力特性は第５図（ｊ）に示すようになる。The input / output characteristic of the third minimum value selector 7, which receives the outputs of both maximum value selectors 11 and 12, respectively, is shown in FIG.
The input / output characteristics of the third maximum value selector 10, which receives the outputs of both minimum value selectors 8 and 9, respectively, are shown in FIG. Further, the outputs of the third maximum value selector 10 and the minimum value selector 7 are added in the adder 13, and the input / output characteristic of this addition is as shown in FIG. 5 (j).
尚、第５図（ｄ）乃至（ｉ）における点線は各回路に供
給される入力信号を示している。この第５図（ｊ）を見
れば明らかな様に、このリミッタ回路の入出力特性は、
第２図で示した理想的な入出力特性に略等しくなり、第
１図の増幅器５のゲインを理想的に無限大とした時には
第２図の入出力特性と一致する。The dotted lines in FIGS. 5D to 5I indicate the input signals supplied to each circuit. As is clear from FIG. 5 (j), the input / output characteristics of this limiter circuit are
It becomes substantially equal to the ideal input / output characteristic shown in FIG. 2, and coincides with the input / output characteristic of FIG. 2 when the gain of the amplifier 5 of FIG. 1 is ideally set to infinity.
このリミッタ回路を第８図のノイズ除去装置に適用した
場合、リミッタ出力は所定レベルを越える入力に対して
は０になるため、第10図（ａ）に示す入力に対して、同
図（ｄ）に示す様な波形となり、これを入力（第10図
（ａ））から減算した出力は同図（ｆ）に示すようにな
り、振幅に劣化が生じないことが理解される。When this limiter circuit is applied to the noise eliminator of FIG. 8, the limiter output becomes 0 for an input exceeding a predetermined level, so that the input shown in FIG. ), The output obtained by subtracting this from the input (Fig. 10 (a)) is as shown in Fig. 10 (f), and it is understood that the amplitude does not deteriorate.
第６図（ａ）は、本考案によるリミッタ回路を用いたス
ライサ回路の一実施例の構成を示すブロック図である。FIG. 6 (a) is a block diagram showing a configuration of an embodiment of a slicer circuit using the limiter circuit according to the present invention.
このスライサ回路は、第２図に示す入出力特性を有する
リミッタ回路14の出力を減算器15において入力信号から
減算するものであり、その入出力特性は第６図（ｂ）に
示すようになる。すなわち、入力信号の絶対値が基準値
±Vthの絶対値より小さいとき出力は零となり、大きい
とき出力は入力と等しくなる。This slicer circuit subtracts the output of the limiter circuit 14 having the input / output characteristic shown in FIG. 2 from the input signal in the subtractor 15, and its input / output characteristic is as shown in FIG. 6 (b). . That is, when the absolute value of the input signal is smaller than the absolute value of the reference value ± Vth, the output becomes zero, and when it is larger, the output becomes equal to the input.
この様に、本考案によるリミッタ回路と全く逆の特性を
有する出力が、極めて簡単な構成により得られる。In this way, an output having characteristics completely opposite to those of the limiter circuit according to the present invention can be obtained with an extremely simple structure.
以上の様に請求項１に記載のリミッタ回路によれば、所
定レベル範囲内において入力信号をそのまま出力し、所
定レベル範囲外の入力は０レベル出力をなすため、例え
ばビデオ信号のノイズ除去装置の様に入力信号からリミ
ッタ出力を減算する様な場合に、入力信号の振幅を劣化
させることがなくなり、解像度の劣化を防止することが
できる。As described above, according to the limiter circuit of the first aspect, the input signal is output as it is within the predetermined level range, and the input outside the predetermined level range is 0 level output. As described above, when the limiter output is subtracted from the input signal, the amplitude of the input signal is not deteriorated, and the deterioration of resolution can be prevented.
請求項２に記載のリミッタ回路によれば、最大値セレク
タと最小値セレクタにより入力信号、その反転信号又は
第１の増幅器の出力のいずれかを、その大きさに対応し
て所定のタイミングで選択するようにしたので、簡単な
構成で、確実に所望の入出力特性を実現することができ
る。According to the limiter circuit of claim 2, the maximum value selector and the minimum value selector select either the input signal, its inverted signal, or the output of the first amplifier at a predetermined timing corresponding to its magnitude. Since this is done, the desired input / output characteristics can be reliably realized with a simple configuration.
第１図は本考案のリミッタ回路の一実施例の構成を示す
ブロック図、第２図は本考案の目的とするリミッタ回路
の入出力特性図、第３図（ａ），（ｂ）は第１図におけ
るスライサ回路の一実施例の構成を示すブロック図とそ
の入出力特性図、第４図（ａ），（ｂ）は第１図におけ
る最大値セレクタ及び最小値セレクタの一実施例の構成
を示す回路図、第５図（ａ）乃至（ｊ）は第１図の各点
における入出力特性図、第６図（ａ），（ｂ）は本考案
のリミッタ回路の応用例の構成を示すブロック図とその
入出力特性図、第７図（ａ），（ｂ）は従来のリミッタ
回路一例の構成を示す回路図とその入出力特性図、第８
図はリミッタ回路をビデオ信号のノイズ除去回路に応用
した実施例の構成を示すブロック図、第９図及び第10図
は第８図の各点における波形図である。 ４……スライサ回路、５……第１の増幅器、６……第２
の増幅器、7,8,9……最小値セレクタ、10,11,12……最
大値セレクタ。FIG. 1 is a block diagram showing the configuration of an embodiment of the limiter circuit of the present invention, FIG. 2 is an input / output characteristic diagram of the limiter circuit of the present invention, and FIGS. 3 (a) and 3 (b) are 1 is a block diagram showing the configuration of an embodiment of the slicer circuit in FIG. 1 and its input / output characteristic diagram. FIGS. 4 (a) and 4 (b) are the configurations of an embodiment of the maximum value selector and the minimum value selector in FIG. 5 (a) to 5 (j) are input / output characteristic diagrams at each point in FIG. 1, and FIGS. 6 (a) and 6 (b) are configurations of application examples of the limiter circuit of the present invention. 7 is a block diagram and its input / output characteristic diagram. FIGS. 7 (a) and 7 (b) are circuit diagrams showing the configuration of an example of a conventional limiter circuit and its input / output characteristic diagram, FIG.
FIG. 9 is a block diagram showing the configuration of an embodiment in which the limiter circuit is applied to a noise removal circuit for video signals, and FIGS. 9 and 10 are waveform diagrams at respective points in FIG. 4 ... Slicer circuit, 5 ... First amplifier, 6 ... Second
Amplifier, 7,8,9 ... minimum value selector, 10,11,12 ... maximum value selector.
Claims (2)
レベルを超えるとき、出力を０レベルとし、前記入力信
号レベルの絶対値が、前記第１の絶対値レベルより低い
レベルである第２の絶対値レベルを超えるとき、入力信
号の振幅を制限して出力するリミッタ回路であって、 前記入力信号レベルの絶対値が、前記第２の絶対値レベ
ルを超えないとき０レベルとなり、前記入力信号レベル
の絶対値が、前記第２の絶対値レベルを超えるとき、前
記第２の絶対値レベルを超えた分だけのレベルを出力す
るスライサ回路と、 前記スライサ回路の出力を充分大きなゲインで反転増幅
する第１の増幅器と、 前記入力信号をゲイン１で反転増幅する第２の増幅器
と、 前記入力信号と、前記第１の増幅器の出力と、前記第２
の増幅器の出力とが供給される信号選択装置とを備え、 前記信号選択装置は、前記入力信号レベルの絶対値が前
記第１の絶対値レベルを超えるとき、前記入力信号と前
記第２の増幅器の出力とを加算した信号を、 前記入力信号レベルの絶対値が前記第１の絶対値レベル
以下でかつ前記第２の絶対値レベルを超えるとき、前記
入力信号と前記第１の増幅器の出力とを加算した信号
を、 前記入力信号レベルの絶対値が前記第２の絶対値レベル
以下のとき前記入力信号を、夫々選択的に出力すること
を特徴とするリミッタ回路。1. When the absolute value of the input signal level exceeds a first absolute value level, the output is set to 0 level, and the absolute value of the input signal level is a level lower than the first absolute value level. A limiter circuit for limiting and outputting the amplitude of an input signal when exceeding a second absolute value level, wherein the limiter circuit becomes 0 level when the absolute value of the input signal level does not exceed the second absolute value level, A slicer circuit that outputs a level only when the absolute value of the input signal level exceeds the second absolute value level; and an output of the slicer circuit has a sufficiently large gain. A first amplifier for inverting and amplifying the input signal, a second amplifier for inverting and amplifying the input signal with a gain of 1, the input signal, an output of the first amplifier, and the second
And a signal selection device to which the output of the amplifier is supplied, the signal selection device including the input signal and the second amplifier when the absolute value of the input signal level exceeds the first absolute value level. When the absolute value of the input signal level is less than or equal to the first absolute value level and exceeds the second absolute value level, the input signal and the output of the first amplifier are added. A limiter circuit which selectively outputs the signals obtained by adding the input signals when the absolute value of the input signal level is equal to or lower than the second absolute value level.
第２の増幅器出力のうちレベルの大なる信号を選択的に
出力する第１の最大値セレクタと、 前記入力信号と前記第１の増幅器出力のうちレベルの大
なる信号を選択的に出力する第２の最大値セレクタと、 前記入力信号と前記第２の増幅器出力のうちレベルの小
なる信号を選択に出力する第１の最小値セレクタと、 前記入力信号と前記第１の増幅器の出力のうちレベルの
小なる信号を選択的に出力する第２の最小値セレクタ
と、 前記第１及び第２の最大値セレクタの出力のうちレベル
の小なる信号と、前記第１及び第２の最小値セレクタの
出力のうちレベルの大なる信号とを加算する加算器とを
備えることを特徴とする請求項１記載のリミッタ回路。2. The signal selection device includes a first maximum value selector that selectively outputs a signal having a higher level among the input signal and the output of the second amplifier, the input signal and the first maximum value selector. A second maximum value selector for selectively outputting a signal of a higher level among the amplifier outputs, and a first minimum value for selectively outputting a signal of a lower level of the input signal and the second amplifier output A selector; a second minimum value selector for selectively outputting a signal having a smaller level among the input signal and the output of the first amplifier; and a level of the outputs of the first and second maximum value selectors 2. The limiter circuit according to claim 1, further comprising: an adder that adds a signal having a smaller level of the signal and a signal having a higher level among the outputs of the first and second minimum value selectors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842089U JPH0722905Y2 (en) | 1989-11-28 | 1989-11-28 | Limiter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13842089U JPH0722905Y2 (en) | 1989-11-28 | 1989-11-28 | Limiter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377522U JPH0377522U (en) | 1991-08-05 |
| JPH0722905Y2 true JPH0722905Y2 (en) | 1995-05-24 |
Family
ID=31685520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13842089U Expired - Lifetime JPH0722905Y2 (en) | 1989-11-28 | 1989-11-28 | Limiter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722905Y2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197525A (en) * | 2005-01-11 | 2006-07-27 | Kenichi Oshima | Amplitude limit circuit |
| JP2006197580A (en) * | 2005-12-28 | 2006-07-27 | Kenichi Oshima | Sound signal amplitude limiter |
-
1989
- 1989-11-28 JP JP13842089U patent/JPH0722905Y2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197525A (en) * | 2005-01-11 | 2006-07-27 | Kenichi Oshima | Amplitude limit circuit |
| JP2006197580A (en) * | 2005-12-28 | 2006-07-27 | Kenichi Oshima | Sound signal amplitude limiter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377522U (en) | 1991-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0722905Y2 (en) | Limiter circuit | |
| US4164758A (en) | Noise suppression apparatus | |
| JPS6032367B2 (en) | switch circuit | |
| KR900005600B1 (en) | Luminance signal amplification circuit | |
| JP2626193B2 (en) | FM demodulator | |
| JPH0376058A (en) | magnetic data reproducing circuit | |
| JP2844664B2 (en) | Differential amplifier circuit | |
| KR910000541Y1 (en) | Noise pulse cancellation circuit of video signal | |
| JP2545775Y2 (en) | Reproduction characteristic switching circuit | |
| KR910010066B1 (en) | Non - linear emphasis circuit | |
| JPS6284607A (en) | Amplifier circuit | |
| KR800001108B1 (en) | Amplifier | |
| JPS6372230A (en) | Light reception circuit | |
| JP2831718B2 (en) | Voltage follower circuit | |
| JPS6029222Y2 (en) | amplifier | |
| JP2651865B2 (en) | Nonlinear signal compression circuit | |
| JPH0515525U (en) | Power Amplifier | |
| JP2531789B2 (en) | White dark clip circuit | |
| JPS6231523B2 (en) | ||
| JPS5917905B2 (en) | FM receiver | |
| JPH0284885A (en) | Noise removing circuit to video outline emphasizing signal | |
| JPH0453065Y2 (en) | ||
| JPS6019378Y2 (en) | Clip circuit for video signal transmission | |
| JPH0528814Y2 (en) | ||
| JPS59107611A (en) | Amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |