JPH0722921A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH0722921A JPH0722921A JP16371893A JP16371893A JPH0722921A JP H0722921 A JPH0722921 A JP H0722921A JP 16371893 A JP16371893 A JP 16371893A JP 16371893 A JP16371893 A JP 16371893A JP H0722921 A JPH0722921 A JP H0722921A
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- JP
- Japan
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- delay circuit
- inverter
- circuit
- inverters
- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 230000010354 integration Effects 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】縦続接続される複数のインバータにより形成さ
れ半導体集積回路の遅延回路の占有面積を圧縮して、当
該半導体集積回路の集積度を改善する。 【構成】本発明の遅延回路は、複数のインバータ１１、
１２、１４および１６を縦続接続して形成される半導体
集積回路による遅延回路において、前記複数のインバー
タに含まれる特定のインバータ１２および１４の入出力
間にそれぞれ個別に接続され、帰還作用を呈する容量１
３および１５とを備えて構成されており、これらの容量
１３および１５による帰還作用により、各段の遅延時間
が増大してインバータの段数が低減され、且つ所要容量
値の総和が削減されることにより、遅延回路の占有面積
が圧縮され、半導体集積回路の集積度が改善される。
れ半導体集積回路の遅延回路の占有面積を圧縮して、当
該半導体集積回路の集積度を改善する。 【構成】本発明の遅延回路は、複数のインバータ１１、
１２、１４および１６を縦続接続して形成される半導体
集積回路による遅延回路において、前記複数のインバー
タに含まれる特定のインバータ１２および１４の入出力
間にそれぞれ個別に接続され、帰還作用を呈する容量１
３および１５とを備えて構成されており、これらの容量
１３および１５による帰還作用により、各段の遅延時間
が増大してインバータの段数が低減され、且つ所要容量
値の総和が削減されることにより、遅延回路の占有面積
が圧縮され、半導体集積回路の集積度が改善される。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特に半
導体集積回路において用いられる遅延回路に関する。
導体集積回路において用いられる遅延回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路において用いられ
る遅延回路としては、図２（ａ）に示されるように、イ
ンバータ２１、２３、２５および２７と、容量２２、２
４および２６とを備えて構成されているものが多い。図
２（ａ）において、インバータとしてＣＭＯＳインバー
タが用いられている場合には、当該インバータは、図２
（ｂ）に示されるように、電源電圧ＶDDに対応して、Ｐ
ＭＯＳトランジスタ２８およびＮＭＯＳトランジスタ２
９により形成されており、電源電圧ＶDD＝５Ｖの場合、
インバータに対する入力電圧が０Ｖの時には、ＰＭＯＳ
トランジスタ２８がオンし、ＮＭＯＳトランジスタ２９
がオフとなって、インバータの出力端に接続される容量
に対する充電が行われ、最終的に電源電圧に等しい電圧
ＶDD＝５Ｖに到達する。またインバータに対する入力電
圧が５Ｖの時には、ＰＭＯＳトランジスタ２８がオフ
し、ＮＭＯＳトランジスタ２９がオンとなって、インバ
ータの出力端に接続される容量の電荷が放電され、その
端子電圧は０電位となる。このように、それぞれインバ
ータ２１、２３および２５の出力端に接続される容量２
２、２４および２６における充電時間ならびに放電時間
による伝達遅延作用を利用して、遅延回路としての機能
が得られている。
る遅延回路としては、図２（ａ）に示されるように、イ
ンバータ２１、２３、２５および２７と、容量２２、２
４および２６とを備えて構成されているものが多い。図
２（ａ）において、インバータとしてＣＭＯＳインバー
タが用いられている場合には、当該インバータは、図２
（ｂ）に示されるように、電源電圧ＶDDに対応して、Ｐ
ＭＯＳトランジスタ２８およびＮＭＯＳトランジスタ２
９により形成されており、電源電圧ＶDD＝５Ｖの場合、
インバータに対する入力電圧が０Ｖの時には、ＰＭＯＳ
トランジスタ２８がオンし、ＮＭＯＳトランジスタ２９
がオフとなって、インバータの出力端に接続される容量
に対する充電が行われ、最終的に電源電圧に等しい電圧
ＶDD＝５Ｖに到達する。またインバータに対する入力電
圧が５Ｖの時には、ＰＭＯＳトランジスタ２８がオフ
し、ＮＭＯＳトランジスタ２９がオンとなって、インバ
ータの出力端に接続される容量の電荷が放電され、その
端子電圧は０電位となる。このように、それぞれインバ
ータ２１、２３および２５の出力端に接続される容量２
２、２４および２６における充電時間ならびに放電時間
による伝達遅延作用を利用して、遅延回路としての機能
が得られている。
【０００３】このようにして構成される遅延回路におい
ては、所要の遅延時間を得るためには、インバータと容
量との接続段数を適度に多くして設定することが必要と
なるが、この段数を低減するために、各インバータに接
続される容量値を大きくすることにより、各段における
遅延時間を大きくする方法が行われる。図２（ｃ）は、
図２（ａ）に示される４段の遅延回路における各段の信
号波形を示す図であり、図２（ａ）における入力信号２
０１、節点Ｎ1 、節点Ｎ2 、節点Ｎ3 および出力信号２
０２の各信号波形が明示されている。この従来例におい
ては、使用されている各容量値の総和は１５ｐＦであ
り、遅延回路総合として７．４ｎｓ前後の遅延時間が得
られている。
ては、所要の遅延時間を得るためには、インバータと容
量との接続段数を適度に多くして設定することが必要と
なるが、この段数を低減するために、各インバータに接
続される容量値を大きくすることにより、各段における
遅延時間を大きくする方法が行われる。図２（ｃ）は、
図２（ａ）に示される４段の遅延回路における各段の信
号波形を示す図であり、図２（ａ）における入力信号２
０１、節点Ｎ1 、節点Ｎ2 、節点Ｎ3 および出力信号２
０２の各信号波形が明示されている。この従来例におい
ては、使用されている各容量値の総和は１５ｐＦであ
り、遅延回路総合として７．４ｎｓ前後の遅延時間が得
られている。
【０００４】
【発明が解決しようとする課題】上述した従来の遅延回
路においては、必要な遅延時間を得るためには、インバ
ータの段数を増すか、または各インバータの出力側に負
荷される容量値を増大させるかの何れかの方法をとるこ
とが必要となるが、これらの何れの方法をとるにして
も、結果的に、遅延回路を形成する半導体集積回路の占
有面積を増大させ、当該半導体集積回路の集積度を劣化
させるという欠点がある。
路においては、必要な遅延時間を得るためには、インバ
ータの段数を増すか、または各インバータの出力側に負
荷される容量値を増大させるかの何れかの方法をとるこ
とが必要となるが、これらの何れの方法をとるにして
も、結果的に、遅延回路を形成する半導体集積回路の占
有面積を増大させ、当該半導体集積回路の集積度を劣化
させるという欠点がある。
【０００５】
【課題を解決するための手段】本発明の遅延回路は、複
数のインバータを縦続接続して形成される半導体集積回
路による遅延回路において、前記複数のインバータに含
まれる特定のインバータの入出力間にそれぞれ個別に接
続され、当該インバータに対してそれぞれ個別に帰還作
用を呈する容量を備えることを特徴としている。
数のインバータを縦続接続して形成される半導体集積回
路による遅延回路において、前記複数のインバータに含
まれる特定のインバータの入出力間にそれぞれ個別に接
続され、当該インバータに対してそれぞれ個別に帰還作
用を呈する容量を備えることを特徴としている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）は本発明の一実施例を示すブロ
ック図である。図１（ａ）に示されるように、本実施例
は、インバータ１１、１２、１４および１６と、容量１
３および１５とを備えて構成されている。本実施例と前
述の従来例との相違点は、図２（ａ）の従来例との対比
により明らかなように、本実施例においては、容量１３
は、インバータ１１の出力端に位置する節点Ｎ1 と、イ
ンバータ１２の出力端に位置する節点Ｎ2 との間に接続
され、また、容量１５が、インバータ１２の出力端に位
置する節点Ｎ2 と、インバータ１４の出力端に位置する
節点Ｎ3 との間に接続されており、従来例におけるよう
に、各節点において各容量が個別に接地点に接続されて
はいないことである。これらの容量１３および１５は、
それぞれインバータ１２およびインバータ１４において
帰還回路としての機能を有しており、この容量による帰
還作用により、インバータ１２およびインバータ１４に
おける各段の遅延時間は増大される。
ック図である。図１（ａ）に示されるように、本実施例
は、インバータ１１、１２、１４および１６と、容量１
３および１５とを備えて構成されている。本実施例と前
述の従来例との相違点は、図２（ａ）の従来例との対比
により明らかなように、本実施例においては、容量１３
は、インバータ１１の出力端に位置する節点Ｎ1 と、イ
ンバータ１２の出力端に位置する節点Ｎ2 との間に接続
され、また、容量１５が、インバータ１２の出力端に位
置する節点Ｎ2 と、インバータ１４の出力端に位置する
節点Ｎ3 との間に接続されており、従来例におけるよう
に、各節点において各容量が個別に接地点に接続されて
はいないことである。これらの容量１３および１５は、
それぞれインバータ１２およびインバータ１４において
帰還回路としての機能を有しており、この容量による帰
還作用により、インバータ１２およびインバータ１４に
おける各段の遅延時間は増大される。
【０００８】図１（ｂ）は、図１（ａ）に示される４段
の遅延回路における各段の信号波形を示す図であり、図
１（ａ）における入力信号１０１、節点Ｎ1 、節点
Ｎ2 、節点Ｎ3 および出力信号１０２の各信号波形が明
示されている。本実施例においては、容量１３および１
５を含む容量値の総和は１０ｐＦであり、遅延回路総合
として１２・５ｎｓ前後の遅延時間が得られている。従
って、本実施例においては、前述の従来例に対比して、
容量値の総和が１５ｐＦから１０ｐＦに減殺されること
に加えて、なお且つ遅延時間が７．４ｎｓから１０．５
ｎｓに増大されるという大きな効果が得られている。
の遅延回路における各段の信号波形を示す図であり、図
１（ａ）における入力信号１０１、節点Ｎ1 、節点
Ｎ2 、節点Ｎ3 および出力信号１０２の各信号波形が明
示されている。本実施例においては、容量１３および１
５を含む容量値の総和は１０ｐＦであり、遅延回路総合
として１２・５ｎｓ前後の遅延時間が得られている。従
って、本実施例においては、前述の従来例に対比して、
容量値の総和が１５ｐＦから１０ｐＦに減殺されること
に加えて、なお且つ遅延時間が７．４ｎｓから１０．５
ｎｓに増大されるという大きな効果が得られている。
【０００９】
【発明の効果】以上説明したように、本発明は、各段の
インバータの入出力間に、帰還作用を有する容量を接続
することにより、１段当りの遅延時間を増大することが
可能となり、且つ所要の容量値の総和を削減することが
できるため、半導体集積回路における占有面積が有効に
圧縮され、当該半導体集積回路の集積度を改善すること
ができるという効果がある。
インバータの入出力間に、帰還作用を有する容量を接続
することにより、１段当りの遅延時間を増大することが
可能となり、且つ所要の容量値の総和を削減することが
できるため、半導体集積回路における占有面積が有効に
圧縮され、当該半導体集積回路の集積度を改善すること
ができるという効果がある。
【図１】本発明の一実施例を示すブロック図および各部
の信号波形図である。
の信号波形図である。
【図２】従来例を示すブロック図および各部の信号波形
図である。
図である。
１１、１２、１４、１６、２１、２３、２５、２７
インバータ １３、１５、２２、２４、２６ 容量 ２８ ＰＭＯＳトランジスタ ２９ ＮＭＯＳトランジスタ
インバータ １３、１５、２２、２４、２６ 容量 ２８ ＰＭＯＳトランジスタ ２９ ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】 複数のインバータを縦続接続して形成さ
れる半導体集積回路による遅延回路において、 前記複数のインバータに含まれる特定のインバータの入
出力間にそれぞれ個別に接続され、当該インバータに対
してそれぞれ個別に帰還作用を呈する容量を備えること
を特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371893A JPH0722921A (ja) | 1993-07-02 | 1993-07-02 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371893A JPH0722921A (ja) | 1993-07-02 | 1993-07-02 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722921A true JPH0722921A (ja) | 1995-01-24 |
Family
ID=15779335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16371893A Pending JPH0722921A (ja) | 1993-07-02 | 1993-07-02 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7872491B2 (en) | 2007-12-14 | 2011-01-18 | Seiko Epson Corporation | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, and electronic instrument |
-
1993
- 1993-07-02 JP JP16371893A patent/JPH0722921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7872491B2 (en) | 2007-12-14 | 2011-01-18 | Seiko Epson Corporation | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, and electronic instrument |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990216 |