JPH02146815A - 半導体集積回路の入力回路 - Google Patents
半導体集積回路の入力回路Info
- Publication number
- JPH02146815A JPH02146815A JP63301427A JP30142788A JPH02146815A JP H02146815 A JPH02146815 A JP H02146815A JP 63301427 A JP63301427 A JP 63301427A JP 30142788 A JP30142788 A JP 30142788A JP H02146815 A JPH02146815 A JP H02146815A
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- JP
- Japan
- Prior art keywords
- inverter
- circuit
- input
- inverters
- semiconductor integrated
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路の入力回路に関するものであ
る。
る。
第３図は従来の半導体集積回路の入力回路のブロック図
で、入力回路は外部端子（１３、インバータ［１３、お
よび内部回路１１４１から成っている。第４図は第３図
の外部端子ｕｚに入る電気信号の波形図である。外部端
子（Ｉ７Ｊから入った電気信号０９はインバータα３の
持つしきい値によりＢ又は乙の出力に変換され、内部回
路α滲へ出力される。第４図はこの様子を示しておジ、
仮にインバータ０のしきい値をＱ、 ５ ＶＤＤとする
と、入力信号α９がインバータ０のしきい値であるＱ、
５ ＶＤＤより大きいとき、インバータ０はＨを出力
し、しきい値より小さいとき、インバータｌ１３ｔｌｉ
Ｌを出力する。
で、入力回路は外部端子（１３、インバータ［１３、お
よび内部回路１１４１から成っている。第４図は第３図
の外部端子ｕｚに入る電気信号の波形図である。外部端
子（Ｉ７Ｊから入った電気信号０９はインバータα３の
持つしきい値によりＢ又は乙の出力に変換され、内部回
路α滲へ出力される。第４図はこの様子を示しておジ、
仮にインバータ０のしきい値をＱ、 ５ ＶＤＤとする
と、入力信号α９がインバータ０のしきい値であるＱ、
５ ＶＤＤより大きいとき、インバータ０はＨを出力
し、しきい値より小さいとき、インバータｌ１３ｔｌｉ
Ｌを出力する。
次に従来の例としてＯＲを用いたリセット回路の動作に
ついて説明する。コンデンサＣに充電された電荷バイパ
スコンデンサなどのために電池交換の際に放電し切らな
いものとする。そのときのＯＲコンデンサの端子電圧が
リセット回路のしきい値電圧より高いと、電池交換をし
たにもかかわらずリセット信号の発生が行なわれない。
ついて説明する。コンデンサＣに充電された電荷バイパ
スコンデンサなどのために電池交換の際に放電し切らな
いものとする。そのときのＯＲコンデンサの端子電圧が
リセット回路のしきい値電圧より高いと、電池交換をし
たにもかかわらずリセット信号の発生が行なわれない。
逆に。
しきい値電圧が高いとバッテリバックアップなどのアプ
リケーションでは電圧の低くなったバッテリから商用電
源による電源（一般にバックアップ用バッテリの電圧よ
りも高い）に切換わるとき。
リケーションでは電圧の低くなったバッテリから商用電
源による電源（一般にバックアップ用バッテリの電圧よ
りも高い）に切換わるとき。
リセットがかかつてしまう。
従来のインバータは以上のように構成されていたので、
インバータのしきい値を変更したい場合インバータのし
きい値は固定されているため変更することができないと
いう課題があった。
インバータのしきい値を変更したい場合インバータのし
きい値は固定されているため変更することができないと
いう課題があった。
この発明は上記のような課題を解決するためになされた
もので、それぞれしきい値の異なるインバータを複数個
使用することによってインバータのしきい値の変更を可
能とすることを目的とする。
もので、それぞれしきい値の異なるインバータを複数個
使用することによってインバータのしきい値の変更を可
能とすることを目的とする。
この発明に係る半導体集積回路の入力回路はそれぞれし
きい値の異なるインバータを複数個用いて、その出力を
切換える選択回路を設けたものである。
きい値の異なるインバータを複数個用いて、その出力を
切換える選択回路を設けたものである。
この発明に係る半導体集積回路の入力回路はそれぞれし
きい値の異なる複数個のインバータを切換えるようにし
たので、インバータのしきい値を任意に変更することが
できる。
きい値の異なる複数個のインバータを切換えるようにし
たので、インバータのしきい値を任意に変更することが
できる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の半導体集積回路の入力回路の
ブロック図を示す。入力回路の構成は外部端子（１）、
それぞれしきい値の違うインバータ群（２）（図の場合
は３個のインバータ（インバータ１ （８１、インバー
タ２（４）、インバータ３ （５） ）使用している。
図はこの発明の一実施例の半導体集積回路の入力回路の
ブロック図を示す。入力回路の構成は外部端子（１）、
それぞれしきい値の違うインバータ群（２）（図の場合
は３個のインバータ（インバータ１ （８１、インバー
タ２（４）、インバータ３ （５） ）使用している。
）このインバータ群（２）の出力を切換える選択回路（
６）及びその出力を受ける内部回路（γ）から成る。第
２図は第１図の外部端子（１）に入力された電気信号（
８）とその入力された電気信号に対する各インバータの
出力（９）、α〔及びαυの波形図を示している。
６）及びその出力を受ける内部回路（γ）から成る。第
２図は第１図の外部端子（１）に入力された電気信号（
８）とその入力された電気信号に対する各インバータの
出力（９）、α〔及びαυの波形図を示している。
第１図において、インバータ１（８）の出力を選択回路
（６）により選択した場合、第２図（９）の出力が得ら
れる。これはインバータ１（８）はしきい値が０．５ｖ
ＤＤであるため、入力信号が０．５ｖＤＤよシ大きいと
きＨを出力して、０．５ ＶＤＤよシ小さいときＬを出
力しているためである。同様な理由でしきい値がＱ、
４ Ｖｏｏであるインバータ２（４）を選択した場合は
第２図（至）の出力が得られ、しきい値がＱ、 ３ Ｖ
ｏ。
（６）により選択した場合、第２図（９）の出力が得ら
れる。これはインバータ１（８）はしきい値が０．５ｖ
ＤＤであるため、入力信号が０．５ｖＤＤよシ大きいと
きＨを出力して、０．５ ＶＤＤよシ小さいときＬを出
力しているためである。同様な理由でしきい値がＱ、
４ Ｖｏｏであるインバータ２（４）を選択した場合は
第２図（至）の出力が得られ、しきい値がＱ、 ３ Ｖ
ｏ。
であるインバータ３（６）を選択した場合は第２図０υ
の出力が得られる。
の出力が得られる。
選択回路（６）には第１図のようにトランスミッション
ゲートを用いたものなどがある。そしてこの実施例では
トランスミッションゲートの選択信号Ｓ！、 ８２ 、
Ｓｇによってインバータの出力を選択できる。
ゲートを用いたものなどがある。そしてこの実施例では
トランスミッションゲートの選択信号Ｓ！、 ８２ 、
Ｓｇによってインバータの出力を選択できる。
以上のようにこの発明によればそれぞれしきい値の違う
インパータを複数個設け、その出力の切換えを可能とす
ることによりインバータのしきい値を任意に変更するこ
とができる。
インパータを複数個設け、その出力の切換えを可能とす
ることによりインバータのしきい値を任意に変更するこ
とができる。
第１図はこの発明の一実施例を示す半導体集積回路の入
力回路のブロック図、第２図は第１図の入力信号と出力
信号の関係を示す波形図、第３図は従来の半導体集積回
路の入力回路のブロック図、第４図は第１図の入力信号
と出力信号の関係を示す波形図である。 図において、（１）は外部端子、（２）はインバータ群
、（８）（４）（６）はインバータ、（６）は選択回路
、（７）は内部回路を示す。 ４；４〕ハ゛−′ｉ；ｌ 第１図 第３図 ２１発明の名称 半導体集積回路の入力回路 ３、補正をする者 代表者 志 岐 守 哉 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書の第２頁第８行から第９行に「充電された
電荷バイパスコンデンサ」とあるのを「充電された電荷
がバイパスコンデンサ」に訂正する。 以上
力回路のブロック図、第２図は第１図の入力信号と出力
信号の関係を示す波形図、第３図は従来の半導体集積回
路の入力回路のブロック図、第４図は第１図の入力信号
と出力信号の関係を示す波形図である。 図において、（１）は外部端子、（２）はインバータ群
、（８）（４）（６）はインバータ、（６）は選択回路
、（７）は内部回路を示す。 ４；４〕ハ゛−′ｉ；ｌ 第１図 第３図 ２１発明の名称 半導体集積回路の入力回路 ３、補正をする者 代表者 志 岐 守 哉 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書の第２頁第８行から第９行に「充電された
電荷バイパスコンデンサ」とあるのを「充電された電荷
がバイパスコンデンサ」に訂正する。 以上
Claims (1)
- 半導体集積回路の入力回路において、外部端子より入る
電気信号に対しそれぞれしきい値の異なる複数のインバ
ータと、このインバータの入力又は出力を選択できる選
択回路とを備えたことを特徴とする半導体集積回路の入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301427A JPH02146815A (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301427A JPH02146815A (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146815A true JPH02146815A (ja) | 1990-06-06 |
Family
ID=17896750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301427A Pending JPH02146815A (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146815A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525840U (ja) * | 1991-09-12 | 1993-04-02 | 日本電気株式会社 | 集積回路の入力回路 |
| WO1998047230A1 (en) * | 1997-04-11 | 1998-10-22 | Xilinx, Inc. | Input/output buffer supporting multiple i/o standards |
| US5877632A (en) * | 1997-04-11 | 1999-03-02 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US5991908A (en) * | 1997-09-29 | 1999-11-23 | Xilinx, Inc. | Boundary scan chain with dedicated programmable routing |
| US6071314A (en) * | 1997-09-29 | 2000-06-06 | Xilinx, Inc. | Programmable I/O cell with dual boundary scan |
| US6120551A (en) * | 1997-09-29 | 2000-09-19 | Xilinx, Inc. | Hardwire logic device emulating an FPGA |
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
| US6625788B1 (en) | 1998-06-26 | 2003-09-23 | Xilinx, Inc. | Method for verifying timing in a hard-wired IC device modeled from an FPGA |
| US7345567B2 (en) | 2004-12-02 | 2008-03-18 | Fdk Corporation | Inverter transformer |
| JP2010057068A (ja) * | 2008-08-29 | 2010-03-11 | Kyocera Kinseki Corp | 発振器 |
-
1988
- 1988-11-28 JP JP63301427A patent/JPH02146815A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525840U (ja) * | 1991-09-12 | 1993-04-02 | 日本電気株式会社 | 集積回路の入力回路 |
| WO1998047230A1 (en) * | 1997-04-11 | 1998-10-22 | Xilinx, Inc. | Input/output buffer supporting multiple i/o standards |
| US5877632A (en) * | 1997-04-11 | 1999-03-02 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US5958026A (en) * | 1997-04-11 | 1999-09-28 | Xilinx, Inc. | Input/output buffer supporting multiple I/O standards |
| US6448809B2 (en) | 1997-04-11 | 2002-09-10 | Xilinx, Inc. | FPGA with a plurality of input reference voltage levels |
| US6049227A (en) * | 1997-04-11 | 2000-04-11 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US6294930B1 (en) | 1997-04-11 | 2001-09-25 | Xilinx, Inc. | FPGA with a plurality of input reference voltage levels |
| US6204691B1 (en) | 1997-04-11 | 2001-03-20 | Xilinx, Inc. | FPGA with a plurality of input reference voltage levels grouped into sets |
| US6134517A (en) * | 1997-09-29 | 2000-10-17 | Xilinx, Inc. | Method of implementing a boundary scan chain |
| US6120551A (en) * | 1997-09-29 | 2000-09-19 | Xilinx, Inc. | Hardwire logic device emulating an FPGA |
| US6226779B1 (en) | 1997-09-29 | 2001-05-01 | Xilinx, Inc. | Programmable IC with gate array core and boundary scan capability |
| US6071314A (en) * | 1997-09-29 | 2000-06-06 | Xilinx, Inc. | Programmable I/O cell with dual boundary scan |
| US6353921B1 (en) | 1997-09-29 | 2002-03-05 | Xilinx, Inc. | Hardwire logic device emulating any of two or more FPGAs |
| US5991908A (en) * | 1997-09-29 | 1999-11-23 | Xilinx, Inc. | Boundary scan chain with dedicated programmable routing |
| US6625788B1 (en) | 1998-06-26 | 2003-09-23 | Xilinx, Inc. | Method for verifying timing in a hard-wired IC device modeled from an FPGA |
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
| US7345567B2 (en) | 2004-12-02 | 2008-03-18 | Fdk Corporation | Inverter transformer |
| JP2010057068A (ja) * | 2008-08-29 | 2010-03-11 | Kyocera Kinseki Corp | 発振器 |
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