JPH0722937Y2 - 画像信号記憶回路 - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、アナログ画像信号をディジタル信号化して記
憶させることのできる画像信号記憶回路に関するもので
ある。

〔従来技術〕

従来より、一般に、画像信号記憶回路は、入力されたア
ナログ画像信号と、画像信号記憶回路内部にて作られた
サンプリングクロック信号とをアナログ／ディジタル変
換器に入力して、このアナログ画像信号をディジタル信
号化し、このディジタル信号をメモリ回路のメモリに記
憶させるという基本構造をなしている。そして、上記サ
ンプリングクロック信号は、特定の周波数に固定された
もののみが用いられていた。

ところが、上記従来のように、サンプリングクロック信
号が特定の周波数に固定されたもののみ用いて、画像の
拡大或いは縮小が実現されるように画像処理を行う場合
には、特別なソフトウェア或いは演算回路等のハードウ
ェアを用いて行わなければならない。このため、従来の
画像信号記憶回路では、これらの特別なソフトウェア或
いは演算回路等のハードウェアを介することから、拡大
或いは縮小された画像信号を即時的に上記メモリに記憶
させることができないという欠点を有していた。

〔考案の目的〕

本考案は、上記従来の問題点を考慮してなされたもので
あって、アナログ画像信号を拡大或いは縮小するような
サンプリングでディジタル化して即時的にメモリ回路に
記憶するとともに、拡大或いは縮小画面を最適な部分で
表示しうるようにディジタル画像信号をメモリ回路に記
憶させるタイミングを制御することができる画像信号記
憶回路の提供を目的とするものである。

〔考案の構成〕

本考案に係る画像信号記憶回路は、上記の目的を達成す
るために、アナログ画像信号をディジタル化するアナロ
グ／ディジタル変換器が設けられ、このディジタル化さ
れた画像信号を水平映像期間当たり一定のデータ数でメ
モリ回路によって記憶することができる画像信号記憶回
路において、アナログ／ディジタル変換器にてアナログ
画像信号をサンプリングするためのクロック信号を常時
発生するとともにそのクロック信号の周波数を変更でき
るクロック周波数変換回路が設けられ、且つ、このクロ
ック信号の周波数の変更に応じて、サンプルされたディ
ジタル画像信号をメモリ回路へ記憶させるための、水平
映像期間における記憶開始時期を変更できるメモリ記憶
開始信号発生回路を設けて、アナログ画像信号を拡大或
いは縮小して、即時的にメモリに記憶することができる
ように構成したことを特徴とする。

〔実施例〕

本考案の一実施例を第１図及び第２図に基づいて説明す
れば、以下の通りである。

画像信号記憶回路は、記憶する画像信号としてテレビジ
ョン映像信号であるアナログ画像信号を用い、512×458
画素のメモリ回路11を有するものである。画像信号記憶
回路には、第１図に示すように、CR発振器１と、発振器
回路（以下、OSC回路と称す）２と、中央処理装置（以
下、CPUと称す）４と、カウンタ回路５と、ラッチ回路
７と、比較器８と、位相比較回路９とから成るクロック
周波数変換回路３が設けられている。CR発振器１にて発
振させて作られたクロック信号が入力されるように、CR
発振器１にCPU4が接続されて設けられている。OSC回路
２にてクロック信号ｆが作られ、このクロック信号ｆが
入力されるようにカウンタ回路５とアナログ／ディジタ
ル変換器６とがOSC回路２に設けられている。CPU4に
は、CR発振器１から出力される上記クロック信号のＨレ
ベル期間をソフトウェアによりカウントし、このカウン
トによるデータをラッチできるように、ラッチ回路７が
接続されている。このラッチ回路７を介して出力される
CPU4からのデータと、カウンタ回路５によってクロック
信号ｆを分周した分周出力とを入力して比較する比較器
８が、ラッチ回路７とカウンタ回路５とに接続されて設
けられている。そして、この比較器８からの一致出力
と、テレビジョン画像信号の水平同期信号の立ち下がり
とを位相比較するために、位相比較回路９が比較器８に
接続されている。位相比較回路９からの出力信号である
周波数制御信号がOSC回路２の発振周波数を制御するよ
うに、位相比較回路９にOSC回路２が接続されている。
さらに、CR発振器１の出力に応じてCPU4にてカウントし
て出力されたカウンタデータと水平同期信号とがタイミ
ング回路10に入力されるように、CPU4にタイミング回路
10が接続されている。なお、CR発振器１と、CPU4と、タ
イミング回路10とにより、メモリ記憶開始信号発生回路
12が構成されている。そして、タイミング回路10から出
力されるメモリ記憶開始信号がメモリ回路11に入力さ
れ、アナログ／ディジタル変換器６から出力されるアナ
ログ画像信号をディジタル信号に変換したデータ信号が
メモリ回路11に入力されるように、メモリ回路11がタイ
ミング回路10及びアナログ／ディジタル変換器６に接続
されて設けられている。

上記の構成において、アナログ画像信号をメモリ回路11
に記憶させる際における、画像信号記憶回路内の信号の
動きを説明する。発振周波数を無段階に可変できるよう
に可変抵抗器Ｒが内部の発振回路中に設けられたCR発振
器１から出力されたクロック信号は、CPU4にてこのクロ
ック信号のＨレベル期間をソフトウェアによりカウント
される。このカウントされたカウント数を後述する分周
データとしてラッチ回路７へ送出して、解除されるまで
同じ分周データを出力し得るように、ラッチ回路７にて
ラッチしておく。OSC回路２では、後述する位相比較回
路９から出力してOSC回路２に入力される周波数制御信
号に応じて、基準となる周波数を有するクロック信号ｆ
が作られる。このクロック信号ｆは、カウンタ回路５に
入力されて、分周される。カウンタ回路５の分周出力
と、上記分周データとを、それぞれ、比較器８への入力
信号Ａ、Ｂとして比較器８へ入力する。この入力信号
Ａ、Ｂが一致した時に比較器８から出力される一致出力
信号と、水平同期信号とを位相比較回路９へ入力して、
この一致出力信号と水平同期信号の立ち下がりとの位相
比較する。この位相比較した結果の位相出力を周波数制
御信号として、OSC回路２へ入力する。この周波数制御
信号に基づいてOSC回路２では、出力信号であるクロッ
ク信号ｆの発振周波数を変更する。そして、最終的にこ
のクロック信号ｆは、CR発振器１から出力されるクロッ
ク信号に応じた周波数と成りアナログ画像信号をサンプ
ルするために、アナログ／ディジタル変換器６に入力さ
れるサンプリングクロック信号として水平同期信号とタ
イミングが合う状態にOSC回路２から出力される。上記
のことにより、CR発振器１の可変抵抗器Ｒの抵抗値を可
変すると、OSC回路２のクロック信号ｆ、即ちサンプリ
ングクロック信号の周波数も上記抵抗値に応じて可変さ
れる。アナログ／ディジタル変換器６は、入力されたサ
ンプリングクロック信号とアナログ画像信号とに基づい
て、アナログ画像信号をディジタル化して、メモリ回路
11へ送出されるディジタル信号を出力する。そして、CR
発振器１から出力されたクロック信号に応じてCPU4にて
カウントしたカウンタデータと、水平同期信号とを、タ
イミング回路10に入力させて、メモリ回路11が上記ディ
ジタル信号の記憶を開始するためのメモリ記憶開始信号
がこのタイミング回路10からメモリ回路11へ送出する。
第２図に示すように、一つの水平同期信号と次の水平同
期信号との期間において、上記メモリ記憶開始信号がメ
モリ回路11に入力された時点からディジタルデータの記
憶を開始する。そして、水平同期信号の立ち下がり時点
からメモリ回路へのディジタルデータの記憶を開始する
時点までの時間ｔは、CR発振器１から出力されるクロッ
ク信号に応じて自在に変わり得る。上記のことにより、
CR発振器１の可変抵抗Ｒの抵抗値を変えることは、サン
プリングクロック信号の周波数を変えることになる。具
体的には、例えば、CR発振器１の可変抵抗器Ｒの抵抗値
を大きくして、サンプリングクロック信号の周波数を小
さくすれば、アナログ画像信号は大まかにサンプルされ
るため、画像として縮小された形でメモリ回路11に記憶
されることになる。このとき、水平映像期間でアナログ
画像信号がサンプルされる広さが広がるので、一定数の
ディジタルデータをメモリ回路11に記憶させるには、水
平同期信号からすぐに記憶を開始させる必要がある。従
って、この場合は、時間ｔが短く設定される。逆に、可
変抵抗器Ｒの抵抗値を小さくして、サンプリングクロッ
ク信号の周波数を大きくすれば、アナログ画像信号は細
かくサンプルされるため、画像として拡大された形でメ
モリ回路11に記憶されることになる。このとき、サンプ
リング間隔が狭まって水平映像期間でアナログ画像信号
がサンプルされる広さが狭くなるので、上記の場合と同
様にｔが短いと、アナログ画像信号における水平映像期
間の前半部分しかサンプルできなくなることもある。従
って、一定数のディジタルデータを水平映像期間の中央
部分でメモリ回路11に記憶させるには、水平同期信号か
らある程度遅延して記憶を開始させる必要があり、この
場合は、時間ｔが長く設定される。ここで、このメモリ
回路11においては、512のディジタルデータを記憶する
と１ラインを終了するものである。また、縮小させる場
合も同様である。

〔考案の効果〕

本考案の画像信号記憶回路は、以上のように、アナログ
画像信号を水平映像期間当たり一定のデータ数でディジ
タル化するアナログ／ディジタル変換器が設けられ、こ
のディジタル化された画像信号をメモリ回路によって記
憶することができる画像信号記憶回路において、アナロ
グ／ディジタル変換器にてアナログ画像信号をサンプリ
ングするためのクロック信号を常時発生するとともにそ
のクロック信号の周波数を変更できるクロック周波数変
換回路が設けられ、且つ、このクロック信号の周波数の
変更に応じて、サンプルされたディジタル画像信号をメ
モリ回路へ記憶させるための、水平映像期間における記
憶開始時期を変更できるメモリ記憶開始信号発生回路を
設けた構成である。これにより、アナログ画像信号を拡
大或いは縮小してメモリ回路に記憶させる場合に、特別
なソフトウェア或いは演算回路等のハードウェアを用い
る必要はなくなり、且つ即時的にメモリ回路に記憶する
ことができるという効果を奏する。また、クロック信号
の周波数の変更に応じてディジタル画像信号をメモリ回
路に記憶させるための、水平映像期間における記憶開始
時期を変更することにより、例えば、クロック信号の周
波数が大きくなってサンプリング間隔が狭くなったとき
に、上記の記憶開始時期を遅く設定すれば、画像の中央
部分に相当するディジタル画像信号を記憶させることが
できるという効果も併せて奏する。

【図面の簡単な説明】

第１図及び第２図は本考案の一実施例を示すものであっ
て、第１図は画像信号記憶回路を示すブロック図、第２
図はディジタル信号をメモリ回路へ記憶させる際の水平
同期信号とディジタル信号との関係を示すタイミングチ
ャートである。 １はCR発振器、２はOSC回路、３は、クロック周波数変
換回路、４はCPU、５はカウンタ回路、６はアナログ／
ディジタル変換器、７はラッチ回路、８は比較器、９は
位相比較回路、10はタイミング回路、11はメモリ回路、
12はメモリ記憶開始信号発生回路である。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】アナログ画像信号をディジタル化するアナ
   ログ／ディジタル変換器が設けられ、このディジタル化
   された画像信号を水平映像期間当たり一定のデータ数で
   メモリ回路によって記憶することができる画像信号記憶
   回路において、アナログ／ディジタル変換器にてアナロ
   グ画像信号をサンプリングするためのクロック信号を常
   時発生するとともにそのクロック信号の周波数を変更で
   きるクロック周波数変換回路が設けられ、且つ、このク
   ロック信号の周波数の変更に応じて、サンプルされたデ
   ィジタル画像信号をメモリ回路へ記憶させるための、水
   平映像期間における記憶開始時期を変更できるメモリ記
   憶開始信号発生回路を設けたことを特徴とする画像信号
   記憶回路。