JPH0722963A - 適応型可変長符号器 - Google Patents
適応型可変長符号器Info
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- JPH0722963A JPH0722963A JP2447494A JP2447494A JPH0722963A JP H0722963 A JPH0722963 A JP H0722963A JP 2447494 A JP2447494 A JP 2447494A JP 2447494 A JP2447494 A JP 2447494A JP H0722963 A JPH0722963 A JP H0722963A
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- 230000003044 adaptive effect Effects 0.000 title claims abstract description 19
- 230000015654 memory Effects 0.000 claims abstract description 77
- 238000006243 chemical reaction Methods 0.000 claims abstract description 29
- 230000005540 biological transmission Effects 0.000 claims description 5
- 101100378758 Anemone leveillei AL21 gene Proteins 0.000 abstract 2
- 230000000295 complement effect Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 15
- 238000003491 array Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 2
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- 238000013500 data storage Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【目的】 本発明はエンコーダ及びデコーダとして使用
することができる適応型可変長符号器を提供することに
ある。 【構成】 本発明は固定長を有する多数のシンボルを格
納し、可変長符号化されるソースシンボルに該当するア
ドレス信号を発生する第１コンテントアドレサブルメモ
リ（ＣＡＭ）と、多数の可変長コードワードを格納し、
ソースシンボルでデコーディングされる可変長コードワ
ードに該当するアドレス信号を発生する第２ＣＡＭと、
第２ＣＡＭに格納された可変長コードワードの長さに対
する多数の長さデータが格納された通常メモリと、第１
ＣＡＭで発生したアドレス信号の第２ＣＡＭ側への転送
及び、第２ＣＡＭで発生したアドレス信号の第１ＣＡＭ
への転送を切換える第１転換部と、第１ＣＡＭで発生し
たアドレス信号及び第２ＣＡＭで発生したアドレス信号
を、通常メモリに選択的に供給する第２転換部を備え
る。
することができる適応型可変長符号器を提供することに
ある。 【構成】 本発明は固定長を有する多数のシンボルを格
納し、可変長符号化されるソースシンボルに該当するア
ドレス信号を発生する第１コンテントアドレサブルメモ
リ（ＣＡＭ）と、多数の可変長コードワードを格納し、
ソースシンボルでデコーディングされる可変長コードワ
ードに該当するアドレス信号を発生する第２ＣＡＭと、
第２ＣＡＭに格納された可変長コードワードの長さに対
する多数の長さデータが格納された通常メモリと、第１
ＣＡＭで発生したアドレス信号の第２ＣＡＭ側への転送
及び、第２ＣＡＭで発生したアドレス信号の第１ＣＡＭ
への転送を切換える第１転換部と、第１ＣＡＭで発生し
たアドレス信号及び第２ＣＡＭで発生したアドレス信号
を、通常メモリに選択的に供給する第２転換部を備え
る。
Description
【０００１】
【産業上の利用分野】本発明は固定長コードワードを可
変長コードワードに、また可変長コードワードを固定長
コードワードに変換することができる適応型可変長符号
器に関するものである。
変長コードワードに、また可変長コードワードを固定長
コードワードに変換することができる適応型可変長符号
器に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】通
常、広い帯域幅の映像情報を狭い帯域幅の伝送媒体を介
し、実時間的に伝送することができるように映像情報を
圧縮するために可変長符号化方式を用いる。このため、
可変長符号化方式は度々用いられるソースシンボルには
極力少ないビット数のコードワードを割り当て、伝送媒
体上を伝送されるビットパターン中のソースシンボルの
ビット比(Bit Rate)を小さくする。また、通常の可変長
符号器はソースシンボルに該当する可変長コードワード
を対応させる可変長エンコーダと、デコーディングツリ
ー(Decoding Tree) により可変長コードワードに対する
ソースシンボルを探し出す可変長デコーダに区別され
る。ところで、可変長エンコーダと可変長デコーダは、
互いに相反する構成形態を有する。したがって、可変長
エンコーダと可変長デコーダとの構成上の相違により、
従来の可変長符号器はエンコーダあるいはデコーダとし
て構成されていた。
常、広い帯域幅の映像情報を狭い帯域幅の伝送媒体を介
し、実時間的に伝送することができるように映像情報を
圧縮するために可変長符号化方式を用いる。このため、
可変長符号化方式は度々用いられるソースシンボルには
極力少ないビット数のコードワードを割り当て、伝送媒
体上を伝送されるビットパターン中のソースシンボルの
ビット比(Bit Rate)を小さくする。また、通常の可変長
符号器はソースシンボルに該当する可変長コードワード
を対応させる可変長エンコーダと、デコーディングツリ
ー(Decoding Tree) により可変長コードワードに対する
ソースシンボルを探し出す可変長デコーダに区別され
る。ところで、可変長エンコーダと可変長デコーダは、
互いに相反する構成形態を有する。したがって、可変長
エンコーダと可変長デコーダとの構成上の相違により、
従来の可変長符号器はエンコーダあるいはデコーダとし
て構成されていた。
【０００３】また、可変長エンコーダ及び可変長デコー
ダは、ルックアップテーブル(Look-Up Table) 又はプロ
グラマブル・ロジック・アレイ(Programable Logic Arr
ay)を含むため、ソースシンボル又は可変長コードワー
ドの変更または追加をする場合には再設計が必要となっ
ていた。さらに、ルックアップテーブルを有する可変長
符号器は、ソースシンボルのビット数に対応する数のコ
ードワードをメモリに格納しなければならないので、使
用されないソースシンボルまたはコードワードに対して
もメモリ領域を用意しなければならず、メモリ資源を浪
費していた。
ダは、ルックアップテーブル(Look-Up Table) 又はプロ
グラマブル・ロジック・アレイ(Programable Logic Arr
ay)を含むため、ソースシンボル又は可変長コードワー
ドの変更または追加をする場合には再設計が必要となっ
ていた。さらに、ルックアップテーブルを有する可変長
符号器は、ソースシンボルのビット数に対応する数のコ
ードワードをメモリに格納しなければならないので、使
用されないソースシンボルまたはコードワードに対して
もメモリ領域を用意しなければならず、メモリ資源を浪
費していた。
【０００４】本発明は、上記を鑑みてなされたものであ
り、エンコーダ及びデコーダとして使用できる適応型可
変長符号器を提供することを目的とする。
り、エンコーダ及びデコーダとして使用できる適応型可
変長符号器を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の適応型可変長符号器は、（ａ）固定長のソ
ースシンボルを格納し、可変長符号化されるソースシン
ボルに該当するアドレス信号を発生する第１コンテント
アドレサブルメモリ手段と、（ｂ）多数の可変長コード
ワードを格納し、ソースシンボルにデコーディングされ
る可変長コードワードに該当するアドレス信号を発生す
る第２コンテントアドレサブルメモリ手段と、（ｃ）第
２コンテントアドレサブルメモリ手段に格納された可変
長コードワードの長さに該当する多数の長さデータが格
納された通常メモリ手段と、（ｄ）第１コンテントアド
レサブルメモリ手段より発生したアドレス信号の第２コ
ンテントアドレサブルメモリ手段への伝送と、第２コン
テントアドレサブルメモリ手段より発生したアドレス信
号の第１コンテントアドレサブルメモリ手段への伝送と
を切換える第１転換手段と、（ｅ）第１コンテントアド
レサブルメモリ手段より発生したアドレス信号、あるい
は第２コンテントアドレサブルメモリ手段より発生した
アドレス信号を通常メモリ手段に選択的に供給する第２
転換手段と、を備えることを特徴する。
め、本発明の適応型可変長符号器は、（ａ）固定長のソ
ースシンボルを格納し、可変長符号化されるソースシン
ボルに該当するアドレス信号を発生する第１コンテント
アドレサブルメモリ手段と、（ｂ）多数の可変長コード
ワードを格納し、ソースシンボルにデコーディングされ
る可変長コードワードに該当するアドレス信号を発生す
る第２コンテントアドレサブルメモリ手段と、（ｃ）第
２コンテントアドレサブルメモリ手段に格納された可変
長コードワードの長さに該当する多数の長さデータが格
納された通常メモリ手段と、（ｄ）第１コンテントアド
レサブルメモリ手段より発生したアドレス信号の第２コ
ンテントアドレサブルメモリ手段への伝送と、第２コン
テントアドレサブルメモリ手段より発生したアドレス信
号の第１コンテントアドレサブルメモリ手段への伝送と
を切換える第１転換手段と、（ｅ）第１コンテントアド
レサブルメモリ手段より発生したアドレス信号、あるい
は第２コンテントアドレサブルメモリ手段より発生した
アドレス信号を通常メモリ手段に選択的に供給する第２
転換手段と、を備えることを特徴する。
【０００６】
【作用】上記構成により、本発明では、可変長コードワ
ードやソースシンボルデータの変更を容易にすることが
できる。さらに、本発明では、ソースシンボルによるア
ドレス指定と可変長コードワードによるアドレス指定と
を切換え、可変長コードワードへのエンコーディングあ
るいは可変長コードワードからのデコーディングを選択
的に行うことができる。
ードやソースシンボルデータの変更を容易にすることが
できる。さらに、本発明では、ソースシンボルによるア
ドレス指定と可変長コードワードによるアドレス指定と
を切換え、可変長コードワードへのエンコーディングあ
るいは可変長コードワードからのデコーディングを選択
的に行うことができる。
【０００７】
【実施例】図１は、本発明の実施例による適応型可変長
符号器のブロック図である。図１に示す様に、本実施例
の装置は、バスライン（１０）に接続された第１及び第
２コンテントアドレッサブルメモリ（Content Addressa
ble Memory；以後、ＣＡＭと略す）（１２，１４）と、
通常メモリ（１６）とを備える。第１ＣＡＭ（１２）は
多数のソースシンボルデータを格納するための多数のマ
スカブルメモリーセルアレイ（図示せず）と、多数のマ
スカブルメモリーセルアレイのアクセス動作を夫々制御
するための多数のアドレスイネーブルライン（ＡＬ11〜
ＡＬ1n）とを備える。マスカブルメモリーセルアレイ
は、アドレスイネーブルライン（ＡＬ11〜ＡＬ1n）から
入力した論理信号の論理値に従って、バスライン（１
０）からのソースシンボルデータを格納するか、又は、
自身内に格納されたソースシンボルデータを読み取り、
この読み取ったソースシンボルデータをバスライン（１
０）側に送り出すかする。多数のマスカブルメモリーセ
ルアレイは基準ソースシンボルデータを更新する場合に
はライト動作をし、可変長データをデコーディングする
場合には読み取り動作をする。アドレスイネーブルライ
ン（ＡＬ11〜ＡＬ1n）に供給される論理信号は、マスカ
ブルメモリーセルアレイに格納されたソースシンボルデ
ータを更新しようとする場合には、中央処理装置（図示
せず）より発生することができる。また、可変長コード
ワードのディコディングコードの際には、アドレスイネ
ーブルライン（ＡＬ11〜ＡＬ1n）には第２ＣＡＭ（１
４）から論理信号が供給される。また、多数のマスカブ
ルメモリーセルアレイは、ソースシンボルデータを可変
長コードワードにエンコーディングする場合には、バス
ライン（１０）からのソースシンボルデータを自身内に
格納された基準ソースシンボルデータと比較する。ソー
スシンボルデータと基準ソースシンボルデータとが同じ
場合には、多数のメモリーセルアレイは所定の論理値の
マッチ信号を発生する。所定の論理値のマッチ信号は多
数のマスカブルメモリーセルアレイと各々接続された多
数のマッチライン（ＭＬ11〜ＭＬ1n）に供給される。
符号器のブロック図である。図１に示す様に、本実施例
の装置は、バスライン（１０）に接続された第１及び第
２コンテントアドレッサブルメモリ（Content Addressa
ble Memory；以後、ＣＡＭと略す）（１２，１４）と、
通常メモリ（１６）とを備える。第１ＣＡＭ（１２）は
多数のソースシンボルデータを格納するための多数のマ
スカブルメモリーセルアレイ（図示せず）と、多数のマ
スカブルメモリーセルアレイのアクセス動作を夫々制御
するための多数のアドレスイネーブルライン（ＡＬ11〜
ＡＬ1n）とを備える。マスカブルメモリーセルアレイ
は、アドレスイネーブルライン（ＡＬ11〜ＡＬ1n）から
入力した論理信号の論理値に従って、バスライン（１
０）からのソースシンボルデータを格納するか、又は、
自身内に格納されたソースシンボルデータを読み取り、
この読み取ったソースシンボルデータをバスライン（１
０）側に送り出すかする。多数のマスカブルメモリーセ
ルアレイは基準ソースシンボルデータを更新する場合に
はライト動作をし、可変長データをデコーディングする
場合には読み取り動作をする。アドレスイネーブルライ
ン（ＡＬ11〜ＡＬ1n）に供給される論理信号は、マスカ
ブルメモリーセルアレイに格納されたソースシンボルデ
ータを更新しようとする場合には、中央処理装置（図示
せず）より発生することができる。また、可変長コード
ワードのディコディングコードの際には、アドレスイネ
ーブルライン（ＡＬ11〜ＡＬ1n）には第２ＣＡＭ（１
４）から論理信号が供給される。また、多数のマスカブ
ルメモリーセルアレイは、ソースシンボルデータを可変
長コードワードにエンコーディングする場合には、バス
ライン（１０）からのソースシンボルデータを自身内に
格納された基準ソースシンボルデータと比較する。ソー
スシンボルデータと基準ソースシンボルデータとが同じ
場合には、多数のメモリーセルアレイは所定の論理値の
マッチ信号を発生する。所定の論理値のマッチ信号は多
数のマスカブルメモリーセルアレイと各々接続された多
数のマッチライン（ＭＬ11〜ＭＬ1n）に供給される。
【０００８】第１ＣＡＭと同様に、第２ＣＡＭ（１４）
も多数の可変長コードワードを格納するための多数のマ
スカブルメモリーセルアレイ（図示せず）と、多数のマ
スカブルメモリーセルアレイ等のアクセス動作を各々制
御するための多数のアドレスイネーブルライン（Ａｌ21
〜ＡＬ2n）とを備える。マスカブルメモリーセルアレイ
は、アドレスイネーブルライン（ＡＬ21〜ＡＬ2n）から
入力した論理信号の論理値に従って、バスライン（１
０）からの可変長コードワードを格納するか、又は自身
内に格納された可変長さコードワードを読み取り、この
読み取った可変長コードワードをバスライン（１０）に
送り出すかする。多数のマスカブルメモリーセルアレイ
は、可変長コードワードを更新する場合にはライト動作
をし、可変長コードワードにエンコーディングする場合
には読み取り動作をする。アドレスイネーブルライン
（ＡＬ21〜ＡＬ2n）へは、マスカブルメモリーセルアレ
イに格納されたソースシンボルデータを更新しようとす
る場合には、第１ＣＡＭ（１２）を介して前記中央処理
装置（図示せず）から論理値が供給される。また、可変
長コードワードのエンコーディングモードの際には、ア
ドレスイネーブルライン（ＡＬ21〜ＡＬ2n）へは第１Ｃ
ＡＭ（１２）から出力された所定論理値のマッチ信号が
供給される。また、多数のマスカブルメモリーセルアレ
イは、可変長コードワードのデコーディングの際には、
バスライン（１０）からの可変長コードワードを自身内
に格納された可変長コードワードと比較する。バスライ
ン（１０）からの可変長コードワードと格納された可変
長コードワードが同じ場合、多数のマスカブルメモリー
セルアレイは所定論理値のマッチ信号を発生する。所定
論理値のマッチ信号は、多数のマスカブルメモリーセル
アレイと各々接続された多数のマッチライン（ＭＬ21〜
ＭＬ2n）に供給される。マスカブルメモリーセルアレイ
は各々一番長い可変長コードワードのビット数と同数の
メモリーセルを有する。さらに、マスカブルメモリーセ
ルアレイは可変長コードワードが格納された有効なメモ
リーセル領域と、冗長データが格納された冗長メモリー
セル領域とに区分される。
も多数の可変長コードワードを格納するための多数のマ
スカブルメモリーセルアレイ（図示せず）と、多数のマ
スカブルメモリーセルアレイ等のアクセス動作を各々制
御するための多数のアドレスイネーブルライン（Ａｌ21
〜ＡＬ2n）とを備える。マスカブルメモリーセルアレイ
は、アドレスイネーブルライン（ＡＬ21〜ＡＬ2n）から
入力した論理信号の論理値に従って、バスライン（１
０）からの可変長コードワードを格納するか、又は自身
内に格納された可変長さコードワードを読み取り、この
読み取った可変長コードワードをバスライン（１０）に
送り出すかする。多数のマスカブルメモリーセルアレイ
は、可変長コードワードを更新する場合にはライト動作
をし、可変長コードワードにエンコーディングする場合
には読み取り動作をする。アドレスイネーブルライン
（ＡＬ21〜ＡＬ2n）へは、マスカブルメモリーセルアレ
イに格納されたソースシンボルデータを更新しようとす
る場合には、第１ＣＡＭ（１２）を介して前記中央処理
装置（図示せず）から論理値が供給される。また、可変
長コードワードのエンコーディングモードの際には、ア
ドレスイネーブルライン（ＡＬ21〜ＡＬ2n）へは第１Ｃ
ＡＭ（１２）から出力された所定論理値のマッチ信号が
供給される。また、多数のマスカブルメモリーセルアレ
イは、可変長コードワードのデコーディングの際には、
バスライン（１０）からの可変長コードワードを自身内
に格納された可変長コードワードと比較する。バスライ
ン（１０）からの可変長コードワードと格納された可変
長コードワードが同じ場合、多数のマスカブルメモリー
セルアレイは所定論理値のマッチ信号を発生する。所定
論理値のマッチ信号は、多数のマスカブルメモリーセル
アレイと各々接続された多数のマッチライン（ＭＬ21〜
ＭＬ2n）に供給される。マスカブルメモリーセルアレイ
は各々一番長い可変長コードワードのビット数と同数の
メモリーセルを有する。さらに、マスカブルメモリーセ
ルアレイは可変長コードワードが格納された有効なメモ
リーセル領域と、冗長データが格納された冗長メモリー
セル領域とに区分される。
【０００９】また、通常メモリ（１６）は可変長コード
ワードのビット数を示す多数の長さデータを格納するた
めの通常メモリーセルアレイと、通常メモリーセルアレ
イのアクセス動作を各々制御するための多数のアドレス
イネーブルライン（ＡＬ31〜ＡＬ3n）とを備える。通常
メモリーセルアレイは、アドレスイネーブルライン（Ａ
Ｌ31〜ＡＬ3n）からの所定論理値を有する論理信号によ
りライト動作あるいは読み取り動作をする。これを詳し
く説明すれば、通常メモリーセルアレイは長さデータが
更新される場合には、バスライン（１０）からの長さデ
ータを自身内に格納し、逆に可変長コードワードのデコ
ーディングあるいはエンコーディングの際には自身内に
格納された長さデータを読み取り、その読み取った長さ
データをバスライン（１０）に送り出す。
ワードのビット数を示す多数の長さデータを格納するた
めの通常メモリーセルアレイと、通常メモリーセルアレ
イのアクセス動作を各々制御するための多数のアドレス
イネーブルライン（ＡＬ31〜ＡＬ3n）とを備える。通常
メモリーセルアレイは、アドレスイネーブルライン（Ａ
Ｌ31〜ＡＬ3n）からの所定論理値を有する論理信号によ
りライト動作あるいは読み取り動作をする。これを詳し
く説明すれば、通常メモリーセルアレイは長さデータが
更新される場合には、バスライン（１０）からの長さデ
ータを自身内に格納し、逆に可変長コードワードのデコ
ーディングあるいはエンコーディングの際には自身内に
格納された長さデータを読み取り、その読み取った長さ
データをバスライン（１０）に送り出す。
【００１０】また、適応型可変長符号器は、第１ＣＡＭ
（１２）と第２ＣＡＭ（１４）との間に配置された第１
転換部（１８）と、第２ＣＡＭ（１４）と通常メモリ
（１６）との間に配置された第２転換部（２０）とを備
える。第１転換部（１８）は、ソースシンボルデータ、
可変長コードワード及び長さデータを更新する場合に
は、第１ＣＡＭ（１２）のアドレスイネーブルライン
（ＡＬ11〜ＡＬ1n）を第２ＣＡＭ（１４）のアドレスイ
ネーブルライン（ＡＬ21〜ＡＬ2n）に接続する。また、
可変長コードワードのエンコーディングモードの際に
は、第１転換部（１８）は、第１ＣＡＭ（１２）のマッ
チライン（ＭＬ11〜ＭＬ1n）を第２ＣＡＭ（１４）のア
ドレスイネーブルライン（ＡＬ21〜ＡＬ2n）に接続す
る。また、可変長コードワードのデコーディングの際に
は、第１転換部（１８）は第２ＣＡＭ（１４）のマッチ
ライン（ＭＬ21〜ＭＬ2n）を第１ＣＡＭ（１２）のアド
レスイネーブルライン（ＡＬ11〜ＡＬ1n）に接続する。
（１２）と第２ＣＡＭ（１４）との間に配置された第１
転換部（１８）と、第２ＣＡＭ（１４）と通常メモリ
（１６）との間に配置された第２転換部（２０）とを備
える。第１転換部（１８）は、ソースシンボルデータ、
可変長コードワード及び長さデータを更新する場合に
は、第１ＣＡＭ（１２）のアドレスイネーブルライン
（ＡＬ11〜ＡＬ1n）を第２ＣＡＭ（１４）のアドレスイ
ネーブルライン（ＡＬ21〜ＡＬ2n）に接続する。また、
可変長コードワードのエンコーディングモードの際に
は、第１転換部（１８）は、第１ＣＡＭ（１２）のマッ
チライン（ＭＬ11〜ＭＬ1n）を第２ＣＡＭ（１４）のア
ドレスイネーブルライン（ＡＬ21〜ＡＬ2n）に接続す
る。また、可変長コードワードのデコーディングの際に
は、第１転換部（１８）は第２ＣＡＭ（１４）のマッチ
ライン（ＭＬ21〜ＭＬ2n）を第１ＣＡＭ（１２）のアド
レスイネーブルライン（ＡＬ11〜ＡＬ1n）に接続する。
【００１１】第２転換部（２０）は、第２ＣＡＭ（１
４）のアドレスイネーブルライン（ＡＬ21〜ＡＬ2n）あ
るいはマッチライン（ＭＬ21〜ＭＬ2n）を通常メモリ
（１６）のアドレスイネーブルライン（ＡＬ31〜Ａ
Ｌ3n）に選択的に接続する。これを詳しく説明すれば、
第２転換部（２０）は、ソースシンボルデータ、可変長
コードワード及び長さデータを変更する場合には、中央
処理装置から第１ＣＡＭ（１２）のアドレスイネーブル
ライン（ＡＬ11〜ＡＬ1n）を介して第２ＣＡＭ（１４）
のアドレスイネーブルライン（ＡＬ21〜ＡＬ2n）に供給
された論理信号を、通常メモリ（１６）のアドレスイネ
ーブルライン（ＡＬ31〜ＡＬ3n）に伝送する。また、可
変長コードワードのエンコーディングモードの際には、
第２転換部（２０）は、第２ＣＡＭ（１４）のアドレス
イネーブルライン（ＡＬ21〜ＡＬ2n）に供給される第１
ＣＡＭ（１２）のマッチライン（ＭＬ11〜ＭＬ1n）から
の、マッチ信号を通常メモリ（１６）のアドレスイネー
ブルライン（ＡＬ31〜ＡＬ3n）に伝送する。また、可変
長コードワードのデコーディングの際には、第２転換部
（２０）は、第２ＣＡＭ（１４）のマッチライン（ＭＬ
21〜ＭＬ2n）で発生する所定論理値のマッチ信号を、通
常メモリ（１６）のアドレスイネーブルライン（ＡＬ31
〜ＡＬ3n）に伝送する。図２には、図１に示された第１
及び第２ＣＡＭ（１２，１４）を構成するマスカブルメ
モリーセルが詳しく示されている。このマスカブルメモ
リーセルはアドレスイネーブルライン（ＡＬ）及びマッ
チライン（ＭＬ）に接続されたマスカブル真偽部（２
２）及びマスカブル補数部（２４）を備える。
４）のアドレスイネーブルライン（ＡＬ21〜ＡＬ2n）あ
るいはマッチライン（ＭＬ21〜ＭＬ2n）を通常メモリ
（１６）のアドレスイネーブルライン（ＡＬ31〜Ａ
Ｌ3n）に選択的に接続する。これを詳しく説明すれば、
第２転換部（２０）は、ソースシンボルデータ、可変長
コードワード及び長さデータを変更する場合には、中央
処理装置から第１ＣＡＭ（１２）のアドレスイネーブル
ライン（ＡＬ11〜ＡＬ1n）を介して第２ＣＡＭ（１４）
のアドレスイネーブルライン（ＡＬ21〜ＡＬ2n）に供給
された論理信号を、通常メモリ（１６）のアドレスイネ
ーブルライン（ＡＬ31〜ＡＬ3n）に伝送する。また、可
変長コードワードのエンコーディングモードの際には、
第２転換部（２０）は、第２ＣＡＭ（１４）のアドレス
イネーブルライン（ＡＬ21〜ＡＬ2n）に供給される第１
ＣＡＭ（１２）のマッチライン（ＭＬ11〜ＭＬ1n）から
の、マッチ信号を通常メモリ（１６）のアドレスイネー
ブルライン（ＡＬ31〜ＡＬ3n）に伝送する。また、可変
長コードワードのデコーディングの際には、第２転換部
（２０）は、第２ＣＡＭ（１４）のマッチライン（ＭＬ
21〜ＭＬ2n）で発生する所定論理値のマッチ信号を、通
常メモリ（１６）のアドレスイネーブルライン（ＡＬ31
〜ＡＬ3n）に伝送する。図２には、図１に示された第１
及び第２ＣＡＭ（１２，１４）を構成するマスカブルメ
モリーセルが詳しく示されている。このマスカブルメモ
リーセルはアドレスイネーブルライン（ＡＬ）及びマッ
チライン（ＭＬ）に接続されたマスカブル真偽部（２
２）及びマスカブル補数部（２４）を備える。
【００１２】マスカブル真偽部（２２）は、アドレスイ
ネーブルライン（ＡＬ）に印加された論理信号の論理値
に従って、真偽のビットデータ入力ライン（２１）から
のビットデータを格納するか、又は自身内に格納された
ビットデータを反転させ、その反転したビットデータを
補数のビットデータ出力ライン（２５）を介して送り出
すかする。さらに、マスカブル真偽部（２２）は、真偽
のビットデータ入力ライン（２１）に供給される真偽の
ビットデータと、自身内に格納された真偽のビットデー
タと比較してビットマッチ信号を発生する。ビットマッ
チ信号は、真偽のビットデータ入力ライン（２１）に供
給された真偽のビットデータと格納された真偽のビット
データが同じ場合に所定論理値を有する。
ネーブルライン（ＡＬ）に印加された論理信号の論理値
に従って、真偽のビットデータ入力ライン（２１）から
のビットデータを格納するか、又は自身内に格納された
ビットデータを反転させ、その反転したビットデータを
補数のビットデータ出力ライン（２５）を介して送り出
すかする。さらに、マスカブル真偽部（２２）は、真偽
のビットデータ入力ライン（２１）に供給される真偽の
ビットデータと、自身内に格納された真偽のビットデー
タと比較してビットマッチ信号を発生する。ビットマッ
チ信号は、真偽のビットデータ入力ライン（２１）に供
給された真偽のビットデータと格納された真偽のビット
データが同じ場合に所定論理値を有する。
【００１３】上記の動作をするマスカブル真偽部（２
２）は、真偽のビットデータ入力ライン（２１）に自ら
のドレインを接続したＭＯＳトランジスタ（２６）と、
補数のビットデータ出力ライン（２５）に自らのソース
を接続したＭＯＳトランジスタ（２８）と、ＭＯＳトラ
ンジスタ（２６）のソース及びＭＯＳトランジスタ（２
８）のドレインに接続する、互いに相反した形態で並列
接続した二つのインバータ（３０，３２）とを備える。
ＭＯＳトランジスタ（２６）は、アドレスイネーブルラ
イン（ＡＬ）から自らのゲートに印加される論理信号に
より、真偽のビットデータ入力ライン（２１）からの真
偽のビットデータをインバータ（３０，３２）に伝達す
る。また、ＭＯＳトランジスタ（２８）は、アドレスイ
ネーブルライン（ＡＬ）から自らのゲート側に印加され
る論理信号により、インバータ（３０）からの反転した
真偽のビットデータを補数のビットデータ出力ライン
（２５）に送り出す。二つのインバータ（３０，３２）
は、ＭＯＳトランジスタ（２６）からの真偽のビットデ
ータを保持する機能を果す。従って、二つのＭＯＳトラ
ンジスタ（２６，２８）及び前記二つのインバータ（３
０，３２）は、真偽のビットデータを格納するための真
偽データ格納部を形成する。
２）は、真偽のビットデータ入力ライン（２１）に自ら
のドレインを接続したＭＯＳトランジスタ（２６）と、
補数のビットデータ出力ライン（２５）に自らのソース
を接続したＭＯＳトランジスタ（２８）と、ＭＯＳトラ
ンジスタ（２６）のソース及びＭＯＳトランジスタ（２
８）のドレインに接続する、互いに相反した形態で並列
接続した二つのインバータ（３０，３２）とを備える。
ＭＯＳトランジスタ（２６）は、アドレスイネーブルラ
イン（ＡＬ）から自らのゲートに印加される論理信号に
より、真偽のビットデータ入力ライン（２１）からの真
偽のビットデータをインバータ（３０，３２）に伝達す
る。また、ＭＯＳトランジスタ（２８）は、アドレスイ
ネーブルライン（ＡＬ）から自らのゲート側に印加され
る論理信号により、インバータ（３０）からの反転した
真偽のビットデータを補数のビットデータ出力ライン
（２５）に送り出す。二つのインバータ（３０，３２）
は、ＭＯＳトランジスタ（２６）からの真偽のビットデ
ータを保持する機能を果す。従って、二つのＭＯＳトラ
ンジスタ（２６，２８）及び前記二つのインバータ（３
０，３２）は、真偽のビットデータを格納するための真
偽データ格納部を形成する。
【００１４】また、マスカブル真偽部（２２）は、ビッ
ト用マッチライン（ＢＭＬ）がドレインに接続されたＭ
ＯＳトランジスタ（３４）と、ＭＯＳトランジスタ（３
４）のソースとドレインが接続され、グラウンド（ＧＮ
Ｄ）とソースが接続されたＭＯＳトランジスタ（３６）
を備える。ＭＯＳトランジスタ（３６）は、インバータ
（３０）からの反転した真偽のビットデータが所定論理
値を有する場合、ターン−オン（Turn-On)して、ＧＮＤ
レベルがＭＯＳトランジスタ（３４）のソースに供給さ
れる。またＭＯＳトランジスタ（３４）は、真偽ビット
データ入力ライン（２１）を介してゲートに印加される
真偽のビットデータがインバータ（３０）の出力論理と
相反する論理を有する場合にターン−オンし、ＭＯＳト
ランジスタ（３６）のソースがビットマッチライン（Ｂ
ＭＬ）に接続される。したがって、二つのＭＯＳトラン
ジスタ（３４，３６）は、格納された真偽のビットデー
タと、真偽のビットデータ入力ライン（２１）に供給さ
れる真偽のビットデータとを比較する機能を果す。
ト用マッチライン（ＢＭＬ）がドレインに接続されたＭ
ＯＳトランジスタ（３４）と、ＭＯＳトランジスタ（３
４）のソースとドレインが接続され、グラウンド（ＧＮ
Ｄ）とソースが接続されたＭＯＳトランジスタ（３６）
を備える。ＭＯＳトランジスタ（３６）は、インバータ
（３０）からの反転した真偽のビットデータが所定論理
値を有する場合、ターン−オン（Turn-On)して、ＧＮＤ
レベルがＭＯＳトランジスタ（３４）のソースに供給さ
れる。またＭＯＳトランジスタ（３４）は、真偽ビット
データ入力ライン（２１）を介してゲートに印加される
真偽のビットデータがインバータ（３０）の出力論理と
相反する論理を有する場合にターン−オンし、ＭＯＳト
ランジスタ（３６）のソースがビットマッチライン（Ｂ
ＭＬ）に接続される。したがって、二つのＭＯＳトラン
ジスタ（３４，３６）は、格納された真偽のビットデー
タと、真偽のビットデータ入力ライン（２１）に供給さ
れる真偽のビットデータとを比較する機能を果す。
【００１５】マスカブル補数部（２４）は、アドレスイ
ネーブルライン（ＡＬ）に印加される論理信号の論理値
に従って、補数のビットデータ入力ライン（２３）から
の補数のビットデータを格納するか、又は自身内に格納
された補数のビットデータを反転させ、その反転した補
数のビットデータを真偽のビットデータ出力ライン（２
７）を介して送り出すかする。また、マスカブル補数部
（２４）は、補数のビットデータ入力ライン（２３）に
供給される補数ビットデータと自身内に格納された補数
のビットデータを比較し、ビットマッチライン（ＢＭ
Ｌ）にビットマッチ信号を発生する。ビットマッチ信号
は、補数のビットデータ入力ライン（２３）に供給され
た補数のビットデータと格納された補数のビットデータ
とが同じ場合には所定の論理値となる。上記の動作をす
るマスカブル補数部（２４）は、補数のビットデータ入
力ライン（２３）と真偽のビットデータ出力ライン（２
７）との間に、マスカブル真偽部（２２）の構成要素と
同様の形態で接続された二つのインバータ（３８、４
０）及び四つのＭＯＳトラジスタ（４２〜４８）を備え
る。
ネーブルライン（ＡＬ）に印加される論理信号の論理値
に従って、補数のビットデータ入力ライン（２３）から
の補数のビットデータを格納するか、又は自身内に格納
された補数のビットデータを反転させ、その反転した補
数のビットデータを真偽のビットデータ出力ライン（２
７）を介して送り出すかする。また、マスカブル補数部
（２４）は、補数のビットデータ入力ライン（２３）に
供給される補数ビットデータと自身内に格納された補数
のビットデータを比較し、ビットマッチライン（ＢＭ
Ｌ）にビットマッチ信号を発生する。ビットマッチ信号
は、補数のビットデータ入力ライン（２３）に供給され
た補数のビットデータと格納された補数のビットデータ
とが同じ場合には所定の論理値となる。上記の動作をす
るマスカブル補数部（２４）は、補数のビットデータ入
力ライン（２３）と真偽のビットデータ出力ライン（２
７）との間に、マスカブル真偽部（２２）の構成要素と
同様の形態で接続された二つのインバータ（３８、４
０）及び四つのＭＯＳトラジスタ（４２〜４８）を備え
る。
【００１６】図３は、図１に示された第１及び第２ＣＡ
Ｍ（１２、１４）を構成するマスカブルメモリーセル
に、バスラインからビットデータ及び冗長データを供給
するビットデータ中継回路の回路図である。このビット
データ中継回路は、図１に示された第１及び第２ＣＡＭ
（１２、１４）に含まれている。
Ｍ（１２、１４）を構成するマスカブルメモリーセル
に、バスラインからビットデータ及び冗長データを供給
するビットデータ中継回路の回路図である。このビット
データ中継回路は、図１に示された第１及び第２ＣＡＭ
（１２、１４）に含まれている。
【００１７】ビットデータ中継回路は、第１入力ライン
（５１）から冗長制御信号を入力する二つのＯＲゲート
（５２、５４）と、第２入力ライン（５３）からのビッ
トテータを反転させるためのインバータ（５０）とを備
える。インバータ（５０）はビットデータを反転させ、
その反転したビットデータをＯＲゲート（５４）に供給
する。ＯＲゲート（５２）は第１入力ライン（５１）か
らの冗長制御信号と第２入力ライン（５３）からのビッ
トデータとを論理演算し、演算結果の真偽のビットデー
タを発生する。ビットデータは冗長制御信号が「Ｌｏｗ
（“０”）」論理を有する場合には、ビットデータと同
じ論理値となる。逆に、冗長制御信号が「Ｈｉｇｈ
（“１”）」論理を有する場合には、真偽のデータは何
時も“１”の論理値となる。一方、ＯＲゲート（５４）
は、第１入力ライン（５１）からの冗長制御信号とイン
バータ（５０）からの反転されたビットデータとを論理
演算して補数のビットデータを発生する。補数のビット
データは、冗長制御信号が「Ｌｏｗ（“０”）」論理を
有する場合には、ビットデータと相反した論理値とな
る。これと異なり、冗長制御信号が「Ｈｉｇｈ
（“１”）」論理を有する場合には、真偽のビットデー
タ及び補数のビットデータは全て“１”の論理値を有す
るようになる。また、真偽のビットデータ及び補数のビ
ットデータは、第１及び第２出力ライン（５５、５７）
を各々経由してマスカブルメモリーセルの真偽及び補数
のビットデータ入力ラインに各々供給される。
（５１）から冗長制御信号を入力する二つのＯＲゲート
（５２、５４）と、第２入力ライン（５３）からのビッ
トテータを反転させるためのインバータ（５０）とを備
える。インバータ（５０）はビットデータを反転させ、
その反転したビットデータをＯＲゲート（５４）に供給
する。ＯＲゲート（５２）は第１入力ライン（５１）か
らの冗長制御信号と第２入力ライン（５３）からのビッ
トデータとを論理演算し、演算結果の真偽のビットデー
タを発生する。ビットデータは冗長制御信号が「Ｌｏｗ
（“０”）」論理を有する場合には、ビットデータと同
じ論理値となる。逆に、冗長制御信号が「Ｈｉｇｈ
（“１”）」論理を有する場合には、真偽のデータは何
時も“１”の論理値となる。一方、ＯＲゲート（５４）
は、第１入力ライン（５１）からの冗長制御信号とイン
バータ（５０）からの反転されたビットデータとを論理
演算して補数のビットデータを発生する。補数のビット
データは、冗長制御信号が「Ｌｏｗ（“０”）」論理を
有する場合には、ビットデータと相反した論理値とな
る。これと異なり、冗長制御信号が「Ｈｉｇｈ
（“１”）」論理を有する場合には、真偽のビットデー
タ及び補数のビットデータは全て“１”の論理値を有す
るようになる。また、真偽のビットデータ及び補数のビ
ットデータは、第１及び第２出力ライン（５５、５７）
を各々経由してマスカブルメモリーセルの真偽及び補数
のビットデータ入力ラインに各々供給される。
【００１８】図４は、図１に示された第１転換部を構成
するスイッチセルの詳細回路図である。スイッチセル
は、第１ＣＡＭ（１２）のアドレスイネーブルライン
（ＡＬ1i）とＣＡＭ（１４）のアドレスイネーブルライ
ン（ＡＬ2i）との間に接続されたＭＯＳトランジスタ
（６０）と、第１ＣＡＭ（１２）のマッチライン（ＭＬ
1i）と第２ＣＡＭ（１４）のアドレスイネーブルライン
（ＡＬ2i）との間に接続されたＭＯＳトランジスタ（６
２）と、第１ＣＡＭ（１２）のアドレスイネーブルライ
ン（ＡＬ1i）と第２ＣＡＭ（１４）のマッチライン（Ｍ
Ｌ2i）との間に接続されたＭＯＳトランジスター（６
４）とを備える。ＭＯＳトランジスター（６０）は、第
１入力端子（６１）から自らのゲートに所定論理の更新
モード信号が供給された場合にターンーオンし、第１Ｃ
ＡＭ（１２）のアドレスイネブルライン（ＡＬ1i）が第
２ＣＡＭ（１４）のアドレスイネーブルライン（Ａ
Ｌ2i）と接続される。また、ＭＯＳトランジスタ（６
２）は、第２入力端子（６３）から自らのゲートに所定
論理のエンコーディングモード信号が供給された場合に
ターンオンし、第１ＣＡＭ（１２）のマッチライン（Ｍ
Ｌ1i）が第１ＣＡＭ（１４）のアドレスイネーブルライ
ン（ＡＬ2i）と接続される。また、ＭＯＳトランジスタ
（６４）は、第３入力端子（６５）から自らのゲートに
所定論理のデコーディングモード信号が供給された場合
にターンーオンし、第１ＣＡＭ（１２）のアドレスイネ
ーブルライン（ＡＬ1i）が第２ＣＡＭ（１４）のマッチ
ライン（ＭＬ2i）と接続される。所定論理を有する更新
モード制御信号、エンコーディングモード信号及びデコ
ーデイングモード信号は、中央処理装置又は製作者によ
り駆動されたキースイッチ等により発生する。
するスイッチセルの詳細回路図である。スイッチセル
は、第１ＣＡＭ（１２）のアドレスイネーブルライン
（ＡＬ1i）とＣＡＭ（１４）のアドレスイネーブルライ
ン（ＡＬ2i）との間に接続されたＭＯＳトランジスタ
（６０）と、第１ＣＡＭ（１２）のマッチライン（ＭＬ
1i）と第２ＣＡＭ（１４）のアドレスイネーブルライン
（ＡＬ2i）との間に接続されたＭＯＳトランジスタ（６
２）と、第１ＣＡＭ（１２）のアドレスイネーブルライ
ン（ＡＬ1i）と第２ＣＡＭ（１４）のマッチライン（Ｍ
Ｌ2i）との間に接続されたＭＯＳトランジスター（６
４）とを備える。ＭＯＳトランジスター（６０）は、第
１入力端子（６１）から自らのゲートに所定論理の更新
モード信号が供給された場合にターンーオンし、第１Ｃ
ＡＭ（１２）のアドレスイネブルライン（ＡＬ1i）が第
２ＣＡＭ（１４）のアドレスイネーブルライン（Ａ
Ｌ2i）と接続される。また、ＭＯＳトランジスタ（６
２）は、第２入力端子（６３）から自らのゲートに所定
論理のエンコーディングモード信号が供給された場合に
ターンオンし、第１ＣＡＭ（１２）のマッチライン（Ｍ
Ｌ1i）が第１ＣＡＭ（１４）のアドレスイネーブルライ
ン（ＡＬ2i）と接続される。また、ＭＯＳトランジスタ
（６４）は、第３入力端子（６５）から自らのゲートに
所定論理のデコーディングモード信号が供給された場合
にターンーオンし、第１ＣＡＭ（１２）のアドレスイネ
ーブルライン（ＡＬ1i）が第２ＣＡＭ（１４）のマッチ
ライン（ＭＬ2i）と接続される。所定論理を有する更新
モード制御信号、エンコーディングモード信号及びデコ
ーデイングモード信号は、中央処理装置又は製作者によ
り駆動されたキースイッチ等により発生する。
【００１９】図５は、図１に示された第２転換部（２
０）を構成するスイッチセルの詳細回路図であり、スイ
ッチセルとして使用されるＡＮＤゲートを示す。ＡＮＤ
ゲート（６６）は第２ＣＡＭ（１４）のアドレスイネー
ブルライン（ＡＬ2i）からの論理信号とは第２ＣＡＭ
（１４）のマッチライン（ＭＬ2i）からの論理信号とを
演算し、演算された結果を通常メモリ（１６）のアドレ
スイネーブルライン（ＡＬ3i）に供給する。さらに、Ａ
ＮＤゲート（６６）は、第２ＣＡＭ（１４）のアドレス
イネーブルライン（ＡＬ2i）からの論理信号、又は第２
ＣＡＭ（１４）のマッチライン（ＭＬ2i）からの論理信
号が「Ｌｏｗ」論理を有する場合、「Ｌｏｗ」論理の論
理信号を通常メモリ（１６）がアドレスイネーブルライ
ン（ＡＬ3i）に供給して前記通常メモリ（１６）がライ
ト動作又は読み取り動作を行う。
０）を構成するスイッチセルの詳細回路図であり、スイ
ッチセルとして使用されるＡＮＤゲートを示す。ＡＮＤ
ゲート（６６）は第２ＣＡＭ（１４）のアドレスイネー
ブルライン（ＡＬ2i）からの論理信号とは第２ＣＡＭ
（１４）のマッチライン（ＭＬ2i）からの論理信号とを
演算し、演算された結果を通常メモリ（１６）のアドレ
スイネーブルライン（ＡＬ3i）に供給する。さらに、Ａ
ＮＤゲート（６６）は、第２ＣＡＭ（１４）のアドレス
イネーブルライン（ＡＬ2i）からの論理信号、又は第２
ＣＡＭ（１４）のマッチライン（ＭＬ2i）からの論理信
号が「Ｌｏｗ」論理を有する場合、「Ｌｏｗ」論理の論
理信号を通常メモリ（１６）がアドレスイネーブルライ
ン（ＡＬ3i）に供給して前記通常メモリ（１６）がライ
ト動作又は読み取り動作を行う。
【００２０】図６は、エンコーディングモードの際の図
１に示された適応型可変長符号器の接続状態を説明する
図である。図６において、第１転換部（１８）は、第１
ＣＡＭ（１２）のマッチライン（ＭＬ1l〜ＭＬ1n）を第
２ＣＡＭ（１４）のアドレスイネーブルライン（ＡＬ2l
〜ＡＬ2n）と接続する。一方、第２転換部（２０）は、
第２ＣＡＭ（１４）のアドレスイネーブルライン（ＡＬ
2l〜ＡＬ2n）を通常メモリ（１６）のアドレスイネーブ
ルライン（ＡＬ3l〜ＡＬ3n）と接続する。さらに、第１
ＣＡＭ（１２）は、バスライン（１０）からのソースシ
ンボルデータと自身内に格納された多数のソースシンボ
ルデータと比較する。また、第２ＣＡＭ（１４）及び通
常メモリ（１６）は、各々ソースシンボルデータに該当
する可変長コードワード及び長さデータを読み取り、読
み取った可変長コードワート及び長さデータをバスライ
ン（１０）に送り出す。
１に示された適応型可変長符号器の接続状態を説明する
図である。図６において、第１転換部（１８）は、第１
ＣＡＭ（１２）のマッチライン（ＭＬ1l〜ＭＬ1n）を第
２ＣＡＭ（１４）のアドレスイネーブルライン（ＡＬ2l
〜ＡＬ2n）と接続する。一方、第２転換部（２０）は、
第２ＣＡＭ（１４）のアドレスイネーブルライン（ＡＬ
2l〜ＡＬ2n）を通常メモリ（１６）のアドレスイネーブ
ルライン（ＡＬ3l〜ＡＬ3n）と接続する。さらに、第１
ＣＡＭ（１２）は、バスライン（１０）からのソースシ
ンボルデータと自身内に格納された多数のソースシンボ
ルデータと比較する。また、第２ＣＡＭ（１４）及び通
常メモリ（１６）は、各々ソースシンボルデータに該当
する可変長コードワード及び長さデータを読み取り、読
み取った可変長コードワート及び長さデータをバスライ
ン（１０）に送り出す。
【００２１】図７は、デコーディングモードの際の図１
に示された適応型可変長符号器の接続状態の説明する図
である。図７において、第１転換部（１８）は、第１Ｃ
ＡＭ（１２）のアドレスイネーブルライン（ＡＬ1l〜Ａ
Ｌ1n）を第２ＣＡＭ（１４）のマッチライン（ＭＬ2l〜
ＭＬ2n）と接続する。一方、第２転換部（２０）第２Ｃ
ＡＭ（１４）のマッチライン（ＭＬ2l〜ＭＬ2n）を通常
メモリ（１６）のアドレスライン等（ＡＬ3l〜ＡＬ3n）
と接続する。さらに、第２ＣＡＭ（１４）はバスライン
（１０）からの可変長コードワードを自身内に格納させ
た多数の可変長さコードワードと比較する。また、第１
ＣＡＭ（１２）及び通常メモリ（１６）は各々可変長コ
ードワードに該当するソースシンボルデータ及び可変長
コードワードに対する長さデータを読み取り、さらに読
み取ったソースシンボルデータ及び長さデータをバスラ
イン（１０）に送り出す。
に示された適応型可変長符号器の接続状態の説明する図
である。図７において、第１転換部（１８）は、第１Ｃ
ＡＭ（１２）のアドレスイネーブルライン（ＡＬ1l〜Ａ
Ｌ1n）を第２ＣＡＭ（１４）のマッチライン（ＭＬ2l〜
ＭＬ2n）と接続する。一方、第２転換部（２０）第２Ｃ
ＡＭ（１４）のマッチライン（ＭＬ2l〜ＭＬ2n）を通常
メモリ（１６）のアドレスライン等（ＡＬ3l〜ＡＬ3n）
と接続する。さらに、第２ＣＡＭ（１４）はバスライン
（１０）からの可変長コードワードを自身内に格納させ
た多数の可変長さコードワードと比較する。また、第１
ＣＡＭ（１２）及び通常メモリ（１６）は各々可変長コ
ードワードに該当するソースシンボルデータ及び可変長
コードワードに対する長さデータを読み取り、さらに読
み取ったソースシンボルデータ及び長さデータをバスラ
イン（１０）に送り出す。
【００２２】
【発明の効果】上述したように、本発明の適応型可変長
符号器は、アクセスが可能なＣＡＭ及びメモリを含み、
可変長コードワード及びソースシンボルデータの変更を
容易にすることができる。さらに、本発明の適応型可変
長符号器は、ソースシンボルによるアドレス指定及び可
変長コードワードによるアドレス指定を切換えて、可変
長コードワードのエンコーディング及びデコーディング
を選択的に行うことができる。
符号器は、アクセスが可能なＣＡＭ及びメモリを含み、
可変長コードワード及びソースシンボルデータの変更を
容易にすることができる。さらに、本発明の適応型可変
長符号器は、ソースシンボルによるアドレス指定及び可
変長コードワードによるアドレス指定を切換えて、可変
長コードワードのエンコーディング及びデコーディング
を選択的に行うことができる。
【図１】本発明の実施例による適応型可変長符号器のブ
ロック図である。
ロック図である。
【図２】図１に示された第１及び第２ＣＡＭを構成する
マスカブルメモリーセルの詳細回路図である。
マスカブルメモリーセルの詳細回路図である。
【図３】図２に示された真偽及び補数のデータ入力ライ
ン側に、ビットデータ及び冗長データを中継するための
ビットデータ中継回路図である。
ン側に、ビットデータ及び冗長データを中継するための
ビットデータ中継回路図である。
【図４】図１の第１転換部を形成するスイッチセルの詳
細回路図である。
細回路図である。
【図５】図１の第２転換部を形成するスイッチセルの詳
細回路図である。
細回路図である。
【図６】エンコーダとして用いられる場合の図１に示さ
れた適応型可変長符号器の接続状態図である。
れた適応型可変長符号器の接続状態図である。
【図７】デコーダとして用いられる場合の図１に示され
た適応型可変長符号器の接続状態図である。
た適応型可変長符号器の接続状態図である。
１０…バスライン、１２…第１ＣＡＭ、１４…第２ＣＡ
Ｍ、１６…通常メモリ、１８…第１転換部、２０…第２
転換部。
Ｍ、１６…通常メモリ、１８…第１転換部、２０…第２
転換部。
Claims (4)
- 【請求項１】 固定長を有する多数のソースシンボルを
格納し、可変長符号化されるソースシンボルに該当する
アドレス信号を発生する第１コンテントアドレサブルメ
モリ手段と、 多数の可変長コードワードを格納し、ソースシンボルに
デコーディングされる可変長コードワードに該当するア
ドレス信号を発生する第２コンテントアドレサブルメモ
リ手段と、 前記第２コンテントアドレサブルメモリ手段に格納され
た夫々の前記可変長コードワードの長さに該当する多数
の長さデータが格納された通常メモリ手段と、 前記第１コンテントアドレサブルメモリ手段が発生した
アドレス信号の前記第２コンテントアドレサブルメモリ
手段側への伝送と、前記第２コンテントアドレサブルメ
モリ手段が発生したアドレス信号の前記第１コンテント
アドレサブルメモリ手段への伝送とを切換える第１転換
手段と、 前記第１コンテントアドレサブルメモリ手段が発生した
アドレス信号、または前記第２コンテントアドレサブル
メモリ手段が発生したアドレス信号を、前記通常メモリ
手段に選択的に供給する第２転換手段と、 を備えることを特徴とする適応型可変長符号器。 - 【請求項２】 前記第１転換手段は、可変長エンコーデ
ィングモードでは前記第１コンテントアドレサブルメモ
リ手段が発生したアドレス信号を前記第２コンテントア
ドレサブルメモリ手段に伝送し、可変長デコーディング
モードでは前記第２コンテントアドレサブルメモリ手段
が発生したアドレス信号を前記第１コンテントアドレサ
ブルメモリ手段に伝送する、ことを特徴とする請求項１
記載の適応型可変長符号器。 - 【請求項３】 前記第１転換手段は、ＭＯＳトランジス
タで形成されたことを特徴とする請求項１記載の適応型
可変長符号器。 - 【請求項４】 前記第２転換手段は、論理演算素子で形
成されたことを特徴とする請求項１記載の適応型可変長
符号器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-2413 | 1993-02-22 | ||
| KR930002413 | 1993-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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