JPH11144494A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH11144494A JPH11144494A JP9310800A JP31080097A JPH11144494A JP H11144494 A JPH11144494 A JP H11144494A JP 9310800 A JP9310800 A JP 9310800A JP 31080097 A JP31080097 A JP 31080097A JP H11144494 A JPH11144494 A JP H11144494A
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- decoder
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不良箇所をクラスタ単位で切り離す半導体メ
モリにおいて、連続アクセス可能空間を広げ、実効的デ
ータの転送レートを高くする。 【解決手段】 ＸアドレスはＸアドレスバッファ１０１
からメインワードデコーダ用部分デコーダ１０２とサブ
ワードデコーダ用部分デコーダ１０４に入力される。メ
インワードデコーダ用部分デコーダ１０２の出力はメイ
ンワードデコーダ１０３に入力され、メインワード線を
出力する。メインワードデコーダ用部分デコーダ１０２
は、デコード信号をラッチするラッチ回路と、ラッチさ
れたアドレスをより上位のアドレスに変換するアドレス
変換回路を有する。
モリにおいて、連続アクセス可能空間を広げ、実効的デ
ータの転送レートを高くする。 【解決手段】 ＸアドレスはＸアドレスバッファ１０１
からメインワードデコーダ用部分デコーダ１０２とサブ
ワードデコーダ用部分デコーダ１０４に入力される。メ
インワードデコーダ用部分デコーダ１０２の出力はメイ
ンワードデコーダ１０３に入力され、メインワード線を
出力する。メインワードデコーダ用部分デコーダ１０２
は、デコード信号をラッチするラッチ回路と、ラッチさ
れたアドレスをより上位のアドレスに変換するアドレス
変換回路を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に不良箇所をクラスタ単位で切り離して使用され
る半導体メモリに関する。
し、特に不良箇所をクラスタ単位で切り離して使用され
る半導体メモリに関する。
【０００２】
【従来の技術】半導体メモリの大容量化にともない、歩
留まりが低下してきている。これに対して、不良アドレ
スを避けて使用することを前提としたメモリが提案され
ている。このような半導体メモリが特開平８−１０２５
２９号公報に記載されている。この従来例のセルアレイ
の配置図を図１０に示す。本従来例はＤＲＡＭであり、
メインワード線とサブワード線からなる２重ワード線構
成が用いられている。したがって、ワード線の選択はメ
インワードデコーダ列４０１およびサブワードデコーダ
列４０２において、Ｘ（ロウ）アドレスに基づいて行わ
れる。
留まりが低下してきている。これに対して、不良アドレ
スを避けて使用することを前提としたメモリが提案され
ている。このような半導体メモリが特開平８−１０２５
２９号公報に記載されている。この従来例のセルアレイ
の配置図を図１０に示す。本従来例はＤＲＡＭであり、
メインワード線とサブワード線からなる２重ワード線構
成が用いられている。したがって、ワード線の選択はメ
インワードデコーダ列４０１およびサブワードデコーダ
列４０２において、Ｘ（ロウ）アドレスに基づいて行わ
れる。
【０００３】本従来例のメインワードデコーダの回路図
を図１１に示す。メインワードデコーダ内には、ｎチャ
ネルＭＯＳトランジスタＭ３とインバータＩＮＶ２４の
入力端との接続点と電源端子Ｖｃｃの間にヒューズ５０
１が設けられ、インバータＩＮＶ２４の出力はｎＭＯＳ
トランジスタＭ３のゲート電極に入力されるとともに、
分岐してアンド回路ＡＮＤの一方の入力端に接続され、
さらにｎＭＯＳトランジスタＭ１のゲート電極に入力さ
れている。ｎＭＯＳトランジスタＭ１，Ｍ２は、プリチ
ャージされたロールコール信号ＲＣＸの電位を制御する
ものである。また、アンド回路ＡＮＤの他の入力端には
ブロック選択信号ＢＳＬを反転するインバータＩＮＶ２
１の出力が接続されている。アドレス信号Ｘ４ＴＸ５Ｔ
ｎ，Ｘ２ＴＸ３ＴｎはＮＡＮＤ回路ＮＡＮＤに入力さ
れ、ＮＡＮＤ回路ＮＡＮＤの出力はブロック選択信号Ｂ
ＳＬの反転信号とともに第１のＮＯＲ回路ＮＯＲ１に入
力され、第１のＮＯＲ回路ＮＯＲ１の出力はＡＮＤ回路
ＡＮＤの出力とともに第２のＮＯＲ回路ＮＯＲ２に入力
され、またロールコール信号ＲＣＸを制御するｎＭＯＳ
トランジスタＭ２のゲート電極に入力されている。第１
のＮＯＲ回路ＮＯＲ１の出力はインバータＩＮＶ２２お
よび昇圧された電源電圧ＶＢＯＵＴで駆動されるインバ
ータ（ドライバ）ＩＮＶ２３を介してメインワード線Ｍ
ＷＬに接続され、第２のＮＯＲ回路ＮＯＲ２の出力はメ
インワード線ＭＷＬＢに接続されている。
を図１１に示す。メインワードデコーダ内には、ｎチャ
ネルＭＯＳトランジスタＭ３とインバータＩＮＶ２４の
入力端との接続点と電源端子Ｖｃｃの間にヒューズ５０
１が設けられ、インバータＩＮＶ２４の出力はｎＭＯＳ
トランジスタＭ３のゲート電極に入力されるとともに、
分岐してアンド回路ＡＮＤの一方の入力端に接続され、
さらにｎＭＯＳトランジスタＭ１のゲート電極に入力さ
れている。ｎＭＯＳトランジスタＭ１，Ｍ２は、プリチ
ャージされたロールコール信号ＲＣＸの電位を制御する
ものである。また、アンド回路ＡＮＤの他の入力端には
ブロック選択信号ＢＳＬを反転するインバータＩＮＶ２
１の出力が接続されている。アドレス信号Ｘ４ＴＸ５Ｔ
ｎ，Ｘ２ＴＸ３ＴｎはＮＡＮＤ回路ＮＡＮＤに入力さ
れ、ＮＡＮＤ回路ＮＡＮＤの出力はブロック選択信号Ｂ
ＳＬの反転信号とともに第１のＮＯＲ回路ＮＯＲ１に入
力され、第１のＮＯＲ回路ＮＯＲ１の出力はＡＮＤ回路
ＡＮＤの出力とともに第２のＮＯＲ回路ＮＯＲ２に入力
され、またロールコール信号ＲＣＸを制御するｎＭＯＳ
トランジスタＭ２のゲート電極に入力されている。第１
のＮＯＲ回路ＮＯＲ１の出力はインバータＩＮＶ２２お
よび昇圧された電源電圧ＶＢＯＵＴで駆動されるインバ
ータ（ドライバ）ＩＮＶ２３を介してメインワード線Ｍ
ＷＬに接続され、第２のＮＯＲ回路ＮＯＲ２の出力はメ
インワード線ＭＷＬＢに接続されている。
【０００４】ヒューズ５０１を切断することにより、こ
のメインワードデコーダから出力されるメインワード線
ＭＷＬにつながるワード線およびそれにつながるメモリ
セルを無効とする。この切断がなされているかどうか
は、外部からロールコールテストにより読み出すことが
できる。ロールコールテストモードでは、ワイアードＯ
Ｒの論理で接続されたロールコール信号ＲＣＸがロウレ
ベルに引き落されることが検出される。本従来例のＤＲ
ＡＭの使用者は、まずロールコールテストを行い、不良
クラスタ（クラスタは複数個のセクタで構成される。）
のＸアドレスを不良クラスタアドレスのテーブルに登録
してから使用する。
のメインワードデコーダから出力されるメインワード線
ＭＷＬにつながるワード線およびそれにつながるメモリ
セルを無効とする。この切断がなされているかどうか
は、外部からロールコールテストにより読み出すことが
できる。ロールコールテストモードでは、ワイアードＯ
Ｒの論理で接続されたロールコール信号ＲＣＸがロウレ
ベルに引き落されることが検出される。本従来例のＤＲ
ＡＭの使用者は、まずロールコールテストを行い、不良
クラスタ（クラスタは複数個のセクタで構成される。）
のＸアドレスを不良クラスタアドレスのテーブルに登録
してから使用する。
【０００５】一方、歩留まり低下の対策として、不良品
のアドレスを変換して、１／４の容量のメモリとして使
用することが提案されている。これは、特開平７−８５
６９６号公報に記載されている。この従来例のブロック
配置図を図１２に示す。本従来例は、メイン・サブワー
ド線構成はとっていない。本従来例のアドレス系回路の
ブロック図を図１３に示す。
のアドレスを変換して、１／４の容量のメモリとして使
用することが提案されている。これは、特開平７−８５
６９６号公報に記載されている。この従来例のブロック
配置図を図１２に示す。本従来例は、メイン・サブワー
ド線構成はとっていない。本従来例のアドレス系回路の
ブロック図を図１３に示す。
【０００６】本従来例では、ＸアドレスがＸ０からＸ９
まで、ＹアドレスがＹ０からＹ９まである。最上位のア
ドレスはＸ９とＹ９である。この２つのアドレスにより
メモリ内部は４分割されている。図１２のように、（Ｘ
９，Ｙ９）＝（０，０）と（０，１）のブロックに不良
セルがあった場合、（Ｘ９，Ｙ９）＝（０，０）が入力
されたときに物理的には（１，０）のブロックが選ばれ
るように図１３のアドレス変換回路によりアドレスを変
換する。そして他の３つのブロックを無効とし１／４の
容量のメモリとして出荷する。
まで、ＹアドレスがＹ０からＹ９まである。最上位のア
ドレスはＸ９とＹ９である。この２つのアドレスにより
メモリ内部は４分割されている。図１２のように、（Ｘ
９，Ｙ９）＝（０，０）と（０，１）のブロックに不良
セルがあった場合、（Ｘ９，Ｙ９）＝（０，０）が入力
されたときに物理的には（１，０）のブロックが選ばれ
るように図１３のアドレス変換回路によりアドレスを変
換する。そして他の３つのブロックを無効とし１／４の
容量のメモリとして出荷する。
【０００７】一方、ハードディスク等のファイル装置
は、バス配線数を減らすために入出力バスは同一配線で
ある。このように、入出力共用のバスでは、バスの使用
効率を上げるためにコマンドで最初のセクタアドレスと
連続的にアクセスするセクタ数を入力し、あとは入出力
データのみを転送する動作モードが準備されている。こ
の動作モードでは、セクタ毎にコマンドを入れる必要が
ないのでバスの使用効率が上がる。しかしながら、不良
クラスタが存在し、セクタアドレスが連続していない場
合、連続アクセスの動作モードは利用できない。
は、バス配線数を減らすために入出力バスは同一配線で
ある。このように、入出力共用のバスでは、バスの使用
効率を上げるためにコマンドで最初のセクタアドレスと
連続的にアクセスするセクタ数を入力し、あとは入出力
データのみを転送する動作モードが準備されている。こ
の動作モードでは、セクタ毎にコマンドを入れる必要が
ないのでバスの使用効率が上がる。しかしながら、不良
クラスタが存在し、セクタアドレスが連続していない場
合、連続アクセスの動作モードは利用できない。
【０００８】
【発明が解決しようとする課題】第１の従来例では不良
クラスタがあった場合、連続アクセスモードを利用でき
ないためデータのスループットが悪くなるという問題が
あった。また、第２の従来例では、容量を１／４とする
ため、容量が大幅に減少するという問題があった。
クラスタがあった場合、連続アクセスモードを利用でき
ないためデータのスループットが悪くなるという問題が
あった。また、第２の従来例では、容量を１／４とする
ため、容量が大幅に減少するという問題があった。
【０００９】本発明の目的は、連続アクセス可能な領域
が広く、実効的なデータ伝送レートが高い半導体メモリ
を提供することにある。
が広く、実効的なデータ伝送レートが高い半導体メモリ
を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、デコーダ内に
不良アドレスを切り離す回路手段を有し、切り離すべき
不良があった場合、その場所をアドレス変換により、上
位アドレスに集め、連続アクセスできる空間を広げる。
このアドレス変換のために、本発明は、アドレスデコー
ド回路内にラッチ回路と、ラッチされたアドレスを変換
するアドレス変換回路を有する。
不良アドレスを切り離す回路手段を有し、切り離すべき
不良があった場合、その場所をアドレス変換により、上
位アドレスに集め、連続アクセスできる空間を広げる。
このアドレス変換のために、本発明は、アドレスデコー
ド回路内にラッチ回路と、ラッチされたアドレスを変換
するアドレス変換回路を有する。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】本実施形態の半導体メモリはメイン・サブ
ワード線方式を採用しており、図１に示すように、Ｘア
ドレスバッファ１０１とメインワードデコーダ用部分デ
コーダ１０２とメインワードデコーダ１０３とサブワー
ドデコーダ用部分デコーダ１０４とサブワードデコーダ
１０５とＹアドレスバッファ１０６とコラムデコーダ１
０７を有している。
ワード線方式を採用しており、図１に示すように、Ｘア
ドレスバッファ１０１とメインワードデコーダ用部分デ
コーダ１０２とメインワードデコーダ１０３とサブワー
ドデコーダ用部分デコーダ１０４とサブワードデコーダ
１０５とＹアドレスバッファ１０６とコラムデコーダ１
０７を有している。
【００１３】Ｘアドレス（Ｘｉ）はＸアドレスバッファ
１０１からメインワードデコーダ用部分デコーダ１０２
およびサブワードデコーダ用部分デコーダ１０４に入力
される。メインワードデコーダ用部分デコーダ１０２の
出力はメインワードデコーダ１０３に入力され、メイン
ワード線が出力される。このメインワードデコーダ１０
３は、図１１に示した従来例と同じものである。メイン
ワード線はサブワードデコーダ１０５に入力され、サブ
ワード線を選択する。サブワード線２本分のセルを１セ
クタとする。一方、メインワード線は１６本のサブワー
ド線を選択するので８セクタで構成されることになる。
このセクタの集合体をクラスタと呼ぶ。本実施形態は、
メインワードデコーダ列単位でアドレス変換を行う。最
下位から２つのＸアドレスＸ０，Ｘ１は部分デコードさ
れてから、サブワードデコーダ１０５に入力される。サ
ブワードデコーダ１０５は、メインワード線に含まれる
アドレスとメインワード線に含まれないアドレスとで、
最終的に全てのアドレスをデコードし、２本の（２本に
は深い意味はない。１本でも４本でもよい）サブワード
線を選択する。通常、サブワードデコーダ１０５には、
メインワード線と部分デコードした信号を入れる。部分
デコードする理由は、サブワードデコーダ１０５の回路
構成を簡単にできるためである。サブワードデコーダ１
０５はチップ上の数が多いため面積を小さくできる。
１０１からメインワードデコーダ用部分デコーダ１０２
およびサブワードデコーダ用部分デコーダ１０４に入力
される。メインワードデコーダ用部分デコーダ１０２の
出力はメインワードデコーダ１０３に入力され、メイン
ワード線が出力される。このメインワードデコーダ１０
３は、図１１に示した従来例と同じものである。メイン
ワード線はサブワードデコーダ１０５に入力され、サブ
ワード線を選択する。サブワード線２本分のセルを１セ
クタとする。一方、メインワード線は１６本のサブワー
ド線を選択するので８セクタで構成されることになる。
このセクタの集合体をクラスタと呼ぶ。本実施形態は、
メインワードデコーダ列単位でアドレス変換を行う。最
下位から２つのＸアドレスＸ０，Ｘ１は部分デコードさ
れてから、サブワードデコーダ１０５に入力される。サ
ブワードデコーダ１０５は、メインワード線に含まれる
アドレスとメインワード線に含まれないアドレスとで、
最終的に全てのアドレスをデコードし、２本の（２本に
は深い意味はない。１本でも４本でもよい）サブワード
線を選択する。通常、サブワードデコーダ１０５には、
メインワード線と部分デコードした信号を入れる。部分
デコードする理由は、サブワードデコーダ１０５の回路
構成を簡単にできるためである。サブワードデコーダ１
０５はチップ上の数が多いため面積を小さくできる。
【００１４】図５に本実施形態のアドレス変換の例を示
す。不良のクラスタのＸアドレスは、メインワードデコ
ーダ１０３でデコードされるＸ８からＸ２のアドレスで
示すと、“０００１０１０”である。このアドレスのう
ち、Ｘ２，Ｘ４，Ｘ６，Ｘ７，Ｘ８が反転され、“１１
１１１１１”に変換される。このアドレス変換により連
続してセクタをアクセスできる容量が増加している。す
なわち、外部から“０００１０１０”のクラスタを選択
しようとしてアドレスを入力したとき、物理的には“１
１１１１１１”のクラスタが選択される。物理的に“０
００１０１０”にあるクラスタは不良であるが、“１１
１１１１１”にあるクラスタは、良品なので、下記のよ
うにとぎれなく連続的にセクタをアクセスすることがで
きる。
す。不良のクラスタのＸアドレスは、メインワードデコ
ーダ１０３でデコードされるＸ８からＸ２のアドレスで
示すと、“０００１０１０”である。このアドレスのう
ち、Ｘ２，Ｘ４，Ｘ６，Ｘ７，Ｘ８が反転され、“１１
１１１１１”に変換される。このアドレス変換により連
続してセクタをアクセスできる容量が増加している。す
なわち、外部から“０００１０１０”のクラスタを選択
しようとしてアドレスを入力したとき、物理的には“１
１１１１１１”のクラスタが選択される。物理的に“０
００１０１０”にあるクラスタは不良であるが、“１１
１１１１１”にあるクラスタは、良品なので、下記のよ
うにとぎれなく連続的にセクタをアクセスすることがで
きる。
【００１５】“０００００００”→“００００００１”
→・・・“０００１００１”→“０００１０１０”→
“０００１０１１”→・・・“１１１１１００”→“１
１１１１０１”→“１１１１１１０” 図５の右側の表は、図４のヒューズを切るか切らないか
を示している。
→・・・“０００１００１”→“０００１０１０”→
“０００１０１１”→・・・“１１１１１００”→“１
１１１１０１”→“１１１１１１０” 図５の右側の表は、図４のヒューズを切るか切らないか
を示している。
【００１６】不良クラスタが２つある場合を図８に示
す。この場合は、全アドレスを反転させることにより、
クラスタアドレス“０００００００”から“１０１１１
１１”の一つ前のクラスタまで連続的にアクセスできる
ようになる。不良のクラスタを見かけ上、より上位のア
ドレスに変換するため変換先のアドレスの一つ手前のア
ドレスのクラスタまでアクセスできる。
す。この場合は、全アドレスを反転させることにより、
クラスタアドレス“０００００００”から“１０１１１
１１”の一つ前のクラスタまで連続的にアクセスできる
ようになる。不良のクラスタを見かけ上、より上位のア
ドレスに変換するため変換先のアドレスの一つ手前のア
ドレスのクラスタまでアクセスできる。
【００１７】図２は図１の半導体メモリの回路配置を示
している。
している。
【００１８】メモリセルアレイ２０１はメインワードデ
コーダ領域２０２と周辺回路領域２０３により８つに分
割されている。メインワードデコーダ領域２０２とＹデ
コーダ領域２０４の交点に部分デコーダ領域２０５があ
り、メインワードデコーダ用部分デコーダ１０２が配置
されている。メインワードデコーダ用部分デコーダ１０
２の回路図を図３に示す。インバータＩＮＶ４、ＩＮＶ
５およびＰＭＯＳトランジスタＰＭ２、ＰＭ４およびＮ
ＭＯＳトランジスタＮＭ２、ＮＭ４はアドレスＸ２をラ
ッチ信号ＸＬＡＴｎでラッチするＤラッチ回路を構成し
ている。インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、Ｐ
ＭＯＳトランジスタＰＭ１，ＰＭ３およびＮＭＯＳトラ
ンジスタのＮＭ１，ＮＭ３はアドレスＸ３をラッチ信号
ＸＬＡＴｎでラッチするＤラッチ回路を構成している。
インバータＩＮＶ７，ＩＮＶ８，ＩＮＶ９およびＰＭＯ
ＳトランジスタＰＭ５，ＰＭ６およびＮＭＯＳトランジ
スタＮＭ５，ＮＭ６はアドレスＸ２用のアドレス変換回
路を構成している。インバータＩＮＶ１０，ＩＮＶ１
１，ＩＮＶ１２およびＰＭＯＳトランジスタＰＭ７，Ｐ
Ｍ８およびＮＭＯＳトランジスタＮＭ７，ＮＭ８はアド
レスＸ３用のアドレス変換回路を構成している。アドレ
スＸ２、Ｘ３はＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ３で
デコードされ、インバータＩＮＶ１３〜ＩＮＶ１６で増
幅される。
コーダ領域２０２と周辺回路領域２０３により８つに分
割されている。メインワードデコーダ領域２０２とＹデ
コーダ領域２０４の交点に部分デコーダ領域２０５があ
り、メインワードデコーダ用部分デコーダ１０２が配置
されている。メインワードデコーダ用部分デコーダ１０
２の回路図を図３に示す。インバータＩＮＶ４、ＩＮＶ
５およびＰＭＯＳトランジスタＰＭ２、ＰＭ４およびＮ
ＭＯＳトランジスタＮＭ２、ＮＭ４はアドレスＸ２をラ
ッチ信号ＸＬＡＴｎでラッチするＤラッチ回路を構成し
ている。インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、Ｐ
ＭＯＳトランジスタＰＭ１，ＰＭ３およびＮＭＯＳトラ
ンジスタのＮＭ１，ＮＭ３はアドレスＸ３をラッチ信号
ＸＬＡＴｎでラッチするＤラッチ回路を構成している。
インバータＩＮＶ７，ＩＮＶ８，ＩＮＶ９およびＰＭＯ
ＳトランジスタＰＭ５，ＰＭ６およびＮＭＯＳトランジ
スタＮＭ５，ＮＭ６はアドレスＸ２用のアドレス変換回
路を構成している。インバータＩＮＶ１０，ＩＮＶ１
１，ＩＮＶ１２およびＰＭＯＳトランジスタＰＭ７，Ｐ
Ｍ８およびＮＭＯＳトランジスタＮＭ７，ＮＭ８はアド
レスＸ３用のアドレス変換回路を構成している。アドレ
スＸ２、Ｘ３はＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ３で
デコードされ、インバータＩＮＶ１３〜ＩＮＶ１６で増
幅される。
【００１９】例えば、Ｘ２アドレスはラッチ信号ＸＬＡ
Ｔｎがハイレベルの間にＤラッチ回路に取り込まれ、ロ
ウの間にラッチされる。このラッチされたアドレスの値
をアドレス変換回路で反転したほうが、不良のクラスタ
をより上位のアドレスに変換できる場合は信号Ｘ２ＲＥ
Ｖｎをハイレベルとする。信号Ｘ２ＲＥＶｎ等は、図４
に示すヒューズ回路により作られる。ヒューズを切断し
た場合は、Ｘ２は反転した値に変換される。大きな面積
となるヒューズ回路は、部分デコーダ領域２０５のよう
な大きさがデコーダによって決められている場所ではな
く、周辺回路領域２０３の外側の場所（図２のヒューズ
回路２０６）に配置される。大容量ＤＲＡＭでは配線遅
延を均一化するために、信号線が階層構造をとっており
チップ中央部に集中するため、周辺回路領域２０３の外
側の場所はレイアウト的には余裕がある。比較のために
従来の部分デコード回路を図１４に示す。
Ｔｎがハイレベルの間にＤラッチ回路に取り込まれ、ロ
ウの間にラッチされる。このラッチされたアドレスの値
をアドレス変換回路で反転したほうが、不良のクラスタ
をより上位のアドレスに変換できる場合は信号Ｘ２ＲＥ
Ｖｎをハイレベルとする。信号Ｘ２ＲＥＶｎ等は、図４
に示すヒューズ回路により作られる。ヒューズを切断し
た場合は、Ｘ２は反転した値に変換される。大きな面積
となるヒューズ回路は、部分デコーダ領域２０５のよう
な大きさがデコーダによって決められている場所ではな
く、周辺回路領域２０３の外側の場所（図２のヒューズ
回路２０６）に配置される。大容量ＤＲＡＭでは配線遅
延を均一化するために、信号線が階層構造をとっており
チップ中央部に集中するため、周辺回路領域２０３の外
側の場所はレイアウト的には余裕がある。比較のために
従来の部分デコード回路を図１４に示す。
【００２０】次に、本実施形態の半導体メモリをリダン
ダンシ回路と組み合わせて使用する場合について述べ
る。この場合、置換用のメインワード線は、各メモリブ
ロック毎に１個配置されている。しかしながら、図９に
示すように、一つのブロックでメインワード線がショー
トしたことにより、２つのクラスタが不良となることが
ある。この場合、リダンダンシワード線が選択されたと
きのみアドレスＸ６の変換を行い、その後予備のメイン
ワード線と置換する。ショートしたために２つのクラス
タが不良となった場合、置換用に準備されたメインワー
ド線（クラスタ）がブロック内で不足し、隣接のブロッ
クの置換用のメインワード線（クラスタ）を使用するた
めである。
ダンシ回路と組み合わせて使用する場合について述べ
る。この場合、置換用のメインワード線は、各メモリブ
ロック毎に１個配置されている。しかしながら、図９に
示すように、一つのブロックでメインワード線がショー
トしたことにより、２つのクラスタが不良となることが
ある。この場合、リダンダンシワード線が選択されたと
きのみアドレスＸ６の変換を行い、その後予備のメイン
ワード線と置換する。ショートしたために２つのクラス
タが不良となった場合、置換用に準備されたメインワー
ド線（クラスタ）がブロック内で不足し、隣接のブロッ
クの置換用のメインワード線（クラスタ）を使用するた
めである。
【００２１】具体的なヒューズ回路を図６に示す。２Ｘ
ＲＥＶｎ、３ＸＲＥＶｎ，・・・，６ＸＲＥＶｎはそれ
ぞれアドレスＸ２，Ｘ３，・・・，Ｘ６のアドレス変換
回路（図３）のラッチ信号である。リダンダンシワード
線活性化信号ＸＲＥＤｎｉがハイレベルとなったときの
み、アドレス変換回路でアドレスが変換されるようにな
る。図７に本実施形態におけるブロック選択信号生成回
路を示す。この回路はメインワードデコーダ領域とセン
スアンプ領域の交点領域に配置される。Ｘ６Ｔは、部分
デコード領域で増幅されたアドレスＸ６の信号であり、
Ｘ７Ｔ８Ｔは、アドレスＸ７とＸ８がデコードされた信
号である。ＢＳＬは、ブロック選択信号でありメインワ
ードデコーダ等の選択を行う。ＰＢＬｉは、センスアン
プ列の選択信号であり、センスアンプ列は２ブロックで
共有されているためブロック選択信号のＯＲをとった論
理となる。図７の回路の出力のうち、ＰＢＬｉはセンス
アンプ列に、ＢＳＬｉはメインワードデコーダ列へ入力
される。センスアンプを挟んだメモリブロックの選択は
アドレスＸ６で行われているが、センスアンプは二つの
ブロックで共有であり、ビット線プリチャージ停止信号
ＰＢＬｉには関係がない。ＤＲＡＭの場合、プリチャー
ジが停止されてからワード線が上がるため、アドレスＸ
６の変換がリダンダンシ信号ＸＲＥＤｉが活性化されて
から行われても、アクセス時間への影響は小さい、すな
わち、Ｘ６のアドレスは、他のブロック選択のアドレス
よりも遅くてよい。
ＲＥＶｎ、３ＸＲＥＶｎ，・・・，６ＸＲＥＶｎはそれ
ぞれアドレスＸ２，Ｘ３，・・・，Ｘ６のアドレス変換
回路（図３）のラッチ信号である。リダンダンシワード
線活性化信号ＸＲＥＤｎｉがハイレベルとなったときの
み、アドレス変換回路でアドレスが変換されるようにな
る。図７に本実施形態におけるブロック選択信号生成回
路を示す。この回路はメインワードデコーダ領域とセン
スアンプ領域の交点領域に配置される。Ｘ６Ｔは、部分
デコード領域で増幅されたアドレスＸ６の信号であり、
Ｘ７Ｔ８Ｔは、アドレスＸ７とＸ８がデコードされた信
号である。ＢＳＬは、ブロック選択信号でありメインワ
ードデコーダ等の選択を行う。ＰＢＬｉは、センスアン
プ列の選択信号であり、センスアンプ列は２ブロックで
共有されているためブロック選択信号のＯＲをとった論
理となる。図７の回路の出力のうち、ＰＢＬｉはセンス
アンプ列に、ＢＳＬｉはメインワードデコーダ列へ入力
される。センスアンプを挟んだメモリブロックの選択は
アドレスＸ６で行われているが、センスアンプは二つの
ブロックで共有であり、ビット線プリチャージ停止信号
ＰＢＬｉには関係がない。ＤＲＡＭの場合、プリチャー
ジが停止されてからワード線が上がるため、アドレスＸ
６の変換がリダンダンシ信号ＸＲＥＤｉが活性化されて
から行われても、アクセス時間への影響は小さい、すな
わち、Ｘ６のアドレスは、他のブロック選択のアドレス
よりも遅くてよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
アドレスを部分デコーダ単位で変換するため多くの不良
クラスタが存在しても、広い連続アクセス可能な領域を
確保でき、これにより、結果として実効的なデータ転送
レートが大きくなる。また、デコーダ内でアドレスを反
転することのみでアドレス変換を行っているため、回路
要素の増加が少なく、アドレス変換回路とデコーダの交
点の配置することができるため、チップ面積の増加がほ
とんどない。また、リダンダンシ回路と組み合わせるこ
とで、より広い連続アクセス可能な領域を確保できる。
アドレスを部分デコーダ単位で変換するため多くの不良
クラスタが存在しても、広い連続アクセス可能な領域を
確保でき、これにより、結果として実効的なデータ転送
レートが大きくなる。また、デコーダ内でアドレスを反
転することのみでアドレス変換を行っているため、回路
要素の増加が少なく、アドレス変換回路とデコーダの交
点の配置することができるため、チップ面積の増加がほ
とんどない。また、リダンダンシ回路と組み合わせるこ
とで、より広い連続アクセス可能な領域を確保できる。
【図１】本発明の一実施形態の半導体メモリの回路図で
ある。
ある。
【図２】図１の半導体メモリの回路の配置図である。
【図３】Ｄラッチ回路とアドレス変換回路の回路図であ
る。
る。
【図４】本発明の一実施形態におけるヒューズ回路の回
路図である。
路図である。
【図５】本実施形態におけるアドレス変換を示した配置
図である。
図である。
【図６】本発明の他の実施形態におけるヒューズ回路の
回路図である。
回路図である。
【図７】本実施形態におけるブロック選択信号生成回路
の回路図である。
の回路図である。
【図８】本発明の実施形態における他のアドレス変換を
示した配置図である。
示した配置図である。
【図９】図８のアドレス変換を示した配置図である。
【図１０】第１の従来例の回路の配置図である。
【図１１】第１の従来例および図１の実施形態のメイン
ワードデコーダの回路図である。
ワードデコーダの回路図である。
【図１２】第２の従来例の回路の配置図である。
【図１３】第２の従来例のアドレス系回路の信号を示す
ブロック図である。
ブロック図である。
【図１４】従来例の部分デコード回路の回路図である。
１０１ Ｘアドレスバッファ １０２ メインワードデコーダ用部分デコーダ １０３ メインワードデコーダ １０４ サブワードデコーダ用部分デコーダ １０５ サブワードデコーダ １０６ Ｙアドレスバッファ １０７ コラムデコーダ １０８ センスアンプ １０９，１１０ 不良クラスタ ２０１ メモリセルアレイ ２０２ メインワードデコーダ領域 ２０３ 周辺回路領域 ２０４ Ｙデコーダ領域 ２０５ 部分デコーダ領域 ２０６ ヒューズ回路 ＩＮＶ１〜ＩＮＶ１６ インバータ ＰＭ１〜ＰＭ８ ＰＭＯＳトランジスタ ＮＭ１〜ＮＭ８ ＮＭＯＳトランジスタ ＮＡＮＤ１〜ＮＡＮＤ４ ＮＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/82 Ｇ１１Ｃ 11/34 ３７１Ｄ 27/108 Ｈ０１Ｌ 21/82 Ｒ 21/8242 27/10 ６８１Ｅ
Claims (3)
- 【請求項１】 不良箇所をクラスタ単位で切り離して使
用される半導体メモリにおいて、アドレスデコード回路
内にラッチ回路と、ラッチされた不良アドレスをより上
位のアドレスに変換するアドレス変換回路を有すること
を特徴とする半導体メモリ。 - 【請求項２】 冗長ワード線を有し、アドレス変換によ
りセンスアンプを挟んだ逆側のセルアレイの冗長セルを
使用する請求項１記載の半導体メモリ。 - 【請求項３】 前記アドレス変換回路がメインワード線
デコーダとコラムデコーダの交点領域に配置されている
請求項１記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310800A JPH11144494A (ja) | 1997-11-12 | 1997-11-12 | 半導体メモリ |
| US09/187,985 US6195299B1 (en) | 1997-11-12 | 1998-11-09 | Semiconductor memory device having an address exchanging circuit |
| KR1019980048258A KR19990045202A (ko) | 1997-11-12 | 1998-11-11 | 어드레스 교체 회로를 갖는 반도체 메모리 장치 |
| CN98124736A CN1217548A (zh) | 1997-11-12 | 1998-11-12 | 具有地址转换电路的半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310800A JPH11144494A (ja) | 1997-11-12 | 1997-11-12 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144494A true JPH11144494A (ja) | 1999-05-28 |
Family
ID=18009604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9310800A Pending JPH11144494A (ja) | 1997-11-12 | 1997-11-12 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6195299B1 (ja) |
| JP (1) | JPH11144494A (ja) |
| KR (1) | KR19990045202A (ja) |
| CN (1) | CN1217548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6349064B1 (en) | 2000-08-10 | 2002-02-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of independent selection of normal and redundant memory cells after programming of redundant address |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496876B1 (en) * | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
| US6310805B1 (en) * | 2000-03-07 | 2001-10-30 | Advanced Micro Devices, Inc. | Architecture for a dual-bank page mode memory with redundancy |
| US7613060B2 (en) * | 2007-05-21 | 2009-11-03 | Micron Technology, Inc. | Methods, circuits, and systems to select memory regions |
| JP5293062B2 (ja) * | 2008-10-03 | 2013-09-18 | 富士通株式会社 | コンピュータ装置、メモリ診断方法、及びメモリ診断制御プログラム |
| US20100169729A1 (en) * | 2008-12-30 | 2010-07-01 | Datta Shamanna M | Enabling an integrated memory controller to transparently work with defective memory devices |
| CN102800343B (zh) * | 2012-08-29 | 2014-12-17 | 青岛海信网络科技股份有限公司 | 车载视频存储方法及装置 |
| KR102003851B1 (ko) * | 2012-08-31 | 2019-10-01 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 시스템 |
| US9030897B2 (en) * | 2012-08-31 | 2015-05-12 | SK Hynix Inc. | Memory and memory system for preventing degradation of data |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189996A (ja) * | 1991-09-05 | 1993-07-30 | Hitachi Ltd | 半導体記憶装置 |
| JP2818529B2 (ja) * | 1993-03-08 | 1998-10-30 | 日本電気アイシーマイコンシステム株式会社 | 情報記憶装置 |
| JPH0785696A (ja) | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JP3226425B2 (ja) * | 1994-09-09 | 2001-11-05 | 富士通株式会社 | 半導体記憶装置 |
| JP2785717B2 (ja) | 1994-09-30 | 1998-08-13 | 日本電気株式会社 | 半導体記憶装置 |
| JPH10241398A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | 半導体メモリ装置 |
-
1997
- 1997-11-12 JP JP9310800A patent/JPH11144494A/ja active Pending
-
1998
- 1998-11-09 US US09/187,985 patent/US6195299B1/en not_active Expired - Fee Related
- 1998-11-11 KR KR1019980048258A patent/KR19990045202A/ko not_active Ceased
- 1998-11-12 CN CN98124736A patent/CN1217548A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6349064B1 (en) | 2000-08-10 | 2002-02-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of independent selection of normal and redundant memory cells after programming of redundant address |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990045202A (ko) | 1999-06-25 |
| US6195299B1 (en) | 2001-02-27 |
| CN1217548A (zh) | 1999-05-26 |
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