JPH07230104A - アクティブマトリクス型表示素子及びその製造方法 - Google Patents

アクティブマトリクス型表示素子及びその製造方法

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JPH07230104A
JPH07230104A JP30863394A JP30863394A JPH07230104A JP H07230104 A JPH07230104 A JP H07230104A JP 30863394 A JP30863394 A JP 30863394A JP 30863394 A JP30863394 A JP 30863394A JP H07230104 A JPH07230104 A JP H07230104A
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active matrix
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matrix type
scanning line
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Yoshihiro Asai
義裕 浅井
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Abstract

(57)【要約】 【構成】 ＴＦＴをスイッチング素子として用いたアク
ティブマトリクス型液晶表示素子において、ＴＦＴのチ
ャネル上にチャネル保護膜を形成し、かつ信号線とこれ
に重畳部を有するように設けられた延在電極との間にＴ
ＦＴのゲート絶縁膜、半導体層と同一工程で作製された
誘電体層を介挿する。 【効果】 高い開口率を実現し、また製造工程における
層間ショートを低減する。また液晶表示素子の駆動条件
によらず表示むらの発生を低減することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Th
in Film Transistor, 以下、ＴＦＴと称する）をスイッ
チ素子として表示画素電極アレイを構成したアクティブ
マトリクス型表示素子に関する。
【０００２】
【従来の技術】一般的なアクティブマトリクス型液晶表
示素子は、液晶物質がアレイ基板と対向基板との間隙に
封入された基本構成を有する。アレイ基板は、ガラスな
どの光透過性基板上に形成される複数の表示画素電極の
マトリクスアレイ、これら画素電極の行に沿って形成さ
れる複数の走査線、これら画素電極の列に沿って形成さ
れる複数の信号線、これら画素電極にそれぞれ接続され
る走査線および信号線からの電圧信号に応じて表示画素
電極を制御する複数のＴＦＴ、および各々対応する画素
電極に絶縁膜を介して容量結合される複数の蓄積容量線
を含む。
【０００３】対向基板は、表示画素電極のマトリクスア
レイに対向してガラスなどの光透過性基板上に形成され
た対向電極およびこれら表示画素電極の相互間の領域を
遮光するブラックマトリクスを含む。液晶表示素子がカ
ラー表示に用いられる場合、着色層が対向基板上でブラ
ックマトリクスによって囲まれ表示画素電極に対向する
領域にそれぞれ形成される。
【０００４】この液晶表示素子は、画面上方の行から順
番に走査線の一本に選択パルスを供給し、残りの走査線
に非選択パルスを供給する。各ＴＦＴは対応走査線から
印加される選択パルスにより所定の書込期間だけ導通状
態にされ、この間対応信号線に印加された信号の電位を
対応画素電極に書き込む。また、各ＴＦＴは対応走査線
から印加される非選択パルスにより所定の保持期間だけ
非導通状態にされ、この間表示画素電極に書き込まれた
電位は、表示画素電極と対向電極との間で形成される画
素容量および表示画素電極と蓄積容量線との間で形成さ
れる蓄積容量によって保持される。この保持期間は選択
パルスの遮断から再印加までの時間に等しい。液晶の透
過率は対向電極とこの対向電極に対向する表示画素電極
の部分においてこれら２つの電極の電位差に応じて変化
する。液晶表示素子は液晶の透過率分布を表示画素電極
の配置を基準として制御することにより後方光源からの
光源光を変調し、輝度分布が液晶の透過率分布に依存し
た画像を表示する。
【０００５】
【発明が解決しようとする課題】各画素の開口率はこの
画素全体の面積に対する光透過面積の割合によって表さ
れる。従来、この開口率は一般に３０％〜４０％程度と
いう極めて低い値であった。このため、液晶表示素子を
透過した変調光において所望の最大輝度を達成すること
が難しかった。この対策として、光源の発光量を増加さ
れることが考えられるが、これは消費電力の増大を招く
という欠点がある。
【０００６】別の対策として、それぞれの画素を駆動す
る回路の占有面積を小さくすることが考えられるが、こ
れは製造上の歩留低下につながる危険性が大きい。本発
明の目的は、上述の技術的背景に鑑み、光学的および電
気的特性に優れ、また高い生産効率を実現するのに好適
なアクティブマトリクス型表示素子を提供することにあ
る。
【０００７】
【課題を解決するための手段】この発明の第１発明に係
るアクティブマトリクス型表示素子は、絶縁基板上に配
設された走査線及び前記走査線とゲート絶縁膜を介して
交差するように信号線が設けられ、前記ゲート絶縁膜上
に形成された半導体層の所定領域をチャネル領域として
有する薄膜トランジスタを介して前記信号線に対し電気
的に接続された表示画素電極を有する容量駆動型画素が
前記走査線と信号線との交差部に対応して配置され、前
記薄膜トランジスタはチャネル領域の半導体層上にチャ
ネル保護膜を有し、前記信号線はその延在方向に沿って
設けられた前記信号線よりも幅広の延在電極との間で前
記ゲート絶縁膜および前記半導体層と同じ層の積層膜を
介して重畳する重畳部を有し、前記延在電極は前記表示
画素電極との間で蓄積容量を形成することを特徴とす
る。
【０００８】またこの発明の第２発明に係るアクティブ
マトリクス型表示素子は、前記重畳部において前記信号
線と前記延在電極との間には前記前記チャネル保護膜と
同層の膜が介在することを特徴とする。
【０００９】この発明の第３発明に係るアクティブマト
リクス型表示素子は、前記重畳部よりはみ出した前記延
在電極上に前記ゲート絶縁膜を介して前記表示画素電極
が形成されていることを特徴とする。
【００１０】またこの発明の第４発明に係るアクティブ
マトリクス型表示素子は、前記容量駆動型画素は液晶画
素であることを特徴とする。この発明の第５発明に係る
アクティブマトリクス型表示素子は、前記延在電極は前
記走査線から延在されていることを特徴とする。
【００１１】またこの発明の第６発明に係るアクティブ
マトリクス型表示素子は、前記走査線の延在方向に沿っ
た輪郭線内に前記チャネル領域が形成されて成ることを
特徴とする。
【００１２】この発明の第７発明に係るアクティブマト
リクス型表示素子は、前記薄膜トランジスタは前記信号
線に接続されかつ前記走査線の延在方向に沿った一辺と
重畳される重畳部を有するドレイン電極及び前記表示画
素電極に接続され前記走査線の延在方向に沿った他辺と
重畳される重畳部を有するソース電極を具備し、前記ソ
ース電極の重畳部と前記ドレイン電極の重畳部との距離
によって前記チャネル領域の長さが規定されていること
を特徴とする。
【００１３】またこの発明の第８発明に係るアクティブ
マトリクス型表示素子は、前記薄膜トランジスタは前記
走査線に接続されたゲート電極、前記ゲート電極上にゲ
ート絶縁膜及び半導体膜を介して積層されたドレイン電
極及びソース電極を具備し、前記ゲート電極の輪郭線と
前記ドレイン電極の輪郭線の任意の交点から前記ゲート
電極と前記ソース電極の輪郭線との交点に至る最短間隔
のうち少なくとも一つの間隔が、前記ゲート電極の輪郭
線のうち前記ドレイン電極と重なる部分と前記ソース電
極と重なる部分との最短間隔より大きいことを特徴とす
る。
【００１４】この発明の第９発明に係るアクティブマト
リクス型表示素子は、前記延在電極は前記信号線を挾ん
で隣接する２つの表示画素電極のそれぞれと重畳される
重畳部を有し、かつこれら重畳部は前記２つの表示画素
電極に対し略等しい長さを有することを特徴とする。
【００１５】またこの発明の第１０発明に係るアクティ
ブマトリクス型表示素子は、前記薄膜トランジスタは第
Ｎ行の前記走査線に接続されるゲート電極、前記信号線
と接続されるドレイン電極及び前記表示画素電極と接続
されるソース電極を具備し、かつ前記延在電極は前記ソ
ース電極とドレイン電極の輪郭線のうち第Ｎ−１行の走
査線に近い側の輪郭線よりも第Ｎ行の走査線に向かって
伸びていることを特徴とする。
【００１６】この発明の第１１発明に係るアクティブマ
トリクス型表示素子は、前記信号線を覆って光学的に黒
の材料からなるストライプ層が設けられ、かつこのスト
ライプ層は前記延在電極と略同一幅もしくは幅狭である
ことを特徴とする。
【００１７】さらにこの発明の第１２発明に係るアクテ
ィブマトリクス型表示素子は、前記重畳部の半導体層は
前記延在電極の幅方向に関して自己整合的な形状に形成
されていることを特徴とする。
【００１８】またこの発明の第１３発明に係るアクティ
ブマトリクス型表示素子は、前記重畳部の膜は前記延在
電極の幅方向に関して自己整合的な形状に形成されてい
ることを特徴とする。
【００１９】さらにこの発明の第１４発明に係るアクテ
ィブマトリクス型表示素子は、前記表示画素電極と延在
電極との間に介在する層の数は前記信号線と延在電極と
の間に介在する層の数より少ないことを特徴とする。
【００２０】またこの発明の第１５発明に係るアクティ
ブマトリクス型表示素子は、前記表示画素電極は前記ゲ
ート絶縁膜に接して設けられていることを特徴とする。
さらにこの発明の第１６発明に係るアクティブマトリク
ス型表示素子は、前記延在電極は遮光性材料から形成さ
れてなることを特徴とする。
【００２１】この発明の第１７発明に係るアクティブマ
トリクス型表示素子は、前記延在電極は第Ｎ行の前記走
査線から延在されかつこの延在電極と重畳される前記表
示画素電極は第Ｎ＋１行の走査線に接続されたゲート電
極を有する薄膜トランジスタに接続されていることを特
徴とする。
【００２２】またこの発明の第１８発明に係るアクティ
ブマトリクス型表示素子は、前記延在電極は前記走査線
よりも幅広であることを特徴とする。さらにこの発明の
第１９発明に係るアクティブマトリクス型表示素子は、
前記走査線とこの走査線を挾んで隣接する２つの表示画
素電極との間を遮光するように遮光性材料からなるスト
ライプ層が設けられていることを特徴とする。
【００２３】さらにこの発明の第２０発明に係るアクテ
ィブマトリクス型表示素子は、前記遮光性材料からなる
ストライプ層は、前記絶縁基板と離間して対向配置され
た別の絶縁基板上に設けられていることを特徴とする。
【００２４】またこの発明の第２１発明に係るアクティ
ブマトリクス型表示素子は、前記遮光性材料によって区
画される領域には所定色の着色層が形成されていること
を特徴とする。
【００２５】この発明の第２２発明に係るアクティブマ
トリクス型表示素子の製造方法は、光透過性基板の一主
面上に走査線及び延在電極を形成する工程と、前記走査
線及び延在電極を覆うようにゲート絶縁膜、半導体層及
び絶縁層を積層形成する工程と、前記半導体層上の絶縁
膜を所定の形状にパターニングする工程と、前記所定の
形状にパターニングされた絶縁層を覆うようにフォトレ
ジストを形成する工程と、前記光透過性基板の他主面側
から露光して前記フォトレジストを前記走査線及び延在
電極と自己整合させる工程と、前記フォトレジストをマ
スクとして前記半導体層をパターニングする工程と、前
記延在電極の一部と重なるように表示画素電極を形成す
る工程と、前記延在電極の前記表示画素電極と重ならな
い部分上に信号線を形成する工程と、前記表示画素電極
のパターンと前記信号線のパターンをマスクとして前記
半導体層をパターニングする工程を具備することを特徴
とする。
【００２６】またこの発明の第２３発明に係るアクティ
ブマトリクス型表示素子の製造方法は、光透過性基板の
一主面上に走査線及び延在電極を形成する工程と、前記
走査線及び延在電極を覆うようにゲート絶縁膜、半導体
層及び絶縁層を積層する工程と、前記絶縁層を覆うよう
にフォトレジストを形成する工程と、前記光透過性基板
の他主面側から露光して前記フォトレジストを前記走査
線及び延在電極と自己整合させる工程と、前記絶縁層と
前記所定形状のフォトレジストをマスクとして前記半導
体層をパターニングする工程と、前記延在電極の一部と
重なるように表示画素電極を形成する工程と、前記延在
電極の前記表示画素電極と重ならない部分上に信号線を
形成する工程とを具備することを特徴とする。
【００２７】
【作用】本発明の表示素子においては、単位画素に含ま
れる蓄積容量は、信号線と重畳部を有するように配設さ
れた延在電極と表示画素電極との間で形成されている。
この延在電極は表示画素電極と信号線との容量結合を軽
減するいわば電気シールドとして機能するので、表示画
素電極と信号線との距離を小さくした場合でも、表示画
素電極と信号線との間の結合容量が画素の駆動信号に与
える影響を小さくすることができる。
【００２８】また信号線と延在電極との間には、ＴＦＴ
を構成するゲート絶縁膜および半導体層と同一の層から
なる積層膜が介挿されており、これらの電極間がショー
トする確率を大幅に低減することができる。
【００２９】ところで、信号線と延在電極との間で重畳
部を形成することによって、これらの電極間に寄生容量
が発生する。この寄生容量は、半導体層を有するため、
いわゆるＭＯＳ容量として作用する。従ってこの寄生容
量の容量値の大きさは印加電圧に依存して変化する。す
なわち寄生容量値は表示内容に関連して変化し、この変
化量が大きい場合は、寄生容量の表示に対する影響を特
定することが困難となり、場合によっては画素容量を所
望の値まで充電できず、表示むらを引き起こす原因とも
なり得る。
【００３０】この対策として本発明は、信号線と延在電
極の層間に挿入する半導体層の膜厚を十分小さくする構
成を採用した。この構成によると、寄生容量の変化幅を
小さくすることが可能となる。
【００３１】半導体層の膜厚は、好ましくは５００オン
グストローム程度で有れば、通常のアクティブマトリク
ス型液晶表示素子の駆動条件下において寄生容量値の変
動幅は許容できる範囲であり、表示性能上問題がなくな
ることがわかった。しかし一方で半導体層の膜厚はＴＦ
Ｔの製造条件からも一定の制約をうける。つまり、ＴＦ
Ｔのソース・ドレイン領域を分離する工程において、半
導体層はある程度のダメージを受ける。このダメージを
想定すると、半導体層の厚みは増大する傾向にある。
【００３２】そこで本発明では、ＴＦＴのチャネル領域
の半導体層上にチャネル保護膜を形成することによっ
て、ｎ型ａ−Ｓｉ層のパターニング時チャネル領域のａ
−Ｓｉ層がエッチングされることを考慮する必要がなく
なり、半導体層の厚みを寄生容量の変動幅の少ない範囲
に設定することが可能となった。従って延在電極と表示
画素電極との間に少なくとも２層の誘電体層を介在させ
て層間ショートの確率を低減させ、同時に寄生容量の変
動による表示むらの発生しない表示素子を得ることが可
能となる。
【００３３】
【実施例】以下、図面を参照して本発明の一実施例に係
るアクティブマトリクス型液晶表示素子を詳細に説明す
る。図１はこの液晶表示素子の一画素周辺部の平面構造
を示す。図２はこの液晶表示素子の対向基板の平面構造
を示す。図３はこの液晶表示素子において遮光されずに
画素として残される平面領域を示す。図４は図１に示す
Ａ−Ａ’線に沿った液晶表示素子の断面構造を示す。図
５は図１および図３に示すＢ−Ｂ’線に沿った液晶表示
素子の断面構造を示す。
【００３４】図１、図４および図５に示すように、アレ
イ基板６３は光透過性基板５０の一主面上にゲート絶縁
膜５３を介して互いに直交するように形成された走査線
５１および信号線５９を有する。走査線５１の幅Ｗscn
は例えば１４μｍに設定され、信号線５９の幅Ｗsig は
例えば５μｍに設定される。
【００３５】表示画素電極５８は走査線５１と信号線５
９とによって区画される領域にそれぞれ形成される。信
号線５９と表示画素電極５８の平行部における間隔Ｌsp
l は、例えば３μｍに設定される。
【００３６】ＴＦＴ７１は表示画素電極５８の駆動と制
御を行うスイッチ素子であり、走査線５１の直上に形成
される。すなわち、ＴＦＴ７１のゲート電極５４は走査
線５１の一部で構成され、半導体層５５はゲート電極５
４上にゲート絶縁膜５３を介して形成され、ソース電極
６１およびドレイン電極６０がこの半導体層５５上に保
護絶縁膜５６を介して形成され、ドレイン電極６０が信
号線５９の一部で構成される積層構造を有する。
【００３７】ＴＦＴ７１のチャネル領域は、走査線５１
の輪郭線内に納まるように形成される。このチャネル領
域の長さＬはソース電極６１と半導体層５５とのコンタ
クト領域からドレイン電極６０と半導体層５５とのコン
タクト領域までの最短距離で表され、本実施例において
１２μｍに設定される。また、チャネル領域の幅Ｗは、
ソース電極６１の端部がドレイン電極６０の端部に対向
する長さで表され、本実施例において３０μｍに設定さ
れる。
【００３８】また、上述の走査線５１は信号線５９直下
部にゲート絶縁膜５３および半導体層５５を介して延在
されており、この部分が延在電極５２を構成する。この
延在電極５２は、信号線５９を挟んで隣接する２つの表
示画素電極５８の間隙を塞ぐように、１９μｍ幅で形成
される。すなわち、延在電極５２とこれら２つの隣接表
示画素電極５８とはそれぞれ一定幅Ｌov1 、例えば４μ
ｍだけ重なるように配置される。また図１に示すよう
に、２つの延在電極５２が各表示画素電極の両側にそれ
ぞれ位置し、これらがそれぞれ表示画素電極とほぼ同じ
長さの重畳部を有する。
【００３９】図２および図４に示すように、対向基板６
８は光透過性基板５０の一主面上に形成され、アレイ基
板６３側の走査線５１に沿って行方向に伸びる幅４０μ
ｍの遮光層６５、およびこの遮光層６５に直交する列方
向にそれぞれ伸びる幅９７μｍのストライプとして形成
される赤色Ｒ，緑色Ｇ，および青色Ｂの着色層６６を有
する。隣接する２つの着色層６６の間隔Ｌsp2 は、例え
ば３μｍに設定される。対向基板６８はさらに着色層６
６上に形成される対向電極６７およびこの対向電極６７
を全体を覆って形成される配向膜７０を有する。図５に
示すように、着色層６６は、アレイ基板６３側の信号線
５９に対向する領域で互いに分離される。
【００４０】図３に示すように、１画素の開口は行方向
に並ぶ遮光層６５と列方向に並ぶ延在電極５２および信
号線５９によって囲まれた領域に規定される。次に、上
述のアクティブマトリクス型液晶表示素子の製造方法を
説明する。ガラスからなる光透過性基板５０の一主面上
に、遮光性材料であるＴａ膜をスパッタリング法を用い
て３０００オングストローム厚みで被膜した後、所定の
形状にフォトエッチングすることにより、走査線５１と
走査線５１の一部であるゲート電極５４及び延在電極５
２を形成する。次いでこれらの電極を覆うように、Ｓｉ
Ｏｘ膜をプラズマＣＶＤ法により３５００オングストロ
ーム厚みで堆積し、ゲート絶縁膜５３を形成する。
【００４１】次にｉ型水素化アモルファスシリコン（以
下ａ−Ｓｉと称する）層を５００オングストローム、Ｓ
ｉＮｘ層を２０００オングストローム順次プラズマＣＶ
Ｄ法を用いて堆積する。次いでこのＳｉＮｘ層を所定の
形状にフォトエッチングして、保護絶縁膜５６を形成す
る。さらにこの上に、プラズマＣＶＤ法を用いてｎ型ａ
−Ｓｉ層を５００オングストローム形成し、このｎ型ａ
−Ｓｉ層並びにｉ型ａ−Ｓｉ層を所定の形状にフォトエ
ッチングして、半導体層５５およびオーミック層５７ａ
および５７ｂを形成する。
【００４２】次にＩＴＯ膜をスパッタリング法により１
０００オングストローム堆積し、所定の形状にフォトエ
ッチングすることにより、表示画素電極５８を形成す
る。そしてＭｏ膜を７００オングストローム、次いでＡ
ｌ膜を３５００オングストロームスパッタリング法によ
り堆積し、所定の形状にフォトエッチングして、信号線
５９及びドレイン電極６０、およびソース電極６１を形
成する。そしてこの上のフォトレジストを残したままド
レイン電極６０とソース電極６１との間隙にあるｎ型ａ
−Ｓｉ層を除去する。最後にＳｉＮｘ膜からなるパシベ
ーション膜をプラズマＣＶＤ法を用いて全面に形成する
ことによって、所望のアレイ基板６３が得られる。
【００４３】一方ガラスからなる光透過性基板６４の一
主面上には、Ｃｒ膜をスパッタリング法により０．１μ
ｍ堆積した後、所定の形状にフォトエッチングして、遮
光層６５を形成し、この遮光層によって分離された各領
域には、Ｒ，Ｇ，Ｂの着色層６６を形成する。
【００４４】この着色層６６は、感光性レジストにＲ，
Ｇ，Ｂの顔料を分散させた層を所望領域にフォトエッチ
ングプロセスを用いて形成しても良い。また、バインダ
ー樹脂中に顔料を分散させた層を印刷転写によって所望
領域に形成しても良い。なおこの実施例では、感光性レ
ジスト中に顔料を分散させた層を１．２μｍ厚みで形成
した後、フォトエッチングすることにより、各着色層６
６を形成した。さらにこの上にＩＴＯからなる対向電極
６５をスパッタリング法により１５００オングストロー
ム厚みで形成することによって、対向基板６８が得られ
る。
【００４５】このようにして得られたアレイ基板６３お
よび対向基板６８のそれぞれの電極形成面全面に低温キ
ュア型のポリイミド膜を印刷塗布し、ラビング処理を施
すことによってポリイミド膜に所定方向の配向性を付与
して、配向膜６９および７０を形成する。そしてアレイ
基板６３と対向基板６８をそれぞれの配向方向がほぼ９
０°をなすように組み合わせて接着し、液晶セルを形成
する。このとき、アレイ基板６３と対向基板６８との位
置合わせは、予めそれぞれの基板に光透過性基板単体の
状態で所定の位置に設けられたアライメントマークを利
用して行う。次いで液晶セルに液晶物質を注入し、アレ
イ基板６３と対向基板６３の外面にそれぞれ偏光板７３
および７４を被着して、本実施例のアクティブマトリク
ス型液晶表示素子が完成する。
【００４６】次に、上記アクティブマトリクス型液晶表
示素子の動作の一例を説明する。図６は、このアクティ
ブマトリクス型液晶表示素子の各画素の等価回路を示
す。この等価回路は表示画素電極５８と延在電極５２と
の容量結合により形成される蓄積容量Ｃｓと、表示画素
電極５８とこの電極５８の両側において隣接する２本の
信号線と容量結合によりそれぞれ形成される容量Ｃds1
およびＣds2 と、ゲート電極５４とソース電極６１との
容量結合により結合される容量Ｃgsと、液晶層７２を介
した表示画素電極５８と対向電極６７との容量結合によ
り形成される液晶容量Ｃlcと、延在電極５２と信号線５
９との特に重畳部における容量結合により形成される容
量Ｃｘとを有する。
【００４７】図７はこのアクティブマトリクス型液晶表
示素子の駆動波形の一例を示す。この液晶表示素子は画
面上方の行から順番に走査線５１の一本に選択パルス
（選択電圧）を供給し、残りの走査線５１に非選択パル
ス（非選択電圧）を供給する。各走査線５１において、
選択電圧は１フレーム毎に変化する画像の１水平走査期
間に等しい書込期間Ｔonだけ持続し、非選択電圧は選択
電圧の遮断から再印加までの期間に等しい保持期間Ｔof
f だけ持続する。他方、この液晶表示素子は１水平走査
サイクルで１ライン文の画像信号をそれぞれ信号線５９
に供給する。この画像信号の極性は電圧Ｖsigcを基準に
して所定周期毎、例えばフレーム毎に反転される。
【００４８】この実施例において、選択電圧Ｖg,onは２
５Ｖ、非選択電圧Ｖg,off は−２Ｖとした。また画像信
号は基準電圧Ｖsigcを７Ｖに設定し、これを中心に信号
電圧Ｖsig の振幅が正負共に最大５Ｖ即ち正側の最大振
幅時１２Ｖ、負側の最大振幅時１Ｖとなるように設定し
た。
【００４９】表示画素電極５８の電位Ｖｐは期間Ｔonに
おいて信号線電圧に応じたレベルに設定され、期間Ｔof
f においてこの電位レベルに維持される。表示画素電極
は期間Ｔoff において非選択電圧が印加される走査線５
１の一部である延在電極５２と蓄積容量Ｃｓで容量結合
された状態にあるため、電位Ｖｐがこの期間Ｔoff 中に
大幅に変動することを防止することができる。
【００５０】また、液晶層７１の光透過率は各画素領域
で対向電極６７の電位Ｖcom と表示画素電極５８の電位
Ｖｐとの電位差に応じて変化し、これにより画像の表示
が行われる。本実施例において対向電位Ｖcom は６Ｖに
設定される。
【００５１】上述した本実施例のアクティブマトリクス
型液晶表示素子において開口率を求めたところ、７０％
であり、従来の液晶表示素子に比べて飛躍的に光源光の
利用効率が高まった。また光が画素電極５８相互間の領
域を透過することのない良好な表示画像を得ることがで
きた。
【００５２】すなわち、保持期間中において、表示画素
電極５８は信号線５９の電位変化の影響を受けて１水平
走査サイクルで変動する。信号線５９の電位変化は画像
情報に依存するため、この表示画素電極５８の電位変動
を一律に保証することは困難である。これに対して、走
査線５１の電位はこの保持期間中に非選択電位に固定さ
れるため、この走査線５１による表示画素電極の電位変
動はほぼ一定量であり、例えば対向電極電位をシフトさ
せることにより補償されることが可能である。
【００５３】本実施例では、上述した点を考慮し、延在
電極５２が信号線５９と表示画素電極５８との平行部に
対応して設けられ、所定長の重畳部がさらに信号線５９
と表示画素電極５８とにそれぞれ重畳される部分として
延在電極５２に設けられる。この構造によれば、延在電
極５２が表示画素電極５８を信号線５９から電気的に遮
蔽する効果が得られる。こうして表示画素電極５８の電
位変動を大幅に軽減することができ、信号線５９と表示
画素電極５８とを近接させることが可能となった。
【００５４】ところで、走査線５１と対向電極６７との
間の結合容量は延在電極５２を設けることにより増大す
る虞がある。この結合容量が過度に大きくなると、走査
線５１の時定数が増大しこれによって走査線５１の選択
パルスに歪を生じる。選択パルスの供給端から遠い画素
になるほどパルスの歪が大きくなる。これにより、ＴＦ
Ｔの導通時間が所定の書込時間より短くなったり、ＴＦ
Ｔが正常に機能しないために、表示画素電極５８に所望
の電位を書き込めない虞がある。
【００５５】しかし、本実施例では、延在電極５２が基
板５０とゲート絶縁膜５３との間において信号線５９お
よび表示画素電極５８に対応する位置に形成される。す
なわち、延在電極５２は対向電極６７から離れる側に配
置される。これは、延在電極５２と対向電極６７との間
の容量を液晶容量とゲート絶縁膜容量との直列容量によ
って決定させるために行われるもので、対向電極６７と
走査線５１および延在電極５２との結合容量を大幅に低
減することを可能にする。
【００５６】なお、本実施例においてゲート絶縁膜の比
誘電率は約４であり、一方液晶容量の比誘電率は約３．
５〜８であった。これらを実際の液晶表示素子の動作条
件に当てはめて計算したところ、延在電極５２上に絶縁
膜を会さずに液晶表示素子を製造した場合に比べて結合
容量を約１割以上軽減できることが分かった。この軽減
によりもたらされる効果は極めて大きい。
【００５７】本実施例の構造を適用すれば、１９２０本
以上の信号線を持ち走査線に対する容量の大きなアクテ
ィブマトリクス型液晶表示素子を充分駆動することが可
能であった。すなわち、液晶を駆動する際、信号線に入
力される信号を所定周期で交流化すると共に対向電極電
位を信号線電位と同期させて逆極性となるように交流駆
動する駆動方法が知られている。この駆動方法によれ
ば、信号線駆動回路の耐圧を下げることができ、表示装
置の低コスト化に有利である。
【００５８】ところで、対向電極を交流駆動する際、対
向電極に付加される容量が過度に大きくなると、対向電
極の時定数が大きくなり、対向電極駆動信号の歪を生じ
る。すると対向電極への給電端から遠ざかるにしたがっ
て液晶画素に充分な電位が書き込まれず、表示むらが発
生する虞がある。
【００５９】これに対し本実施例の構造においては、対
向電極と走査線および延在電極との結合容量を低減可能
であるので、上述の表示むらの低減に大きく寄与する。
特に、駆動信号の極性反転周期を例えば１水平走査期間
単位程度に短くした場合に、この効果は顕著である。
【００６０】さらに、本実施例では、延在電極５２が走
査線５１と一体化された構造であるため、延在電極５２
に電圧を印加する給電母線を走査線５１とは独立に形成
する場合に必要とされる給電母線の占有スペースや走査
線５１と給電母線の分離のためのスペースを省略するこ
とができる。さらに延在電極５２は大部分の保持期間に
おいて走査線と同様な一定の電位に維持されるため、信
号線５９と表示画素電極５８との結合容量を軽減し、信
号線５９と表示画素電極５８とを近接させることが可能
となる。また、延在電極５２は互いに近接する信号線５
９と表示画素電極５８との間に位置する領域を覆うよう
に配置されるため、遮光層としての面積を大幅に低減
し、画素の開口率を大幅に向上させることができる。
【００６１】ここで、この開口率の工場についてさらに
詳細に説明する。アクティブマトリクス型液晶表示素子
では、画素周辺部の液晶物質が異常配向を呈するいわゆ
る「チルトリバース」現象が発生することが知られてい
るが、本実施例では信号線方向に沿ったチルトリバース
を完全に隠すことができ、さらに良好な表示状態が得ら
れる。すなわちチルトリバース現象とは、画素周辺に位
置する液晶物質が、表示画素電極と信号線との間の電界
方向に沿って配列し、この部分の液晶物質が正常に配向
している液晶物質の初期状態の配向方向と逆の方向に起
きあがった場合に、正常に配向している液晶物質との境
界部で光抜けを生じる現象である。
【００６２】本実施例では、表示画素電極と延在電極５
２とが重なる部分の面積を適当に調節することによりチ
ルトリバース領域を完全に隠すことができる。延在電極
５２は通常走査線５１の非選択電位すなわち０Ｖ付近に
設定され、表示画素電極５８は例えば６Ｖを中心として
正負３Ｖから５Ｖの振幅を持った信号電位に設定され
る。この場合、延在電極５２と表示画素電極５８との間
にも電界が生じ、延在電極５２からの電界が表示画素電
極５８と信号線５９の間隙を抜けて新たにチルトリバー
スを発生させることが推測される。しかしながら、この
信号線５９近傍に生じるチルトリバース領域を隠せば、
延在電極５２端から内側の有効表示領域にある液晶層７
１が表示画素電極５８と対向電極６７との間の電界によ
って直接的に支配され、本来の配向方向に配向する。す
なわち、この液晶層７１は有効画素領域において延在電
極５２からの電界による直接的な影響は受けないため、
新たなチルトリバースがこの有効画素領域に発生するこ
とが避けられる。
【００６３】このようにして遮光手段を独立に設けるこ
となく信号線５９と表示画素電極５８との間に生じるチ
ルトリバース領域を隠すことができるため、延在電極５
２は開口率向上に一層寄与することができる。なお、本
実施例のアクティブマトリクス方液晶表示素子は、信号
線方向に沿ったチルトリバースは観察されなかった。
【００６４】本実施例の構造では、延在電極５２の幅が
チルトリバース領域を隠すことが可能な幅に設定され
る。走査線５１の幅は延在電極５２の幅に準じて決めれ
ば良いが、延在電極５２の幅よりも小さく設定されるこ
とが好ましい。
【００６５】ＴＦＴ７１の動作スピードは走査線５１上
に位置するＴＦＴ７１のチャネル長を短くすることによ
って向上する。しかし、走査線５１の幅を変えずにチャ
ネル長だけを短くしていくと、ソース電極５１と走査線
５１とが重なる面積が増大し、これらの電極間の寄生容
量も増加する。表示画素電極５８の電位の変動量ΔＶｐ
は、次式で表される。
【００６６】ΔＶｐ＝（Ｃgs／Ｃ１）・ΔＶｇ （ここで、Ｃ１＝Ｃgs＋Ｃlc＋Ｃｓ＋Ｃds1 ＋Ｃds2 ＋
Ｃｘ、ΔＶｇ：走査線に印加される選択電位と非選択電
位との電位差） 本実施例において、容量ＣｘはＭＯＳ容量として作用す
る。この容量の特性を調べるため、画素部と同一構造の
キャパシタを含むＴＥＧ（Test Elementary Group ）１
を表示領域の素子と同一工程で作製し、これに所定のバ
イアス電圧を与えて容量値の変動を調べた。
【００６７】図８は、その測定結果を示す。同図縦軸
は、測定された容量値Ｃを、ゲート絶縁膜のみを誘電体
層としたキャパシタの容量値Ｃoxで規格化した値であ
り、一方横軸はバイアス電圧の値を示す。また破線で示
す曲線は、ＴＥＧ１の測定結果である。同図に示す通
り、バイアス電圧が１５Ｖから−１５Ｖの範囲における
ＴＥＧ１の容量値の変動幅は、０．０４程度であった。
このバイアス電圧の範囲は、実際の駆動条件下で画素周
辺の容量に印加される電圧を想定している。
【００６８】このように本実施例において、画素に寄生
する容量Ｃｘの変動は極めて小さい。したがって、この
電位変動値ΔＶｐは延在電極５２と表示画素電極との間
の容量Ｃｓを適正化することによって補償可能となる。
こうして本実施例の液晶表示素子においては、表示むら
の発生を低減させることができる。
【００６９】そしてこれと比較するために、半導体層上
にチャネル保護膜を設けずにアクティブマトリクス型液
晶表示素子を作製し、同様にその蓄積容量部と同一構造
のキャパシタからなるＴＥＧ２を作製して、容量値の変
動を調べた。その結果を同図に実線で示した。尚そのと
きの製造方法及び評価条件は、チャネル保護膜を設けな
い点、及びそれに従って半導体層の厚みを３３００オン
グストロームとした他は、本実施例のアクティブマトリ
クス型液晶表示素子と共通とした。同図に示す通り、Ｔ
ＥＧ２の容量値の変動幅は０．３３程度に達した。この
アクティブマトリクス型液晶表示素子を上記駆動条件を
用いて点灯させたところ、良好な保持特性が得られず、
表示性能が著しく劣化していることが分かった。
【００７０】また本実施例の構造を用いたアクティブマ
トリクス型液晶表示素子においては、信号線５９と延在
電極５２とのショートは発生せず、欠陥のない表示素子
が得られた。
【００７１】さらに本実施例では、第Ｎ行の走査線５１
は延在電極５２と一体的に設けられる。この延在電極５
２は第Ｎ＋１行の表示画素電極５８と容量Ｃｓを構成す
る。この表示画素電極５８の電位は選択電圧が第Ｎ行の
走査線に印加されたときに変動する。選択電圧はこの直
後に第Ｎ＋１号の走査線５１に印加され、信号線５９か
らの画像信号が第Ｎ＋１行の表示画素電極５８に書き込
まれる。第Ｎ行の延在電極５２の電位は選択電圧が再び
第Ｎ行の走査線５１に印加されるまでの保持期間におい
て変化しない。したがって、表示画素電極５８が正規の
画像信号に保たれる時間がほぼ保持期間に一致する。液
晶層７２の透過率は印加電圧の実効値に応じて変化する
ため、表示画像は表示画素電極５８の電位が延在電極５
２の電位とともに変動することによる影響をほとんど受
けない。
【００７２】本実施例では、ＴＦＴ７１のチャネル領域
が走査線５１の輪郭線内に納まるように形成されてい
る。このチャネル領域の配置は延在電極５２が表示画素
電極５８および信号線５９に重ねて形成される構造を制
約せず、開口率の向上に大きく寄与している。
【００７３】さらに本実施例では、２つの延在電極５２
が表示画素電極５８の両側に位置し、これらが信号線５
９および表示画素電極５８と略等しい長さの重畳部を有
する。このため、延在電極５２の長手方向に表示画素電
極５８との位置ずれが生じた場合でも、左右の信号線５
９と表示画素電極５８との容量結合は常に略一致した状
態となる。この構造は、いわゆる「Ｖライン反転駆動」
を適用した場合に特に好適である。
【００７４】Ｖライン反転駆動とは、隣接する信号線ど
うしで印加電圧が信号線の中心電位に関して互いに逆極
性となるように駆動する方式であり、これを行うことに
より次の利点がある。すなわち、表示画素電極の電位は
さきに述べたとおり信号線との容量結合により保持期間
中に変動を受けるが、この表示画素電極に隣接する一方
の信号線によって表示画素電極電位が正極性側に変動を
受けても、他方の信号線が負極性側に表示画素電極電位
を変動させるため、見かけ上変動量がキャンセルされる
格好となる。ただし、表示画素電極の左右で形成される
各容量がバランスしていないと、このキャンセル効果は
損なわれてしまう。そこで本実施例では、表示画素電極
の左右で延在電極と信号線および表示画素電極との重畳
部を略等しくなるように配置したので、その結果画素周
辺に形成される容量はバランスされ、上述したキャンセ
ル効果を損なうことはない。したがって信号線５９と表
示画素電極５８との容量結合を提言できる本実施例の基
本的画素構造と相まって、表示画素電極の保持期間中の
電位変動を抑え、極めて良好な表示品位を得ることがで
きる。
【００７５】このようにして本実施例では、高い開口率
を実現しつつ表示品位の良好な液晶表示素子を得ること
ができた。なお、上述の実施例は様々に変形することが
可能である。例えば蓄積容量Ｃｓを、表示画素電極５８
と延在電極５２との層間にゲート絶縁膜５３のみを介し
て形成することにより、蓄積容量Ｃｓ部では必要な蓄積
容量値を確保し、一方延在電極５２と信号線５９との層
間にはゲート絶縁膜５３と半導体層５５との積層膜を介
在させることによって、寄生容量となる容量Ｃｘの容量
値を低減することが可能である。
【００７６】また図９に示す第１変形例のように、延在
電極５２を走査線５１から分岐させずに、独立の給電保
線から分岐させてもよい。この場合、開口率はやや低下
するが、蓄積容量Ｃｓに印加する電位を任意の値に設定
できるため、駆動条件設定の自由度が高まるという利点
がある。なおこの変形例においては、延在電極５２の電
位を対向電極６８に印加する電位と同電位として駆動し
た。この変形例の液晶表示素子において開口率は６０％
であり、高い値が実現できた。また表示むらは認められ
ず、高い表示品位を達成することができた。
【００７７】また図１０に示す第２変形例のように、延
在電極５２上の半導体層５５を、延在電極５２に自己整
合的な形状に設けても良い。以下にこの第２変形例を詳
細に説明する。
【００７８】図１０は本変形例のアクティブマトリクス
型液晶表示素子の位置がその平面図を示す。図１１は図
１０の線Ｅ−Ｅ’に沿った断面図を示す。また図１２は
図１１の線Ｆ−Ｆ’に沿った断面図を示す。本変形例の
液晶表示素子の基本構造は図１に示す液晶表示素子に準
ずるものである。
【００７９】次に本実施例のアクティブマトリクス型液
晶表示素子の製造方法を図１３を用いて説明する。最初
に、ガラスからなる光透過性基板５０上に、Ｔａ膜をス
パッタリング法を用いて３０００オングストロームの厚
さで被膜した後、所定の形状にフォトエッチングするこ
とにより、走査線５１と延在電極５２、及び走査線５１
と一体のゲート電極５４を形成する（図１３（ａ））。
次いでこれらの電極を覆うように、プラズマＣＶＤ法に
よりＳｉＯｘ膜を厚さ３５００オングストロームで堆積
することによって、ゲート絶縁膜５３を形成する。さら
にこの上に、厚さ５００オングストロームのａ−Ｓｉ層
５５と厚さ２０００オングストロームのＳｉＮｘ膜を連
続成膜した後、このＳｉＮｘ膜を所定の形状にフォトエ
ッチングすることによって、保護絶縁膜膜５６を形成し
た（図１３（ｂ））。
【００８０】次に、プラズマＣＶＤ法によりｎ型ａ−Ｓ
ｉ層５７を７００オングストローム堆積した後、例えば
ＯＦＰＲ−８００（商品名：東京応化製）のようなポジ
レジスト８５を全面に塗布し、続いて光透過性基板１１
のポジレジスト８５が塗布されていない主面側から全面
を露光した（図１３（ｃ））。そしてポジレジスト８５
を現像後、このレジスト８５のパターンから露出してい
るｎ型ａ−Ｓｉ層５７及びａ−Ｓｉ層５５をそれぞれエ
ッチング除去し、これらをゲート電極５４及び延在電極
５２に自己整合形状にパターニングした（図１３
（ｄ））。
【００８１】次いでＩＴＯ膜をスパッタリング法により
１０００オングストローム堆積し、所定の形状にフォト
エッチングすることにより表示画素電極５８を形成した
（図１３（ｅ））。そしてＭｏ膜を７００オングストロ
ーム、引き続いてＡｌ膜を３５００オングストローム、
スパッタリング法を用いて連続的に成膜した後、これら
を所定の形状にパターニングして、信号線５９及びドレ
イン電極６０、ソース電極６１を形成した（図１３
（ｆ））。そしてこれらの電極パターン上のフォトレジ
スト８８を剥離しないままこれをエッチングマスクとし
て、電極パターンから露出しているｎ型ａ−Ｓｉ層５７
及びａ−Ｓｉ層５５をエッチング除去し、その後フォト
レジスト８８を取り除いた。こうして半導体層５５ｂ，
５５ｃ及びオーミック層５７ａ，５７ｂ，５７ｃを形成
した（図１３（ｇ））。
【００８２】最後に、厚さ２０００オングストロームの
ＳｉＮｘ膜からなるパシベーション膜をプラズマＣＶＤ
法を利用して全面に形成することによって、所望のアレ
イ基板６３が得られた。以降は第１の実施例と同様にし
てアクティブマトリクス型液晶表示素子を作製した。
【００８３】本変形例において、走査線５１の幅Ｗscn
は１４μｍ、信号線５９の幅Ｗsigは５μｍ、信号線５
９と表示画素電極５８の間隔Ｌsp2 は４μｍに設定され
る。また、表示画素電極５８と延在電極５２の重なり長
Ｌovは４μｍに設定される。
【００８４】このとき、アレイ基板６３上における延在
電極５２の幅Ｌs2は、次式で表される。 Ｌs2＝２（Ｌov＋Ｌsp2 ）＋Ｗsig 従って、本変形例において延在電極５２の幅は、上式か
らＬs2＝２１μｍと決定された。
【００８５】尚、本変形例の開口率向上の効果を検証す
るために、図１４に示すパターンを作製した。尚図１５
は図１４の線ＧＧ´に沿った断面図である。このアクテ
ィブマトリクス型液晶表示素子において、延在電極５２
上の半導体層５５ｂ，５５ｃとオーミック層５７ｃ，５
７ｄは蓄積容量電極５２に自己整合されず、通常のフォ
トエッチング工程を用いて形成された。従って半導体層
５５ｂを形成する工程において、延在電極５２とのマス
ク重ね合わせマージン（Ｌm1）を見込む必要がある。同
様に表示画素電極５８を形成する工程においては半導体
層５５ｂとのマスク重ね合わせマージン（Ｌm2）を見込
む必要がある。さらに信号線５９を形成する工程におい
ては半導体層５５ｃとのマスク重ね合わせマージン（Ｌ
m3）を見込む必要がある。従って延在電極５２の幅Ｌs1
は、 Ｌs1＝２（Ｌov＋Ｌm1＋Ｌm2＋Ｌm3＋Ｌsp1 ）＋Ｗsig で決定され、例えばＬm1＝Ｌm2＝Ｌm3＝３μｍ、Ｌsp1
＝４μｍとすると、Ｌs1＝３９μｍとなる。これと比較
すると、本変形例のアクティブマトリクス型液晶表示素
子において、マスク重ね合わせマージンから要求される
延在電極５２の幅は１／２程度となる。従って開口率を
大幅に向上できる。
【００８６】さらに図１６に示す第３変形例のように、
信号線５９と延在電極５２との層間にさらに絶縁層５６
ｂを挿入してもよい。これにより、層間ショートの発生
確率をさらに低減させることが可能となる。さらに絶縁
層を延在電極と自己整合的に設けることによって、高い
開口率を実現することが可能となる。以下にこの変形例
を詳細に説明する。
【００８７】図１６は本変形例のアクティブマトリクス
型液晶表示素子の一画素の平面図を示す。図１７は図１
６の線ＨＨ´に沿った断面図を示す。本変形例の液晶表
示素子の基本構造は図１に示す液晶表示素子に準ずるも
のである。
【００８８】次に本変形例のアクティブマトリクス型液
晶表示素子の製造方法を図１８を用いて説明する。ガラ
スからなる光透過性基板５０上に、走査線５１と延在電
極５２、及び走査線５１と一体のゲート電極５４を形成
する（図１８（ａ））。次いでこれらの電極を覆うよう
にゲート絶縁膜５３を形成する。さらにこの上に、厚さ
５００オングストロームのａ−Ｓｉ層と厚さ２０００オ
ングストロームのＳｉＮｘ膜を連続成膜する。
【００８９】この後、ポジ型のフォトレジスト８６を全
面に塗布し、光透過性基板５０裏面から露光する（図１
８（ｂ））。次いでこのフォトレジスト８６を現像し
て、ゲート電極５４に対向する領域に自己整合的にレジ
ストを形成し、このパターンから露出したＳｉＮｘ膜を
エッチング除去して、絶縁層５６ａ及び５６ｂを形成す
る（図１８（ｃ））。
【００９０】そしてこの上に、プラズマＣＶＤ法により
ｎ型ａ−Ｓｉ層５７を７００オングストローム堆積した
後、ゲート電極５４と対向する部分にフォトレジスト８
７を形成する（図１８（ｄ））。続いて、これをエッチ
ングマスクとしてレジスト８７及び保護絶縁層５６ｂの
パターンから露出しているｎ型ａ−Ｓｉ層５７及びａ−
Ｓｉ層をそれぞれエッチング除去する（図１８
（ｅ））。
【００９１】次いでＩＴＯ膜をスパッタリング法により
１０００オングストローム堆積し、所定の形状にフォト
エッチングすることにより表示画素電極５８を形成する
（図１８（ｆ））。そしてＭｏ膜を７００オングストロ
ーム、Ａｌ膜を３５００オングストローム、スパッタリ
ング法を用いて連続的に成膜した後、所定の形状にパタ
ーニングして、信号線５９及びドレイン電極６０、ソー
ス電極６１を形成する（図１８（ｇ））。そしてこれら
の電極パターン上のフォトレジスト８８を剥離しないま
まこれをエッチングマスクとして、電極パターンから露
出しているｎ型ａ−Ｓｉ層５７をエッチング除去し、そ
の後フォトレジスト８８を取り除く。こうしてオーミッ
ク層５７ａ，５７ｂを形成する（図１８（ｈ））。以降
上記実施例および変形例と同様にしてアレイ基板６３及
びアクティブマトリクス型液晶表示素子を作製した。
【００９２】本変形例においては、走査線５１の幅Ｗsc
n は１４μｍ、信号線５９の幅Ｗsig は５μｍ、、信号
線５９と表示画素電極５８の間隔Ｌsp1 は３μｍに設定
される。また表示画素電極５８と延在電極５２の重なり
長Ｌovは４μｍである。
【００９３】このとき、アレイ基板６３上における延在
電極５２の幅Ｌs2は、次式で表される。 Ｌs2＝２（Ｌov＋Ｌsp1 ）＋Ｗsig 従って、本変形例における延在電極５２の幅は、上式か
らＬs2＝１９μｍと決定された。
【００９４】尚、本変形例の開口率向上の効果を検証す
るために、図１９及び図２０に示すパターンを作製し
た。このアクティブマトリクス型液晶表示素子において
は、延在電極上の絶縁層は自己整合形状に形成されてお
らず、通常のフォトエッチング法で形成した。このため
半導体層５５ｂを形成する工程においては、延在電極５
２とのマスク重ね合わせマージン（Ｌm1＋Ｌm2）を見込
む必要がある。同様に絶縁層５６ｂを形成する工程にお
いては、半導体層５５ｂとの合わせマージン（Ｌm1，Ｌ
m4）を見込む必要がある。又表示画素電極５８を形成す
る工程においては、絶縁層５６ｂとの合わせマージン
（Ｌm3）を見込む必要がある。そして絶縁層５６ｃを形
成する工程においては半導体層５５ｃとの合わせマージ
ン（Ｌm5）を、信号線５９を形成する工程においては絶
縁層５６ｃとの合わせマージン（Ｌm6）を見込まなけれ
ばならない。従って延在電極５２の幅Ｌs1は、 Ｌs1＝２（Ｌov＋Ｌm1＋Ｌm2＋Ｌm3＋Ｌm4＋Ｌm5＋Ｌm6
＋Ｌsp1 ）＋Ｗsig で決定され、例えばＬm1＝Ｌm2＝Ｌm3＝Ｌm4＝Ｌm5＝Ｌ
m6＝３μｍの場合、Ｌs1＝５５μｍとなる。
【００９５】従って本変形例のアクティブマトリクス型
液晶表示素子において、延在電極５２の幅は１／３程度
で良く、従って開口率を大幅に向上できる。また延在電
極と信号線との層間ショートは全く発生しなかった。
【００９６】尚本実施例においては、図１７に示すよう
に、隣接する表示画素電極同士はａ−Ｓｉ層を介して直
接連結された形状となっている。このときａ−Ｓｉ層が
可変抵抗として機能し、場合によっては光リーク電流が
発生して隣接表示画素電極がショートしてしまうことが
予想されたが、実験によって全く問題にならないことが
確認された。これは、ａ−Ｓｉ層が５００オングストロ
ームと極めて薄く形成されており、隣接する表示画素電
極の間でフォトキャリアが十分に生成されなかったため
と考えられる。従ってａ−Ｓｉ層を蓄積容量電極上で分
離するといった工程を導入する必要がなく、製造工程を
簡略化することができる。
【００９７】こうして本変形例のアクティブマトリクス
型液晶表示素子においては、延在電極と信号線との層間
ショートを防止すると同時に、開口率を向上させること
ができた。
【００９８】さらに、図２１に示す第４変形例のよう
に、対向基板６８上の遮光層６５の形状を変更しても良
い。すなわち、延在電極５２はソース電極の端部を越え
て隣接行の走査線５１の近くまで延在し、遮光層６５は
この延在電極５２およびソース電極６１を横切るように
形成される。このような構成によって、ソース電極６１
を遮光手段として利用し、走査線５１と表示画素電極５
８との平行部において遮光面積を低減させることによっ
て、開口率を一層向上させることができる。
【００９９】また、信号線５９を覆う光学的に黒のスト
ライプ層を設けても良い。これにより隣接画素を区画し
て、コントラストを一層向上させることができる。この
とき、このストライプ層の幅を延在電極５２の幅と略一
致させるかあるいは延在電極５２の幅より小さくするこ
とによって、開口率を全く低下させることなく、コント
ラストを向上させることが可能となる。
【０１００】この光学黒のストライプ層は、信号線５９
上に直接あるいは他の層を介して形成しても良く、ある
いは対向基板６８側に形成しても良い。具体的にはＣｒ
などの金属材料あるいは金属酸化物を用い、または樹脂
中に顔料や金属フィラーを分散させて光学黒を得ても良
く、さらにこれらを積層させて用いても良い。あるいは
対向基板６８において、隣接する着色層６６を信号線５
９直上部の領域で混在させても良い。このような光学材
料のうち光反射の少ないものを選べば、外部光の反射を
低減し、さらに良好な表示を得ることができる。
【０１０１】さらにＴＦＴ７１部の構造を図２２に示す
第５変形例としても良い。このＴＦＴ７１では、ゲート
電極５３１の輪郭線とドレイン電極５４１の輪郭線の任
意の交点からゲート電極５３１の輪郭線とドレイン電極
５４１の輪郭線の任意の交点にいたる最短間隔のうち少
なくとも一つの間隔が、ゲート電極５３１の輪郭線のう
ちドレイン電極５４１と重なる部分とソース電極５３５
の重なる部分との最短間隔Ｌｃよりも大きいことを特徴
とするものである。
【０１０２】すなわち、ＴＦＴのフォトリークは、チャ
ネル部のチャネル長方向に沿った端部（サイドチャネ
ル）の経路に沿ってより多く発生する。これは、ＴＦＴ
のチャネル中央部（メインチャネル）ではソース・ドレ
イン電極とゲート電極との重なり部分によってフォトキ
ャリアの生成されにくい領域がある一方で、サイドチャ
ネルにはそのような領域がなかったことによるものと考
えられる。
【０１０３】したがってこのＴＦＴの構造は、メインチ
ャネル長（ゲート電極５３１の輪郭線のうちドレイン電
極５４１と重なる部分とソース電極５３５の重なる部分
との最短間隔）よりもサイドチャネル長（ゲート電極５
３１の輪郭線とドレイン電極５４１の輪郭線の任意の交
点からゲート電極５３１の輪郭線とソース電極５３５の
輪郭線との交点に至る最短間隔のうち少なくとも一つの
間隔）を長くして、サイドチャネル領域に外部光の入射
しない領域を作り込むことによってフォトキャリアの生
成を抑制し、保持期間中の電流リークの低減を計ったも
のである。
【０１０４】この構造によれば、表示画素電極電位を保
持するために従来必要とされていた蓄積容量Ｃｓの面積
を低減することが可能となる。したがって延在電極５２
と表示画素電極５８との重畳部分に要求されるパラメー
タの１つが軽減されることとなり、開口率を一層向上さ
せることが可能となる。
【０１０５】
【発明の効果】この発明の表示素子においては、高い開
口率を達成することができる。また層間ショートの発生
確率を低減させることができ、本発明の表示素子の製造
方法においては、高い製造歩留を実現することができ
る。また液晶表示素子の駆動条件に係わらず表示むらの
発生を低減させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るアクティブマトリクス
型液晶表示素子の一画素周辺部を示す平面図である。
【図２】図１のアクティブマトリクス型液晶表示素子の
対向基板の平面図である。
【図３】図１のアクティブマトリクス型液晶表示素子の
有効表示領域を示す図である。
【図４】図１の線Ａ−Ａ’に沿ったアクティブマトリク
ス型液晶表示素子の断面図である。
【図５】図１の線Ｂ−Ｂ’に沿ったアクティブマトリク
ス型液晶表示素子の断面図である。
【図６】図１のアクティブマトリクス型液晶表示素子の
各画素の等価回路図である。
【図７】図１のアクティブマトリクス型液晶表示素子の
駆動波形の一例を示すタイミングチャートである。
【図８】図１のアクティブマトリクス型液晶表示素子の
電気特性を示す特性図である。
【図９】この発明の第１変形例に係るアクティブマトリ
クス型液晶表示素子の一画素の周辺部を示す平面図であ
る。
【図１０】この発明の第２変形例に係るアクティブマト
リクス型液晶表示素子の一画素の周辺部を示す平面図で
ある。
【図１１】図１０に示す線Ｅ−Ｅ’に沿ったアクティブ
マトリクス型液晶表示素子の断面図である。
【図１２】図１０に示す線Ｆ−Ｆ´に沿ったアクティブ
マトリクス型液晶表示素子の断面図である。
【図１３】図１０のアクティブマトリクス型液晶表示素
子の製造工程の一例を示すチャートである。
【図１４】この発明の比較例に係るアクティブマトリク
ス型液晶表示素子の一画素の周辺部を示す平面図であ
る。
【図１５】図１４に示す線Ｇ−Ｇ’に沿ったアクティブ
マトリクス型液晶表示素子の断面図である。
【図１６】本発明の第３変形例に係るアクティブマトリ
クス型表示素子の一画素の周辺部を示す平面図である。
【図１７】図１６に示す線Ｈ−Ｈ’に沿ったアクティブ
マトリクス型液晶表示素子の断面図である。
【図１８】本発明のアクティブマトリクス型液晶表示素
子の製造工程の別の例を示すチャート図である。
【図１９】この発明の別の比較例に係るアクティブマト
リクス型液晶表示素子の一画素の周辺部を示す平面図で
ある。
【図２０】図１９に示す線Ｉ−Ｉ’に沿ったアクティブ
マトリクス型液晶表示素子の断面図である。
【図２１】本発明の第４変形例に係るアクティブマトリ
クス型液晶表示素子の一画素の周辺部を示す平面図であ
る。
【図２２】本発明の第５変形例に係るアクティブマトリ
クス型液晶表示素子の特にＴＦＴ部分を示す平面図であ
る。
【符号の説明】
５１…走査線 ５２…延在電極 ５８…表示画素電極 ５９…信号線 ７１…ＴＦＴ

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】絶縁基板上に配設された走査線及び前記走
    査線とゲート絶縁膜を介して交差するように信号線が設
    けられ、前記ゲート絶縁膜上に形成された半導体層の所
    定領域をチャネル領域として有する薄膜トランジスタを
    介して前記信号線に対し電気的に接続された表示画素電
    極を有する容量駆動型画素が前記走査線と信号線との交
    差部に対応して配置され、 前記薄膜トランジスタはチャネル領域の半導体層上にチ
    ャネル保護膜を有し、 前記信号線はその延在方向に沿って設けられた前記信号
    線よりも幅広の延在電極との間で前記ゲート絶縁膜およ
    び前記半導体層と同じ層の積層膜を介して重畳する重畳
    部を有し、 前記延在電極は前記表示画素電極との間で蓄積容量を形
    成することを特徴とするアクティブマトリクス型表示素
    子。
  2. 【請求項２】前記重畳部において前記信号線と前記延在
    電極との間には前記前記チャネル保護膜と同層の膜が介
    在することを特徴とする請求項１記載のアクティブマト
    リクス型表示素子。
  3. 【請求項３】前記重畳部よりはみ出した前記延在電極上
    に前記ゲート絶縁膜を介して前記表示画素電極が形成さ
    れていることを特徴とする請求項１記載のアクティブマ
    トリクス型表示素子。
  4. 【請求項４】前記容量駆動型画素は液晶画素であること
    を特徴とする請求項１記載のアクティブマトリクス型表
    示素子。
  5. 【請求項５】前記延在電極は前記走査線から延在されて
    いることを特徴とする請求項１記載のアクティブマトリ
    クス型表示素子。
  6. 【請求項６】前記走査線の延在方向に沿った輪郭線内に
    前記チャネル領域が形成されて成ることを特徴とする請
    求項１記載のアクティブマトリクス型表示素子。
  7. 【請求項７】前記薄膜トランジスタは前記信号線に接続
    されかつ前記走査線の延在方向に沿った一辺と重畳され
    る重畳部を有するドレイン電極及び前記表示画素電極に
    接続され前記走査線の延在方向に沿った他辺と重畳され
    る重畳部を有するソース電極を具備し、前記ソース電極
    の重畳部と前記ドレイン電極の重畳部との距離によって
    前記チャネル領域の長さが規定されていることを特徴と
    する請求項１記載のアクティブマトリクス型表示素子。
  8. 【請求項８】前記薄膜トランジスタは前記走査線に接続
    されたゲート電極、前記ゲート電極上にゲート絶縁膜及
    び半導体膜を介して積層されたドレイン電極及びソース
    電極を具備し、 前記ゲート電極の輪郭線と前記ドレイン電極の輪郭線の
    任意の交点から前記ゲート電極と前記ソース電極の輪郭
    線との交点に至る最短間隔のうち少なくとも一つの間隔
    が、前記ゲート電極の輪郭線のうち前記ドレイン電極と
    重なる部分と前記ソース電極と重なる部分との最短間隔
    より大きいことを特徴とする請求項１記載のアクティブ
    マトリクス型表示素子。
  9. 【請求項９】前記延在電極は前記信号線を挾んで隣接す
    る２つの表示画素電極のそれぞれと重畳される重畳部を
    有し、かつこれら重畳部は前記２つの表示画素電極に対
    し略等しい長さを有することを特徴とする請求項１記載
    のアクティブマトリクス型表示素子。
  10. 【請求項１０】前記薄膜トランジスタは第Ｎ行の前記走
    査線に接続されるゲート電極、前記信号線と接続される
    ドレイン電極及び前記表示画素電極と接続されるソース
    電極を具備し、かつ前記延在電極は前記ソース電極とド
    レイン電極の輪郭線のうち第Ｎ−１行の走査線に近い側
    の輪郭線よりも第Ｎ行の走査線に向かって伸びているこ
    とを特徴とする請求項１記載のアクティブマトリクス型
    表示素子。
  11. 【請求項１１】前記信号線を覆って光学的に黒の材料か
    らなるストライプ層が設けられ、かつこのストライプ層
    は前記延在電極と略同一幅もしくは幅狭であることを特
    徴とする請求項１記載のアクティブマトリクス型表示素
    子。
  12. 【請求項１２】前記重畳部の半導体層は前記延在電極の
    幅方向に関して自己整合的な形状に形成されていること
    を特徴とする請求項１記載のアクティブマトリクス型表
    示素子。
  13. 【請求項１３】前記重畳部の膜は前記延在電極の幅方向
    に関して自己整合的な形状に形成されていることを特徴
    とする請求項２記載のアクティブマトリクス型表示素
    子。
  14. 【請求項１４】前記表示画素電極と延在電極との間に介
    在する層の数は前記信号線と延在電極との間に介在する
    層の数より少ないことを特徴とする請求項３記載のアク
    ティブマトリクス型表示素子。
  15. 【請求項１５】前記表示画素電極は前記ゲート絶縁膜に
    接して設けられていることを特徴とする請求項３記載の
    アクティブマトリクス型表示素子。
  16. 【請求項１６】前記延在電極は遮光性材料から形成され
    てなることを特徴とする請求項３記載のアクティブマト
    リクス型表示素子。
  17. 【請求項１７】前記延在電極は第Ｎ行の前記走査線から
    延在されかつこの延在電極と重畳される前記表示画素電
    極は第Ｎ＋１行の走査線に接続されたゲート電極を有す
    る薄膜トランジスタに接続されていることを特徴とする
    請求項５記載のアクティブマトリクス型表示素子。
  18. 【請求項１８】前記延在電極は前記走査線よりも幅広で
    あることを特徴とする請求項６記載のアクティブマトリ
    クス型表示素子。
  19. 【請求項１９】前記走査線とこの走査線を挾んで隣接す
    る２つの表示画素電極との間を遮光するように遮光性材
    料からなるストライプ層が設けられていることを特徴と
    する請求項１６記載のアクティブマトリクス型表示素
    子。
  20. 【請求項２０】前記遮光性材料からなるストライプ層
    は、前記絶縁基板と離間して対向配置された別の絶縁基
    板上に設けられていることを特徴とする請求項１９記載
    のアクティブマトリクス型表示素子。
  21. 【請求項２１】前記遮光性材料によって区画される領域
    には所定色の着色層が形成されていることを特徴とする
    請求項１９記載のアクティブマトリクス型表示素子。
  22. 【請求項２２】光透過性基板の一主面上に走査線及び延
    在電極を形成する工程と、 前記走査線及び延在電極を覆うようにゲート絶縁膜、半
    導体層及び絶縁層を積層形成する工程と、 前記半導体層上の絶縁膜を所定の形状にパターニングす
    る工程と、 前記所定の形状にパターニングされた絶縁層を覆うよう
    にフォトレジストを形成する工程と、 前記光透過性基板の他主面側から露光して前記フォトレ
    ジストを前記走査線及び延在電極と自己整合させる工程
    と、 前記フォトレジストをマスクとして前記半導体層をパタ
    ーニングする工程と、 前記延在電極の一部と重なるように表示画素電極を形成
    する工程と、 前記延在電極の前記表示画素電極と重ならない部分上に
    信号線を形成する工程と、 前記表示画素電極のパターンと前記信号線のパターンを
    マスクとして前記半導体層をパターニングする工程を具
    備することを特徴とするアクティブマトリクス型表示素
    子の製造方法。
  23. 【請求項２３】光透過性基板の一主面上に走査線及び延
    在電極を形成する工程と、 前記走査線及び延在電極を覆うようにゲート絶縁膜、半
    導体層及び絶縁層を積層する工程と、 前記絶縁層を覆うようにフォトレジストを形成する工程
    と、 前記光透過性基板の他主面側から露光して前記フォトレ
    ジストを前記走査線及び延在電極と自己整合させる工程
    と、 前記絶縁層と前記所定形状のフォトレジストをマスクと
    して前記半導体層をパターニングする工程と、 前記延在電極の一部と重なるように表示画素電極を形成
    する工程と、 前記延在電極の前記表示画素電極と重ならない部分上に
    信号線を形成する工程とを具備することを特徴とするア
    クティブマトリクス型表示素子の製造方法。
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