JPH07230539A

JPH07230539A - データ変換装置、画像形成装置およびテーブルデータ格納方法

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Publication number: JPH07230539A
Application number: JP6020686A
Authority: JP
Inventors: Tadayoshi Nakayama; 忠義中山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-02-17
Filing date: 1994-02-17
Publication date: 1995-08-29

Abstract

(57)【要約】【目的】複数個のルックアップテーブル（以下、ＬＵ
Ｔという）を用いた補間演算によってデータ変換を行う
データ変換装置において、複数個のルックアップテーブ
ル個々のメモリを有効に用いることにより複数種類の特
性に係るデータ変換を行う。【構成】同一容量を有したＬＵＴ３２１，３２２，３
２３および３２４の前，後にそれぞれアドレス交換器３
１１〜３１６およびデータ変換器３４１〜３４７を設け
ることにより、切り換え制御信号ＥＸの値に応じてＬＵ
Ｔ３２１〜３２４においてアクセスされるアドレスは常
に一定領域内のものとなる。これにより、ＬＵＴ３２１
〜３２４のそれぞれにおいてアクセスされない他の領域
に別の種類の格子点データを格納することができ、制御
信号ＥＸの値を切り換えることにより他種類のデータ変
換を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ルックアップテーブル
（以下、ＬＵＴという）を用いた演算処理により、複数
（多次元）の信号を、別の信号に変換するデータ変換装
置に関し、特に例えばＲ（赤），Ｇ（緑），Ｂ（青）等
の多次画像信号をＹ（イエロー），Ｍ（マゼンタ），Ｃ
（シアン），ＢＫ（黒）それぞれ１つの色信号に変換す
るデータ変換装置に関するものである。

【０００２】

【従来の技術】ディジタル化された画像信号の非線形変
換（ガンマ変換やｌｏｇ変換）は、ＬＵＴを用いて行わ
れることが多い。これは、上記のような非線形変換を演
算回路で求めようとすると、その演算回路が大変複雑に
なり、回路規模が大きくなるからであり、これに対し
て、例えば８ビットからなる１つのビデオ信号に任意の
非線形変換を行う処理をＬＵＴを用いて行う場合には、
ＬＵＴとして用いる２５６バイトの容量のメモリがあれ
ば実現可能である。ところで、上述のような変換は１つ
の画像信号を別の性質のもう１つの画像信号に変換する
ものであるため、そこで、使用されるＬＵＴは１次元Ｌ
ＵＴと呼ばれる。

【０００３】一方、最近のデスクトップパブリッシング
（以下、ＤＴＰと略す）環境の著しい進歩に伴い、カラ
ー画像を扱う機会が増えつつあり、この場合においてカ
ラー画像を入力するための機器は、スキャナ，ビデオカ
メラ等が主であり、また、出力機器はインクジェット方
式，染料熱昇華方式あるいは電子写真方式等の各種カラ
ープリンタである。

【０００４】これらのカラー入出力機器は、それぞれ固
有の色空間を有しており、あるスキャナから得たカラー
画像データを、そのまま別のカラープリンタに転送し
て、画像サンプルを出力する場合、その画像サンプルの
色がオリジナルの画像の色と一致することは、ほとんど
ありえない。両者の色を一致させるには、いわゆる入力
デバイス（スキャナやビデオカメラ等のこと）の色空間
を、出力デバイス（前述の各種カラープリンタのこと）
の色空間に変換するといった処理が必要になる（以下で
は、この処理を色変換処理と称す）。

【０００５】ここで行われる色変換処理は、入力デバイ
スによって得られる３色（一般的には、Ｒ（赤），Ｂ
（青），Ｇ（緑）の３色）の画像信号を出力デバイス側
の３色あるいは４色それぞれの画像信号に変換するもの
であり、この変換に用いられるＬＵＴは３次元ＬＵＴと
称される。

【０００６】ところが、上記入力デバイスの３色の画像
信号を、前記出力デバイスの複数色中の１色に変換する
処理を、上記３次元ＬＵＴだけを用いて行おうとする
と、１色の画像信号が８ビットからなる場合、入力２４
ビット，出力８ビットに対応したＬＵＴが必要となり、
この場合、そのメモリ容量は１６Ｍ（メガ）バイト）と
なる。その上さらに、出力デバイスの色数分だけ上述の
メモリが必要であるため、実際のメモリ容量は、４８〜
６４Ｍバイトといった大容量となる。

【０００７】このような場合、コスト的に実用的でない
ため、色変換処理においてＬＵＴを用いる場合は、補間
演算処理を併用することによって、用いるＬＵＴのメモ
リ容量を小さなものとするのが一般的である。

【０００８】この補間演算処理として、ＬＵＴから読み
出したデータ（以下では、格子点データともいう）をい
くつ用いるか、また、どのような関係の格子点データを
用いるかによって、種々の方法があるが、一般的に、格
子点データを多く用いる程補間精度は向上するが補間回
路の規模が大きくなるという傾向がある。

【０００９】その中でも補間精度がそれほど低下せず
に、回路規模を小さなものとすることが可能な補間方法
として、例えば特公昭５８−１６１８０号公報に記載さ
れているような４点補間方法が知られている。

【００１０】かかる補間方法は、３つの色信号の上位ビ
ット信号で特定される８つの格子点を、図１に示すよう
に立方体の８つの頂点とするとき、この立方体を３つの
平面で分割して得られる６つの４面体（図２参照）の１
つを用いて補間が行われるものである。

【００１１】ところで、その補間演算における補間式
は、上述した６つの４面体ごとに定義されるから、１つ
の変換前データに対して６つの補間式が用意されている
ことになる。このような場合、各々の補間式ごとに、補
間演算に用いる４つの格子点データが異なり、さらに各
格子点データに対する乗算係数が異なるため、格子点デ
ータの選択および乗算係数の演算のための回路が比較的
複雑なものになる。

【００１２】これに対し、本願発明者は、先の出願にお
いて、上記６つの補間式を１つの補間式に統一し、補間
演算に用いる格子点データの読み出しと、この読み出し
た格子点データに対する乗算係数の演算を簡略化したも
のを提案している。ここで、提案する補間式の統一は、
３次元入力相互の大小関係に基づいて行われるものであ
る。

【００１３】

【発明が解決しようとする課題】前述したように、４点
補間方法は補間精度をそれ程低下させずに補間回路の規
模を小さくできるものとして有効であるが、このような
利点をさらに発展させるべく、上述のように３次元入力
の大小関係（順序関係）によって異なる補間演算を統一
的に演算する構成を採った場合にも、変換速度を向上さ
せるという要請に対しては、同一内容の４個のＬＵＴを
用いることが直接的かつ有効な手段である。

【００１４】しかしながら、以上のように４点補間方法
において４個のＬＵＴを用いることは一般的構成といえ
るが、かかる構成において、それぞれ同一内容を有した
４つのＬＵＴが同時にアクセスされる場合、それぞれア
クセスされるアドレスは相互に異なるものである。すな
わち、４つのＬＵＴにおいて同時に出力される格子点デ
ータは相互に異なるものとなる。

【００１５】この観点から、本願発明はＬＵＴそれぞれ
の内容を異ならせ、４個のＬＵＴを効率的に用いること
を主な課題とする。

【００１６】複数のＬＵＴの内容を相互に異ならせる構
成の一従来例として、次の構成が知られている。

【００１７】すなわち、複数のＬＵＴのそれぞれが同一
内容の補間関数値（格子点データ）を持つのではなく、
これらを分割した一部についてそれぞれが格納するもの
である。すなわち、本来１つのＬＵＴに格納すべき補間
関数値を、その１つのＬＵＴを分割したものとしての複
数のｓｕｂ−ＬＵＴに分割して格納し、これに伴ない、
入力信号の下位ビット信号の値に応じてアクセスするｓ
ｕｂ−ＬＵＴを変化させるものである。これにより、本
来のＬＵＴ１個分のメモリ容量で、同一内容のＬＵＴ
を複数用いた場合と同様のデータ変換を行うことが可能
となる。

【００１８】しかしながら、上記公報に開示される構成
の１単位によっては１種類のデータ変換のみが可能とな
るだけである。このため、例えばＲ，Ｇ，Ｂの入力デー
タに基づいてそれぞれＹ，Ｍ，Ｃ，Ｂｋの出力データを
得るデータ変換を、上記構成によって行おうとする場
合、４単位の上記構成が必要となる。これは、出力デー
タが異なる場合当然ＬＵＴの内容をも異ならせなければ
ならないからである。

【００１９】ところで、プリンタや複写機等の出力デバ
イスにおいては、上記Ｙ，Ｍ，Ｃ，Ｂｋのデータを同時
に得る必要がない場合がほとんどである。すなわちＹ，
Ｍ，Ｃ，Ｂｋ等を得るためのデータ変換は所定の時間間
隔で順次に行われればよいからである。本発明は、かか
る観点からＬＵＴを効率的に用いようとするものであ
る。

【００２０】用いる複数のＬＵＴの内容を異ならせる他
の従来例として、特開平５−６３９６７号公報に記載さ
れたものが知られている。

【００２１】この公報に記載される構成も、上記と同様
１種類のデータ変換に関するものであり、またここに開
示される４面体を用いた補間方法は、読み出し時間の短
縮等のための最大２個のＬＵＴ出力（格子点データ）を
用いて行うものである。本発明は、かかる観点から常に
４点を用いた４点補間を行うことにより、補間精度の低
下を抑制するものである。

【００２２】本発明は、以上の各種観点からなされたも
のであり、その目的とするところは、複数のＬＵＴを有
効に活用することが可能なデータ変換装置を提供するこ
とにある。

【００２３】本発明の他の目的は、複数のＬＵＴに対し
てそれぞれ異なるデータを格納する場合の有効なデータ
格納方法を提供することにある。

【００２４】本発明のさらに他の目的は、画像出力デバ
イスの動作に応じて良好にデータ変換を行うことが可能
なデータ変換装置を提供することにある。

【００２５】本発明のさらに他の目的は、データ変換に
おいて複数のＬＵＴを有効に活用することが可能な画像
形成装置を提供することにある。

【００２６】

【課題を解決するための手段】そのために本発明では、
複数のルックアップテーブルを用いてデータ変換を行う
データ変換装置であって、変換されるべき入力データに
基づいて、前記複数のルックアップテーブル各々に対応
すべきアドレスデータを生成する生成手段と、該生成手
段によって生成されるアドレスデータと、前記複数のル
ックアップテーブルの数とに基づいて前記生成手段が生
成する複数のアドレスデータそれぞれに対応するルック
アップテーブルを定める交換手段と、を具えたことを特
徴とする。

【００２７】さらに好適には、複数のルックアップテー
ブルを用いた補間演算によりデータ変換を行うデータ変
換装置において、変換されるべき入力データの一部に基
づいて、前記複数のルックアップテーブル各々に対応す
べきアドレスデータを生成するアドレス生成手段と、該
アドレス生成手段によって生成されるアドレスデータと
変換切り換え制御信号の値と、当該切り換え制御信号に
よって切り換えられるデータ変換の種類の数で除した余
りに基づいて前記アドレス生成手段が生成する複数のア
ドレスデータそれぞれに対応するルックアップテーブル
を定めるアドレス交換手段と、該アドレス交換手段によ
り定められた各々のアドレスに基づいて前記複数のルッ
クアップテーブルそれぞれから出力するデータと補間演
算係数との間で前記アドレス交換手段におけるアドレス
交換と対称な交換を行い、当該データと補間演算係数と
の組合せに基づいて補間演算を行う補間演算手段と、を
具えたことを特徴とする。

【００２８】また、前記アドレス交換手段は前記画像形
成装置の動作に応じて前記ルックアップテーブルに対応
するアドレスデータを定めることを特徴とする。

【００２９】さらに、複数のルックアップテーブルにデ
ータを格納するためのデータ格納方法において、格納す
べきデータの前記複数のルックアップテーブルにおける
アドレスデータを生成し、該生成されたアドレスと、格
納すべきデータの種類の数とに基づいて前記生成された
アドレスデータが対応するルックアップテーブルを定
め、該定められたルックアップテーブルに当該対応する
テーブルデータを格納する、各工程を有したことを特徴
とする。

【００３０】

【作用】以上の構成によれば、アドレスデータの和また
はアドレスデータと切り換え制御信号の値との和に応じ
て、各ルックアップテーブルでアクセスされるアドレス
は常に一定の領域のアドレスに限られる。これにより、
複数のルックアップテーブルのそれぞれにおいて異なる
領域に格納した異なる種類の変換データを格納できると
ともに、上記アドレスにより１つの変換特性を有するテ
ーブル領域のみをアクセスすることが可能となる。

【００３１】一方、上記切換え信号の内容を変更するこ
とにより、各ルックアップテーブルにおける上述の領域
を変更することができ、これにより、他の種類の変換特
性を有するテーブル領域をアクセスすることができ、結
果として複数種類の変換を行うことが可能となる。

【００３２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００３３】本発明の各実施例を説明する前に、本実施
例で用いる４点補間の構成およびこの際に補間演算を統
一的に行う構成について説明する。これらは、それぞれ
上記特公昭５８−１６１８０号公報および前述の本願発
明者による先の出願に開示されるものと同様のものであ
る。

【００３４】まず、４点補間方法について説明する。

【００３５】変換前の３つの色信号（各色ｎ＋ｍビッ
ト）をＸｉ＝Ｘｈ・２^m ＋Ｘｆ，Ｙｉ＝Ｙｈ・２^m ＋Ｙ
ｆ，Ｚｉ＝Ｚｈ・２^m ＋Ｚｆと表わすとすると、Ｘｈ，
Ｙｈ，Ｚｈはそれぞれの信号Ｘｉ，Ｙｉ，Ｚｉの上位ｎ
ビット信号を表わし、Ｘｆ，Ｙｆ，Ｚｆはそれぞれの信
号Ｘｉ，Ｙｉ，Ｚｉの下位ｍビット信号を表わす。

【００３６】ＬＵＴには、Ｘｈ＝０，１，２，…，２ⁿ
−１、Ｙｈ＝０，１，２，…，２ⁿ−１、Ｚｈ＝０，
１，２，…，２ⁿ −１の全ての組み合わせ（２³ⁿ通り）
に対して、変換後の色データ（格子点データ）が格納さ
れており、これら格子点データはＸｈ，Ｙｈ，Ｚｈを連
結した３ｎビットのアドレス信号で読み出される。

【００３７】変換前の色信号データ（Ｘｉ，Ｙｉ，Ｚ
ｉ）の各々の下位ｍビットすなわちＸｆ，Ｙｆ，Ｚｆ
が、全て“０”の場合は前述のアドレス信号でＬＵＴ読
み出された格子点データが、そのまま、変換後の色デー
タとなる。そうでない場合には、Ｘｆ，Ｙｆ，Ｚｆの値
に応じて補間処理が行われる。

【００３８】上位ｎビット信号Ｘｈ，Ｙｈ，Ｚｈで特定
される８つの格子点を、図１に示すように、立方体の８
つの頂点とするとき、変換前の３つの色信号Ｘｉ，Ｙ
ｉ，Ｚｉはこの立方体の中の点（の絶対座標）として表
わされる。この立方体を３つの平面（Ｘｆ＝Ｙｆの平
面、Ｙｆ＝Ｚｆの平面、Ｚｆ＝Ｘｆの平面）で分割する
と、６つの４面体が形成され、各４面体は４つの格子点
を有することになる。

【００３９】ここで説明する４点補間方法は、このよう
な４面体の４つの格子点データを用いて補間演算を行う
ものである。すなわち、変換前の色信号は、この６つの
４面体のいずれかに属するものであり（境界面に属する
場合は、この境界面を共有する２つの４面体のいずれか
一方に割り当てるものとする）、どの４面体に属するか
はＸｆ，Ｙｆ，Ｚｆの大小関係で定まる。例えば、Ｘｆ
＞Ｙｆ＞Ｚｆの場合、変換前の色信号は図２に示す４面
体内に位置し、補間処理に用いる格子点データの座標は
（Ｘｈ，Ｙｈ，Ｚｈ）、（Ｘｈ＋１，Ｙｈ，Ｚｈ）、
（Ｘｈ＋１，Ｙｈ＋１，Ｚｈ）、（Ｘｈ＋１，Ｙｈ＋
１，Ｚｈ＋１）となる。

【００４０】各々の格子点座標における格子点データ
を、Ｄ（Ｘ座標，Ｙ座標，Ｚ座標）と表わし、補間後の
データＨ１（Ｘｉ，Ｙｉ，Ｚｉ）と表わすと、補間演算
は以下に示す式のように行われる。

【００４１】

【数１】 H1(Xi,Yi,Zi)=2^-m・{(2^m-Xf)・D(Xh,Yh,Zh)+(Xf-Yf)・D(Xh+1,Yh,Zh) +(Yf-Zf)・D(Xh+1,Yh+1,Zh)+Zf・D(Xh+1,Yh+1,Zh+1)} …(1) 次に、補間式の統一化について説明する。

【００４２】上記（１）式は前述のように６つの４面体
ごとに定義されるが、これを統一化した補間式は以下の
ように示されるものである。

【００４３】

【数２】 H2(Xi,Yi,Zi) =2^-m・{(2^m-MAX)・D(Xh,Yh,Zh) +(MAX-MED)・D(Xh+X_MAX,Yh+Y_MAX,Zh+Z_MAX) +(MED-MIN)・D(Xh+X_MAX+X_MED,Yh+Y_MAX+X_MED,Zh+Z_MAX+X_MED) ＋ＭＩＮ・Ｄ（Ｘｈ＋１，Ｙｈ＋１，Ｚｈ＋１）｝ …（２）上式において、ＭＡＸ，ＭＥＤ，ＭＩＮはそれぞれＸ
ｆ，Ｙｆ，Ｚｆの最大値，中央値，最小値であり、Ｘ＿
ＭＡＸ，Ｙ＿ＭＡＸ，Ｚ＿ＭＡＸ，Ｘ＿ＭＥＤ，Ｙ＿Ｍ
ＥＤ，Ｚ＿ＭＥＤはそれぞれＸｆ，Ｙｆ，Ｚｆが最大値
あるいは中央値であることを表わす１ビットの信号であ
る。

【００４４】例えば、Ｘｆ＞Ｙｆ＞Ｚｆの時、上記各信
号は以下の値となる。

【００４５】

【数３】 MAX=Xf, MED=Yf, MIN=Zf, X_MAX=1, Y_MAX=0, Z?MAX=0, X_MED=0, Y_MED=1, Z_MED=0 これらの値を（２）式に代入すると、（１）式と同一に
なる。

【００４６】以上のように、（２）式で示されるような
統一補間式を用いることにより、補間演算のための構成
は簡略化される。しかし、この補間演算を１つのＬＵＴ
のみを用いて処理しようとする場合には、１つの変換デ
ータを出力するのに最低４回ＬＵＴをアクセスしなけれ
ばならず、変換速度が低下する。

【００４７】これを解決するため、本願発明者は上述し
たように先の出願において、ＬＵＴを４つ用意し、補間
演算に必要な４つの格子点データを同時に読み出して補
間演算処理を行う構成を示した。

【００４８】図３および図４に、ＬＵＴを４つ用いて
（２）式に示した補間演算を高速に行うデータ変換装置
の一構成例を示す。これら図に示す構成例は、ｎ＝４，
ｍ＝４の場合について示すものである。

【００４９】図３において、１０１，１０２，１０３は
それぞれ入力データＸｉ，Ｙｉ，Ｚｉの上位４ビット信
号Ｘｈ，Ｙｈ，Ｚｈを入力する端子、１１１，１１２，
１１３はそれぞれＸｈ，Ｙｈ，Ｚｈに“１”を加算する
加算器、１２１〜１２６はそれぞれ４ビット幅の２入力
１出力のセレクタ、１３１〜１３３は２入力のＯＲ回
路、１４１〜１４４はそれぞれ４ｋバイト（１２ビット
アドレス、８ビット出力）の変換テーブルメモリ（ＬＵ
Ｔ）、１５１〜１５４は乗算器、１６１は値“２⁴ ”を
入力する端子、１６２，１６３，１６４はそれぞれ、入
力データの下位４ビットＸｆ，Ｙｆ，Ｚｆの最大値，中
央値，最小値を入力する端子、１７１〜１７３は減算
器、１８１は乗算器１５１〜１５４から出力される４つ
の乗算結果を合計するための加算器、１８２は（２）式
における係数２^-mの乗算に相当する演算を行うビットシ
フト回路、１８３はデータ変換装置の出力信号を出力す
る端子である。

【００５０】図４は、図３に示したＸｆ，Ｙｆ，Ｚｆの
順序、ＭＡＸ，ＭＥＤ，ＭＩＮ，Ｘ＿ＭＡＸ，Ｙ＿ＭＡ
Ｘ，Ｚ＿ＭＡＸ，…，Ｚ＿ＭＩＮ等の信号を生成するた
めの回路構成を示す。

【００５１】同図において、２０１，２０２，２０３は
それぞれ入力データＸｉ，Ｙｉ，Ｚｉの下位４ビット信
号Ｘｆ，Ｙｆ，Ｚｆを入力する端子、２１１，２１２，
２１３は下位４ビット信号Ｘｆ，Ｙｆ，Ｚｆ間の大小関
係を相互に比較する３つのコンパレータ、２２１〜２２
６は３つのコンパレータ２１１，２１２，２１３の出力
からＸｆ，Ｙｆ，Ｚｆの順序関係を表わす信号を生成す
るＡＮＤ等の論理素子、２３１〜２３９は下位ビット信
号Ｘｆ，Ｙｆ，Ｚｆの各々が最大値であるかどうか、中
央値であるかどうか、あるいは最小値であるかどうかを
表わす信号（全部で９ビット）を生成するＯＲ論理素
子、２４１〜２４９は上記９ビットの信号で対応するデ
ータ（Ｘｆ，ＹｆまたはＺｆ）をゲートするＡＮＤ論理
素子、２５１〜２５３はＡＮＤ素子２４１〜２４９でゲ
ートされた信号をＯＲ合成することにより、最大値（Ｍ
ＡＸ），中央値（ＭＥＤ），最小値（ＭＩＮ）を生成す
るＯＲ論理素子、１６１，１６２，１６３はそれぞれ上
記最大値，中央値，最小値を出力する端子であり、この
端子を介して図３に示した同一符号の端子に最大値，中
央値，最小値がそれぞれ入力される。

【００５２】次に、図４の動作は以下のようなものであ
る。

【００５３】それぞれ８ビットの３つの入力データ（Ｘ
ｉ，Ｙｉ，Ｚｉ）各々の上位４ビットデータ（Ｘｈ，Ｙ
ｈ，Ｚｈ）は図３に示す端子１０１，１０２，１０３に
入力され、下位４ビットデータ（Ｘｆ，Ｙｆ，Ｚｆ）は
図４に示す端子２０１，２０２，２０３に入力される。
３つの下位４ビットデータ（Ｘｆ，Ｙｆ，Ｚｆ）はコン
パレータ２１１〜２１３により相互に比較され、Ｘｆ＞
Ｙｆ，Ｙｆ＞Ｚｆ，Ｚｆ＞Ｘｆそれぞれの関係が成立し
ているか否かについてのデータがコンパレータ２１１〜
２１３から出力される。関係が成立している時その出力
信号は“１”、そうでない時は“０”となる。これらコ
ンパレータ２１１〜２１３の出力を２つ以上参照すれ
ば、３つの下位ビットデータの順序関係が定まる。

【００５４】例えば、Ｘｆ＞Ｙｆの関係が成立し、か
つ、Ｙｆ＞Ｚｆの関係が成立すれば、Ｘｆ＞Ｙｆ＞Ｚｆ
という順序関係が成立する。この場合は、コンパレータ
２１１および２１２の出力が共に“１”となり、従っ
て、上記関係は、ＡＮＤ素子２２１の出力が“１”であ
ることによって検出される。

【００５５】同様にＡＮＤ素子２２２の出力が“１”の
時はＹｆ＞Ｚｆ＞Ｘｆの順序関係があり、ＡＮＤ素子２
２３の出力が“１”の時はＺｆ＞Ｘｆ＞Ｙｆの順序関係
がある。３つのデータの順序関係は全部で６通りあり、
残りの３通りは負論理入力のＡＮＤ素子２２４，２２
５，２２６で検出するすることができる（以下、負論理
入力という言葉を省略する場合がある）。例えば、ＡＮ
Ｄ素子２２４はコンパレータ２１１と２１２の出力が共
に“０”になっている状態を検出する。すなわち、コン
パレータ２１１の出力が“０”であるときは、

【００５６】

【外１】

【００５７】コンパレータ２１２の出力が“０”である
ときは、

【００５８】

【外２】

【００５９】ＡＮＤ素子２２４の出力が“０”であると
きはＺｆ≧Ｙｆ≧Ｘｆという順序関係が成立しているこ
とになる。

【００６０】同様に、コンパレータ２１２と２１３の
“０”出力を検出するＡＮＤ素子と、コンパレータ２１
１と２１３の“０”出力を検出するＡＮＤ素子を設けれ
ば、６通りの順序関係がすべて検出できると思われる
が、若干問題がある。それは、Ｘｆ＝Ｙｆ＝Ｚｆの時３
つのコンパレータ２１１〜２１３の出力がすべて“０”
になってしまい、上述の検出構成では負論理入力のＡＮ
Ｄ素子から出力される３つの信号がすべて“１”になっ
てしまうからである。

【００６１】この場合、ＭＡＸ，ＭＥＤ，ＭＩＮは同一
の値となるが、データ変換装置全体として矛盾無く補間
演算が行われる。しかし、Ｘ＿ＭＡＸ，Ｙ＿ＭＡＸ，Ｚ
＿ＭＡＸ，Ｘ＿ＭＥＤ，Ｙ＿ＭＥＤ，Ｚ＿ＭＥＤの６つ
の信号がすべて“１”になるため、信号の意味と値とに
ずれが生じるため、図４に示す例では、上記問題が発生
しない構成が採られる。

【００６２】具体的には、コンパレータ２１２と２１３
の“０”出力を検出するＡＮＤ素子２２５はＡＮＤ素子
２２４の“０”出力の検出も同時に行うようにする。Ａ
ＮＤ素子２２６も同様の検出を行う。これによって、Ｘ
ｆ＝Ｙｆ＝Ｚｆの時、ＡＮＤ素子２２４のみの出力が
“１”となり、他のＡＮＤ素子出力は“０”となる。こ
れにより、Ｘｆ，Ｙｆ，Ｚｆの任意の値に対してＡＮＤ
素子２２１〜２２６のどれか１つのみが“１”を出力
し、他の５つのＡＮＤ素子は“０”を出力するので、Ｘ
ｆ，Ｙｆ，Ｚｆの順序関係が６通りに分類される。

【００６３】以上により求めたＸｆ，Ｙｆ，Ｚｆの順序
関係を示す６つの信号に基づき、Ｘ＿ＭＡＸ，Ｙ＿ＭＡ
Ｘ，Ｚ＿ＭＡＸ，Ｘ＿ＭＥＤ，Ｙ＿ＭＥＤ，Ｚ＿ＭＥ
Ｄ，Ｘ＿ＭＩＮ，Ｙ＿ＭＩＮ，Ｚ＿ＭＩＮの９つの信号
が生成される。

【００６４】ここで、Ｘ＿ＭＩＮ，Ｙ＿ＭＩＮ，Ｚ＿Ｍ
ＩＮはそれぞれの対応するデータＸｆ，Ｙｆ，Ｚｆが最
小値であるか否かを示す信号であり、最小値ＭＩＮの生
成に用いるものである。

【００６５】次に、Ｘｆ，Ｙｆ，Ｚｆの順序関係（大小
関係）に基づくＸ＿ＭＡＸ，Ｘ＿ＭＥＤ，Ｘ＿ＭＩＮの
生成方法は以下のようになる。なお、Ｙ，Ｚに関する他
の信号の生成方法は同様であるからその説明は省略す
る。

【００６６】Ｘｆ，Ｙｆ，Ｚｆの６通りの順序関係 (a) Xf＞Yf＞Zf (b) Yf＞Zf＞Xf (c) Zf＞Xf＞Yf (d) Zf≧Yf≧Xf (e) Xf≧Zf≧Yf (Xf≠Yf) (f) Yf≧
Xf≧Zf (Yf≠Zf) は同時に２つ以上成立することは無く、いずれか１つの
みが成立する。いずれが成立しているかは、ＡＮＤ素子
２２１〜２２６の出力を参照すれば分かる。Ｘ＿ＭＡＸ
という信号は、Ｘｆが最大値であることを示す信号であ
り、上記６通りの順序関係における（ａ）または（ｅ）
の順序関係が成立している時、その信号は“１”にな
る。従って、ＡＮＤ素子２２１〜２２５の出力信号をＯ
Ｒ素子２３１で合成したものがＸ＿ＭＡＸとなる。同様
にＸ＿ＭＥＤという信号はＸｆが中央値であることを示
す信号であり、上記関係のうち、（ｃ）または（ｆ）の
順序関係が成立している時、その信号は“１”になる。
従って、ＡＮＤ素子２２３と２２６の出力信号をＯＲ素
子で合成したものがＸ＿ＭＥＤとなる。

【００６７】さらに、Ｘ＿ＭＩＮという信号はＸｆが最
小値であることを示す信号であり、（ｂ）または（ｄ）
の順序関係が成立している時、その信号は“１”になる
から、ＡＮＤ素子２２２と２２４の出力信号をＯＲ素子
で合成したものがＸ＿ＭＩＮとなる。

【００６８】以上のように生成されたＸ＿ＭＡＸ（Ｙ＿
ＭＡＸ，Ｚ＿ＭＡＸ）信号は図３におけるセレクタ１２
１〜１２３、ＯＲ素子１３１〜１３３に送られると共
に、図４のＭＡＸ信号の生成に使用される。

【００６９】すなわち、Ｘ＿ＭＡＸ，Ｙ＿ＭＡＸ，Ｚ＿
ＭＡＸ信号により、それぞれ対応する下位４ビットデー
タＸｆ，Ｙｆ，Ｚｆをゲートするものであり、このゲー
ト動作は２入力ＡＮＤ素子２４１，２４２，２４３にお
いて行われ、各４ビット信号に対して行われる。

【００７０】ＡＮＤ素子２４１，２４２，２４３の出力
は４ビット幅の３入力ＯＲ素子２５１で合成されて、最
大値ＭＡＸが得られ、その信号は端子１６２に出力され
る。

【００７１】同様に、Ｘ＿ＭＥＤ，Ｙ＿ＭＥＤ，Ｚ＿Ｍ
ＥＤ信号は図３に示すＯＲ素子１３１〜１３３に送られ
ると共に、図４に示すＭＥＤ信号の生成に使用される。
このＭＥＤ信号の生成方法ならびにＭＩＮ信号生成方法
は前述のＭＡＸ信号生成方法と同様である。

【００７２】以上図４に示す構成によって生成される各
信号に基づく、図３に示す構成の動作説明を行う。

【００７３】同図において、端子１０１〜１０３に入力
された３つの入力データ（各８ビット）の上位４ビット
信号Ｘｈ，Ｙｈ，Ｚｈはそれぞれ“１”を加算する加算
器１１１〜１１３およびセレクタ１２１〜１２６のＬ側
端子に送られる。また、各々４ビットの上位ビット信号
Ｘｈ，Ｙｈ，Ｚｈは１２ビットに連結されて格子点デー
タを格納したＬＵＴ１４１にアドレス信号として与えら
れる。

【００７４】このＬＵＴ１４１からは前述した（２）式
におけるＤ（Ｘｈ，Ｙｈ，Ｚｈ）という値が読み出され
る。一方、加算器１１１〜１１３から出力される信号
は、それぞれＸｈ＋１，Ｙｈ＋１，Ｚｈ＋１であり、こ
れら信号はセレクタ１２１〜１２６のＨ側端子に送られ
ると共に、これらの信号も１２ビットに連結されてＬＵ
Ｔ１４４にアドレス信号として与えられる。

【００７５】このＬＵＴ１４４からは、（２）式におけ
るＤ（Ｘｈ＋１，Ｙｈ＋１，Ｚｈ＋１）という値が読み
出される。セレクタ１２１〜１２３は、それぞれ、図４
の回路で生成されたＸ＿ＭＡＸ，Ｙ＿ＭＡＸ，Ｚ＿ＭＡ
Ｘで制御され、これらの信号が“１”の時はそれぞれＨ
側、“０”の時はそれぞれＬ側の端子が選択される。Ｈ
側が選択されると、上位４ビット信号Ｘｈ，Ｙｈ，Ｚｈ
のいずれかに“１”を加算した値が、そのセレクタから
出力され、Ｌ側が選択されると上位４ビット信号がその
ままそのセレクタから出力される。従って、Ｘ＿ＭＡＸ
が“１”の時はＸｈ＋１が、Ｙ＿ＭＡＸが“１”の時は
Ｙｈ＋１が、Ｚ＿ＭＡＸが“１”の時はＺｈ＋１が、そ
れぞれのセレクタ１２１〜１２３から出力されることに
なる。これらセレクタから出力される各々４ビットの信
号は１２ビットに連結されて、ＬＵＴ１４２にアドレス
信号として与えられる。従って、ＬＵＴ１４２からは、
（２）式におけるＤ（Ｘｈ＋Ｘ＿ＭＡＸ，Ｙｈ＋Ｙ＿Ｍ
ＡＸ，Ｚｈ＋Ｚ＿ＭＡＸ）という値が読み出される。

【００７６】同様に、セレクタ１２４〜１２６は図４の
回路で生成された上記Ｘ＿ＭＡＸ，Ｙ＿ＭＡＸ，Ｚ＿Ｍ
ＡＸ信号とＸ＿ＭＥＤ，Ｙ＿ＭＥＤ，Ｚ＿ＭＥＤ信号の
対応する信号間の論理和信号で制御され、これらセレク
タから出力される各々４ビットの信号は１２ビットに連
結されて、ＬＵＴ１４３にアドレス信号として与えられ
る。従ってこのＬＵＴ１４３からは、（２）式における
Ｄ（Ｘｈ＋Ｘ＿ＭＡＸ＋Ｘ＿ＭＥＤ，Ｙｈ＋Ｙ＿ＭＡＸ
＋Ｙ＿ＭＥＤ，Ｚｈ＋Ｚ＿ＭＡＸ＋Ｚ＿ＭＥＤ）という
値が読み出される。

【００７７】以上ＬＵＴ１４１〜１４４から読み出され
た４つの格子点データ（各８ビット）は、それぞれ乗算
器１５１〜１５４に被乗数として与えられる。

【００７８】一方、端子１６１には２⁴ という値、端子
１６２〜１６４には図４に示す回路で生成されたＭＡ
Ｘ，ＭＥＤ，ＭＩＮが入力され、これらの信号は乗算器
１７１〜１７３に送られる。減算器１７１では２⁴ −Ｍ
ＡＸ、減算器１７２ではＭＡＸ−ＭＥＤ、減算器１７３
ではＭＥＤ−ＭＩＮがそれぞれ演算され、これら減算結
果は乗算器１５１〜１５３に乗数として与えられる。ま
た、端子１６４から入力されたＭＩＮ信号は直接乗算器
１５４に乗数として与えられる。上記４つの乗算器にお
いて、前述の（２）式における４つの項が、それぞれ乗
算されその乗算結果が加算器１８１に送られる。

【００７９】そして、加算器１８１では入力された４つ
の値をすべて加算して、その結果を次のビットシフタ１
８２に送る。ビットシフタ１８２は（２）式における一
番最初の係数２^-m（ここではｍ＝４）に相当する演算を
行い、ビットシフタ１８２の出力は出力端子１８３へ送
られ、前述の（２）式におけるＨ２（Ｘｉ，Ｙｉ，Ｚ
ｉ）が端子１８３から出力されることになる。

【００８０】＜第１の実施例＞図５は、本発明の第１の
実施例に係るデータ変換装置の主要部を示すブロック図
である。

【００８１】図５は、上記図３，図４に示したデータ変
換装置に対し、新たに付加したアドレスやデータの並び
換え手段であるところのアドレス交換器やデータ交換器
ならびにこれら交換器の制御回路等を示すものである。

【００８２】すなわち、図５では、アドレス生成部や補
間演算部が省略してある。同図において、３０１〜３０
４はそれぞれ図３におけるＬＵＴ１４１〜１４４に入力
されているアドレス信号を示すものである。３１１〜３
１６はそれぞれ２つのアドレス信号の供給経路を相互に
交換する機能を有したアドレス交換器であり、後述され
るように入力データに応じてアクイセスするＬＵＴを異
ならせるものである。３２１〜３２４はＬＵＴであり、
これらは図３におけるＬＵＴ１４１〜１４４とそれぞれ
同じメモリ容量でありながら、格納しているテーブルデ
ータの内容が異なるものである。すなわち、図３におけ
るＬＵＴ１４１〜１４４は、これら４個とも格納してい
るデータが全く同一であり、同一内容の格子点データを
４個のＬＵＴが重複して保持している。これに対して、
図５におけるＬＵＴは、基本的に同一内容の格子点デー
タを分割した状態でそれぞれが保持している。

【００８３】次に、３４１〜３４７は、ＬＵＴから読み
出された格子点データを相互に交換する機能を有したデ
ータ交換器である。これらデータ交換器３４１〜３４７
から出力された格子点データ３５１〜３５４はそれぞれ
図３における乗算器１５１〜１５４に送られ、補間演算
処理が行われる。

【００８４】このようなデータ交換器が設けられるの
は、上述のアドレス交換器３１１〜３１６により、アド
レス信号を並び換えた場合、ＬＵＴ３２１〜３２４から
読み出される格子点データも同様に並び換わるので、そ
の後の補間演算処理においてそれぞれの格子点データと
これに乗ずる重み係数との対応関係が異なってしまうか
らである。アドレス交換器３１１〜３１６とデータ交換
器３４１〜３４６は、これらの機能上ＬＵＴ３２１〜３
２４を挟んで対称に配置してあり、アドレス交換器３１
１〜３１６のそれぞれでアドレスが交換されるのに対応
してデータ交換器３４１〜３４６のそれぞれでデータ交
換が行われる。

【００８５】３６１は変換テーブル（データ変換の種
類）を切り換える２ビット制御信号：ＥＸを入力する端
子、３６２，３６３はそれぞれ２ビット２入力の加算器
であり、これら加算器は上位ビット信号Ｘｈ，Ｙｈ，Ｚ
ｈと切り換え制御信号ＥＸとの和を４で割った時の余
り、（以下、これを（Ｘｈ，Ｙｈ，Ｚｈ＋ＥＸ）％４と
表わす）を計算する。この計算結果は信号線３６５に出
力される。（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）％４を計算する
上で、必要な信号は上位ビット信号Ｘｈ，Ｙｈ，Ｚｈお
よび制御信号ＥＸそれぞれの下位２ビットであり、まず
加算器３６２にて信号Ｘｈの下位２ビットと信号Ｙｈの
下位２ビットを加算する。この加算結果のキャリ出力は
無視し、加算器３６２の出力である下位２ビットと信号
Ｚｈの下位２ビットを加算器３６３で加算する。さらに
この加算結果のキャリ出力を無視し、加算器３６３の出
力である下位２ビットと制御信号ＥＸ（２ビット）を加
算器３６４で加算し、この加算結果のキャリ出力を無視
した下位２ビットが（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）％４と
なる。

【００８６】このようにして得られた２ビット信号は２
入力ＡＮＤ素子３７１〜３７３、２入力ＯＲ素子３７
４、インバータ３７５，３７６にそれぞれ入力し、上記
アドレス交換器とデータ交換器の制御信号が生成され
る。

【００８７】ここで、アドレス交換器３１１〜３１６と
データ交換器３４１〜３４６の動作について説明する。
各交換器は２つの信号入力と２つの信号出力（各入出力
は複数ビット幅）、さらに１ビットの制御信号入力を有
し、この制御信号の値により、図６（ａ），（ｂ）に示
す２つの動作モードを持つ。すなわち、制御信号が
“０”のときは、図６（ａ）に示すように、上段から入
力された信号は上段に出力され、下段から入力された信
号は下段に出力される（スルーモード）。一方、制御信
号が“１”のときは、図６（ｂ）に示すように、上段か
ら入力された信号は下段に出力され、下段から入力され
た信号は上段に出力され、信号の交換が行われる（交換
モード）。

【００８８】図７（ａ）〜（ｄ）は、（Ｘｈ＋Ｙｈ＋Ｚ
ｈ＋ＥＸ）％４の値に応じて、アドレス交換器３１１〜
３１６それぞれにおいてアドレス信号がどのように並び
換わるのかを示す説明図である。

【００８９】図５に示したアドレス信号３０１〜３０４
は、Ｘアドレス（ＸｈまたはＸｈ＋１）、Ｙアドレス
（ＹｈまたはＹｈ＋１）、Ｚアドレス（ＺｈまたはＺｈ
＋１）の３つを連結した信号であり、これら３つのアド
レスを単純に加算した際の値、Ｘｈ＋Ｙｈ＋ＺｈをＳと
おくとき、アドレス信号３０１〜３０４の値は、図３に
示す構成から明らかなようにそれぞれＳ，Ｓ＋１，Ｓ＋
２，Ｓ＋３となる。

【００９０】ここで、切り換え制御信号ＥＸ＝０とした
場合、上位ビット信号Ｘｈ，Ｙｈ，Ｚｈの下位２ビット
信号に応じてＳ％４の値は変化し、図５に示す構成から
明らかなように、図７（ａ）はＳ％４＝０、図７（ｂ）
はＳ％４＝１、図７（ｃ）はＳ％４＝２、図７（ｄ）は
Ｓ％４＝３に対応するアドレス交換をそれぞれ示すもの
である。

【００９１】以下のアドレス交換により各ＬＵＴに入力
されるＸ，Ｙ，Ｚアドレスの和をＡｄｒとするとき、Ｌ
ＵＴ３２１（図５参照、以下同じ）に入力されるＡｄｒ
はアドレス交換器によって、図７（ａ）に示す場合は
Ｓ、図７（ｂ）〜図７（ｄ）ではそれぞれＳ＋３，Ｓ＋
２，Ｓ＋１になる。

【００９２】Ｓ％４＝１（図７（ｂ））の時、ＬＵＴ３
２１に入力されるアドレスのＡｄｒはＳ＋３であるた
め、この時Ａｄｒ％４＝（Ｓ＋３）％４＝０、同様にＳ
％４＝２（図７（ｃ））の時ＬＵＴ３２１入力されるア
ドレスのＡｄｒはＳ＋２であるため、Ａｄｒ％４＝（Ｓ
＋２）％＝０となり（Ｓ％４＝０，３の時は説明省
略）、結局、ＬＵＴ３２１に入力されるアドレスのＡｄ
ｒはＥＸ＝０である限り、Ａｄｒ％４＝０となるもので
ある。

【００９３】次に、ＬＵＴ３２２に入力されるアドレス
のＡｄｒは、図７（ａ）に示す場合にはＳ＋１、図７
（ｂ）〜図７（ｄ）ではそれぞれＳ，Ｓ＋３，Ｓ＋２に
なる。従って、Ｓ％４＝１（図７（ｂ））の時、ＬＵＴ
３２２に入力されるアドレスのＡｄｒはＳであるから、
この時Ａｄｒ％４＝Ｓ％４＝１、同様にＳ％４＝２の時
に入力されるアドレスのＡｄｒはＳ＋３であるから、Ａ
ｄｒ％４＝（Ｓ＋３）％４＝１となり、結局、ＬＵＴ３
２２に入力されるアドレスのＡｄｒはＥＸ＝０である限
りＡｄｒ％＝１となるものである。

【００９４】以下同様に、ＬＵＴ３２３に入力されるア
ドレスのＡｄｒは、ＥＸ＝０である限りＡｄｒ％４＝２
となるものであり、ＬＵＴ３２４に入力されるアドレス
のＡｄｒは、ＥＸ＝０である限りＡｄｒ％４＝３となる
ものである。

【００９５】このように、制御信号ＥＸを０とすると、
ＬＵＴ３２１〜３２４には、それぞれＡｄｒ％４が０，
１，２，３のアドレスのみが与えられ、その他のアドレ
スは入力されない。

【００９６】そこで、図３１以降を参照して後述するよ
うに、ＬＵＴ３２１〜３２４のそれぞれには第１の種類
に係る変換テーブルデータをＥＸ＝０の時にのみアクセ
スされるアドレスに格納し、ＥＸ＝１〜３のそれぞれ対
応するそれぞれ他のアドレスに第２〜第４の種類に係る
変換テーブルデータを格納することが可能となる。

【００９７】図８はＥＸ＝０，１，２，３に対して、各
々のＬＵＴがアクセスされるアドレスのＡｄｒ％４の値
を示す。図８から分かるように、異なるＥＸの値に対し
て、各ＬＵＴがアクセスされるアドレスのＡｄｒ％４の
値は全て異なっており、４つの独立した変換テーブルデ
ータを重複なく格納することができる。

【００９８】以上、アドレス交換器３１１〜３１６の動
作について説明したが、データ交換器３４１〜３４７の
動作については、前述したように、アドレス交換器３１
１〜３１６とデータ交換器３４１〜３４７はＬＵＴ３２
１〜３２４を挟んで対称に配置してあるため、動作も全
く対称になる。従って、データ交換器３４１〜３４７に
よってＬＵＴ３２１〜３２４に格納した４つの独立した
変換テーブルの格子点データをＥＸの値に応じて読み出
し、アドレス信号が交換される前の順序のデータの並び
に戻して補間演算部に送ることができ、これにより、補
間演算を良好に行うことができる。この結果、本実施例
によれば、４種類のデータ変換処理を上記ＥＸの値に応
じて切り換えて行うことが可能となる。

【００９９】＜第２の実施例＞図９は、本発明の第２の
実施例に関する構成を示すブロック図である。

【０１００】上述した第１の実施例では、２入力２出力
のアドレス交換器およびデータ交換器をそれぞれ６個使
用していたが、本実施例はこれら交換器をそれぞれ５個
に減らした構成に関するものである。

【０１０１】図９において、４０１〜４０５はアドレス
交換器、４１１〜４１５はデータ交換器、４２１はエク
スクルーシブ−ＯＲ（以下、ＥＸＯＲと略す）素子、４
２２および４２３は２入力ＡＮＤ素子、４２４はインバ
ータである。他の要素ないし信号は図５において同一符
号を付した要素ないし信号と同様のものである。また、
本実施例（図９）では、（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）％
４を計算する回路の記載を省略したが、この回路は図５
におけるその計算回路と同様である。

【０１０２】図１０（ａ）〜（ｄ）は、（Ｘｈ＋Ｙｈ＋
Ｚｈ＋ＥＸ）％４の値に対応して、各々のアドレス交換
器のアドレス交換動作を表わす説明図である。

【０１０３】同図と図７との比較から明らかなように、
本実施例によるアドレス信号並び換え機能は、上記第１
の実施例におけるアドレス信号並び換え機能と同等であ
る。従って、本実施例は上記第１の実施例と同一のデー
タ変換機能を有することになる。

【０１０４】＜第３の実施例＞図１１は、本発明の第３
の実施例に係る構成を示すブロック図である。

【０１０５】本実施例は、使用するアドレス交換器とデ
ータ交換器はそれぞれ５個で、上記第２の実施例と同様
であるが、これら交換器の制御信号を生成するためのデ
コード回路（図９に示す論理素子４２１〜４２４や図５
における論理素子３７１〜３７６）を不要とするもので
ある。すなわち、（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）％４を計
算した時に得られる２ビットの信号をそのまま上記交換
器の制御信号として使用し、その上位ビット信号をアド
レス交換器４４１および４４２に入力し、下位ビット信
号をアドレス交換器４４３〜４４５に入力するものであ
る。

【０１０６】図１１において、４４１〜４４５はアドレ
ス交換器、４５１〜４５５はデータ交換器であり、その
他の要素ないし信号は上記第２の実施例（図９）と同様
である。

【０１０７】図１２（ａ）〜（ｄ）は、（Ｘｈ＋Ｙｈ＋
Ｚｈ＋ＥＸ）％４の値に対応して、各々のアドレス交換
器のアドレス交換動作を表わす説明図である。

【０１０８】同図から明らかなように、本実施例による
アドレス信号並び換え機能は上述した第１ないし第２の
実施例のアドレス信号並び換え機能と同等である。従っ
て、本実施例においても上記第１ないし第２の実施例と
同様データ変換機能を有することになる。

【０１０９】＜第４の実施例＞図１３は、本発明の第４
の実施例に関する構成を示すブロック図である。

【０１１０】上記第３の実施例（図１１）において、ア
ドレス交換器４４３〜４４５およびデータ交換器４５３
〜４５５は、それぞれ前段の交換器に対して縦続的に接
続されており、このような場合、これらの交換器におい
て生じる信号遅延時間は比較的長いものとなる。本実施
例は、この遅延時間を減少させるために、上記交換器と
同一機能を、２入力１出力（複数ビット幅）のセレクタ
を並列に用いて実現するものである。また、本実施例は
（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）％４を計算する回路につい
ても、第１〜第３の実施例に対して、加算の順序を変え
ることにより高速化を図るものである。

【０１１１】図１３において、４６１〜４６８は上述の
セレクタであり、４７１は上位ビット信号Ｚｈの下位２
ビットと制御信号ＥＸ（２ビット）を加算するための加
算器、４７３は、加算器３６２および加算器４７１から
のキャリを除いたそれぞれ下位２ビットの出力信号を加
算し、制御信号３６５を出力する加算器である。他の要
素および信号は、図５および図１１において同一符号を
付したものと同様である。

【０１１２】セレクタ４６１〜４６８は制御信号３６５
の下位ビットが“０”の時、Ｌ側を、“１”の時Ｈ側を
選択する。セレクタ４６１〜４６４によるアドレス信号
並び換え機能は、上記第３の実施例（図１１）における
アドレス交換器４４３〜４４５による機能と全く同一で
あり、同様にセレクタ４６５〜４６８によるデータ並び
換え機能は図１１におけるデータ交換器４５３〜４５５
による機能と全く同一びある。

【０１１３】また、（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）％４を
計算する回路は、図５に示す回路では、３つの加算器が
従属的に接続されていたが、本実施例では従属的に接続
される加算器が２段に減っているため、上記計算を高速
に行うことができる。

【０１１４】以上より、本実施例は、これまで述べた第
１〜第３の実施例と全く同一のデータ変換機能を有しつ
つ、アドレスの並び換えやデータの並び換え等における
遅延時間が最小となる構成を実現することが可能とな
る。

【０１１５】以上説明した４つの実施例は、全てアドレ
ス交換器およびセレクタの配置構成とデータ交換器およ
びセレクタの配置構成がＬＵＴを挟んで対称になってい
る場合であったが、各実施例におけるアドレス交換機能
とデータ交換機能はそれぞれ同等なので、置き換えが可
能である。すなわち、第Ｎ（Ｎ＝１，２，３，４）の実
施例におけるアドレス交換器等の配置構成とその第Ｎ実
施例以外におけるデータ交換器等の配置構成を組み合わ
せてデータ変換装置を構成するといったことが可能とな
る。

【０１１６】＜第５の実施例＞図１４は、本発明の第５
の実施例に関する構成を示すブロック図である。

【０１１７】これまでに説明した第１〜第４の実施例
は、４つのＬＵＴを最大限有効に活用し、４種類の変換
テーブルデータを格納するものであった。そのため、ア
ドレス並び換え手段やデータ並び換え手段ならびにこれ
ら並び換え手段の制御信号を生成するハード規模が比較
的大きなものとなっていた。

【０１１８】本実施例は、４つのＬＵＴに２種類の変換
テーブルデータのみを格納し、２種類のデータ変換がで
きるようにすることで、アドレスやデータの並び換え手
段ならびにこれら手段の制御信号を生成するハードの規
模を小さくし、簡略化するものである。

【０１１９】図１４において、５０１〜５０４は上記第
１〜第４の実施例におけるＬＵＴと同一メモリ容量のＬ
ＵＴであるが、２種類の変換テーブルデータのみが格納
してある。５１１はこれら２種類の変換テーブルを切り
換える制御信号ＥＸ１（１ビット）を入力する端子、５
１２は上位ビット信号ＸｈのＬＳＢと同信号ＹｈのＬＳ
Ｂとの間の排他的論理和を演算するＥＸＯＲ素子、５１
３は同信号ＺｈのＬＳＢと制御信号ＥＸ１との間の排他
的論理和を演算するＥＸＯＲ素子、５１４は上記２つの
ＥＸＯＲ素子の出力間の排他的論理和を演算するＥＸＯ
Ｒ素子である。

【０１２０】アドレス信号を並び換えるセレクタ４６１
〜４６４ならびにデータを並び換えるセレクタ４６５〜
４６８は前記第４の実施例と同じ機能であり、その他の
要素や信号はこれまでの実施例で参照した図に示したも
のと同様である。

【０１２１】第１〜第４の実施例では、４つの変換テー
ブルを切り換えるために、（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）
％４を計算していたが、本実施例では２つの変換テーブ
ルの切換えしか行わないため、（Ｘｈ＋Ｙｈ＋Ｚｈ＋Ｅ
Ｘ）％２の値が分かればよい。この値は、各データのＬ
ＳＢで排他的論理和を演算するだけで容易に計算でき
る。この計算結果は、信号５１５としてＥＸＯＲ素子５
１４から出力され、セレクタ４６１〜４６８に入力す
る。制御信号ＥＸ１の値と各ＬＵＴに入力されるアドレ
スのＡｄｒ％２（Ａｄｒ＝Ｘｈ＋Ｙｈ＋Ｚｈ）の値との
関係を図１５に示す。

【０１２２】以上の構成により、本実施例においては、
ＬＵＴ５０１〜５０４に２つの独立した変換テーブルを
格納することができ、制御信号ＥＸ１（１ビット）によ
り、２種類のデータ変換を切り換えることができる。

【０１２３】＜第６の実施例＞図１６は、本発明の第６
の実施例に関する構成を示すブロック図である。

【０１２４】上記第５の実施例において参照した図１５
の内容から、ＬＵＴ５０１とＬＵＴ５０３、ＬＵＴ５０
２とＬＵＴ５０４はそれぞれ同じ内容のデータを保持し
ていることが明らかである。従って、アドレスやデータ
の並び換えは４個のＬＵＴ全体で行う必要はなく、２個
ずつ分けて並び換える（交換する）ことができる。

【０１２５】５２１〜５２２はこのようなアドレス交換
を行うためのアドレス交換器、５２３〜５２４は同様に
データ変換を行うためのデータ交換器である。これら交
換器の制御信号５１５の生成方法は上記第５の実施例と
同様であるため、同生成部の記載は省略する。その他不
図示のアドレス生成部、補間演算部はこれまでと同様、
図３に記載のものと同様である。

【０１２６】以上から明らかなように、本実施例は、前
記第５の実施例と同一の機能で、２種類のデータ変換を
行うことができるものである。

【０１２７】＜第７の実施例＞図１７は、本発明の第７
の実施例に関する構成を示すブロック図である。

【０１２８】本実施例は、各ＬＵＴに入力される１２ビ
ットのアドレスから最下位ビットを取り除いて、１１ビ
ットのアドレスとし、それに伴い、各ＬＵＴのメモリ容
量を半分にしたものである。

【０１２９】以下に、１２ビットのアドレスから最下位
ビットを取り除く意味について説明する。前述の第５，
第６の実施例では、４つの変換テーブルデータを格納で
きるＬＵＴを保有しながら、２つの変換テーブルデータ
のみを格納するものであり、ＬＵＴを１００％有効に活
用していないことになる。

【０１３０】すなわち、２種類のデータ変換のみ必要な
場合に、ＬＵＴを１００％有効に活用するには、各ＬＵ
Ｔのメモリ容量を半分に減らす必要がある。それを実現
するための新たな構成を図１７に示す。

【０１３１】同図において、前記各実施例と異なる要素
は、ＥＸＯＲ素子５５１のみであり、その他は基本的に
図１３に示す第４の実施例に基づいている。ただし、
（Ｘｈ＋Ｙｈ＋Ｚｈ）％４を計算する回路の構成は、図
５に示す第１の実施例と同様である。

【０１３２】図１７に示す回路の動作において、前記第
１〜第４の実施例と異なる点は、テーブル切り換え用の
制御信号が１ビットのみであるということである。この
制御信号は、（Ｘｈ＋Ｙｈ＋Ｚｈ）％４の値（２ビッ
ト）の上位１ビットとの間で排他的論理和演算がなさ
れ、交換器４４１，４４２，４５１，４５２へ切り換え
制御信号として送られる。制御信号ＥＸ１の“０”およ
び“１”という値は、図５における２ビットの制御信号
ＥＸの値“０”と“２”に対応するものである。

【０１３３】従って、各ＬＵＴに入力されるアドレスの
Ａｄｒ％４の値は前記ＥＸの値に対して図１８に示すよ
うな関係を有する。これより、図１７に示す構成では、
ＬＵＴ３２１とＬＵＴ３２３にはＡｄｒ％２＝０のアド
レスのみ、ＬＵＴ３２２とＬＵＴ３２４にはＡｄｒ％２
＝１のアドレスのみしが入力されることが分かる。

【０１３４】例えばＸアドレス（ＸｈまたはＸｈ＋
１），Ｙアドレス（ＹｈまたはＹｈ＋１），Ｚアドレス
（ＺｈまたはＺｈ＋１）を連結する際、Ｚアドレスを最
下位側に連結したとすると、このＺアドレスが連続する
２つのアドレスの一方は、Ａｄｒ％２＝０でもう一方は
Ａｄｒ％２＝１となる（このＺアドレスが、最大値から
０に戻る場合、ＸアドレスやＹアドレスが変化するた
め、上記関係はくずれることがある）。

【０１３５】具体的に説明すると、Ｚアドレスは４ビッ
トあるので、このＺアドレスは１６個連続し、Ａｄｒ％
２＝０のアドレスとＡｄｒ％２＝１のアドレスが交互に
並んでいることになる。この配列においてＡｄｒ％２＝
０とＡｄｒ％２＝１のいずれが先かは、Ｘアドレスおよ
びＹアドレスの値に依存して決まる。この場合、ＬＵＴ
３２１とＬＵＴ３２３には１つおきに並んだＡｄｒ％２
＝０のアドレスのみが、ＬＵＴ３２２とＬＵＴ３２４に
は、１つおきに並んだＡｄｒ％２＝１のアドレスのみが
入力されるので、このアドレス信号に冗長性が存在しそ
れぞれのＬＵＴにおいて、アドレスの最下位ビットは上
位１１ビットのアドレスから予測することが可能であ
る。

【０１３６】この結果、各ＬＵＴのアドレス入力は、１
２ビットから最下位ビットを取り除いて、１１ビットに
削減できることが理解できる。これは、各ＬＵＴのメモ
リ容量を半分に削減できることを意味する。

【０１３７】次に、１１ビット化されたアドレス信号に
対し、各ＬＵＴでどのように変換テーブルデータを格納
したらよいかという問題が新たに生じるが、これは、す
でに説明したように、１１ビットのアドレス信号から取
り除かれた最下位ビットを予測して、１２ビットのアド
レスを仮想的に定め、この１２ビットアドレス信号に対
応する格子点データを前記１１ビットアドレスでアクセ
スされる場所に格納することで解決することができる。

【０１３８】＜第８の実施例＞図１９は、本発明の第８
の実施例に関する構成を示すブロック図である。

【０１３９】上記第７の実施例では、１２ビットのアド
レス信号を１１ビットに減らし、それに伴ないＬＵＴに
格納する変換テーブルの種類も半分の２種類に減らした
が、本実施例では、さらにアドレス信号を１０ビットに
減らしＬＵＴに格納する変換テーブルの種類を１種類に
するものである。

【０１４０】従って、変換テーブル切り換え用の制御信
号はなくなり、（Ｘｈ＋Ｙｈ＋Ｚｈ）％４の値に基づい
て、４つのアドレス信号を並び換え４つのＬＵＴに入力
する。

【０１４１】図１９において、５６１〜５６４はアドレ
ス信号が１０ビットのＬＵＴであり、その他の要素は図
１７において同一符号を付したものと同様の機能を有す
るものである。

【０１４２】本実施例では、各々のＬＵＴに与えられる
アドレス信号のＡｄｒ％４の値は一定であり、ＬＵＴ５
６１〜５６４に対し、それぞれ０，１，２，３となる。

【０１４３】従って、Ｘアドレス，Ｙアドレス，Ｚアド
レスを連結してできた１２ビットアドレスの上位１０ビ
ットから下位２ビットのアドレスを、各々のＬＵＴごと
に予測することができるため、各ＬＵＴにはアドレス信
号を１０ビット入力するだけで、補間演算に必要な格子
点データを読み出すことが可能となる。ＬＵＴの各アド
レスにどのような格子点データを格納するのかといった
問題は、上記第７の実施例の説明で示した考え方を適用
すれば解決することができる。

【０１４４】なお、本実施例および上記第７の実施例に
おいて、アドレスやデータを並び換えるための交換器や
セレクタの配置構成は、前記第１〜第４の実施例で示し
た構成を用いることもできることは勿論である。

【０１４５】＜第９の実施例＞これまで説明した第１〜
第８の実施例は全て、すでに各々のＬＵＴに格子点デー
タが格納されていることが前提として説明を行った。

【０１４６】変換テーブルが固定で変更がない場合に
は、このＬＵＴをＲＯＭによって構成すればよいが、図
３１以降で後述するように、変換テーブルの内容を変更
する必要がある場合には、書き換え可能なメモリ（ＲＡ
Ｍ）を使用する必要がある。この場合、初期データまた
は変更データをＬＵＴへロードする必要があり、本実施
例は、初期データまたは変更データをＬＵＴへロードす
る方法に関するものである。

【０１４７】本発明の第９の実施例に関する構成を図２
０に示す。

【０１４８】本実施例は、上記第８の実施例のデータ変
換装置に対し、外部に接続したＣＰＵ等から変換テーブ
ルデータをロードするものである。

【０１４９】同図において、５８１は、４つのＬＵＴに
与える４つのアドレスを生成するアドレス生成部であ
り、従来技術の項で示した内容と同等のものである。た
だし、アドレス信号は１２ビットではなく、下位２ビッ
トを取り除いた１０ビットとなっている。

【０１５０】５９１は、アドレスの並び換えを行うブロ
ックであり、第８の実施例におけるアドレス交換器４４
１，４４２、セレクタ４６１〜４６４で構成される。６
０１〜６０４は、ＬＵＴとして使用するＲＡＭであり、
アドレス入力、データ入力端子の外に書き込み制御用と
してチップセレクト端子（ＣＳ）、ライトパルス入力端
子（ＷＲ）、出力制御端子（ＱＣ）等を有している。こ
れらのＲＡＭ６０１〜６０４は、ＣＳ端子入力が“１”
の時に、ＷＲ端子へパルスを入力すると、その時、入力
されているアドレスにデータが書き込まれ、一方、ＣＳ
端子入力が“０”の時には、ＷＲ端子へパルスを入力し
てもデータは書き込まれない。６１０は外部のＣＰＵま
たはＤＭＡ（ダイレクトメモリアクセス）コントローラ
等からアドレス信号を入力する端子、６１１はそのアド
レスのメモリに書き込むデータを入力する端子、６１２
は前記ＲＡＭのＷＲ端子にデータ書き込みパルスを入力
する端子、６１４は本データ変換装置にテーブルデータ
をロードするモードと、補間演算処理により入力データ
を他のデータに変換する本来のモードとを切り換えるた
めの制御信号を入力する端子、６２１〜６２３はそれぞ
れ前記制御信号により制御されるセレクタである。この
制御信号は、ＲＡＭ６０１〜６０４の出力制御端子（Ｏ
Ｃ）にも送られ、データ変換モード時にこの信号を
“１”にして、ＲＡＭ６０１〜６０４からデータ読み出
しを可能にする。その他の要素は、すでに上記各実施例
で説明したものと同様である。

【０１５１】変換テーブルデータをロードする時、端子
６１４から入力する制御信号を“０”とし、セレクタ６
２１〜６２３をすべて“Ｌ”側の端子に切り換える。こ
れにより、外部のＣＰＵ等から端子６１０を通して入力
された１２ビットのアドレス信号が、３つのセレクタ６
２１〜６２３（各４ビット幅）を経由して、アドレス生
成ブロックに入力される。該アドレス生成ブロックで
は、アドレスを連結し、そのうちの上位１０ビットを信
号線５８２に出力する。この信号線上のアドレスには、
最下位に“１”を付加し、その他の信号線５８３〜５８
５上のアドレス信号の最下位には“０”を付加して、１
１ビットとする。

【０１５２】信号線５８３，５８４上のアドレス信号
は、アドレス生成制御信号（Ｘ＿ＭＡＸ，Ｙ＿ＭＡＸ
等）の値に依存して変化するが、変換テーブルデータの
ロード時は無視される。信号線５８５上のアドレス信号
は一応確定しているが、同様にこれも無視される。

【０１５３】上記４つの１１ビットアドレス信号はアド
レス並び換えブロック５９１に入力され、加算器３６３
の出力信号（２ビット）に基づいて、並び換えが行われ
る。端子６１０から入力された１２ビットのアドレス信
号を先頭から４ビットずつに分割し、それをＸａ，Ｙ
ａ，Ｚａとすると、加算器３６３の出力値は（Ｘａ＋Ｙ
ａ＋Ｚａ％４という値になる。この出力値が“０”の場
合、信号線５８２上のアドレスはＲＡＭ６０１に送ら
れ、その最下位の“１”はＲＡＭ６０１のＣＳ端子に入
力される。この時他の３つのＲＡＭ６０２〜６０４のＣ
Ｓ端子には“０”が入力されることになる。この状態
で、端子６１１から書き込みデータを入力し、端子６１
２から書き込みパルスを入力すると、ＲＡＭ６０１のみ
に、このデータが書き込まれる。

【０１５４】同様に、（Ｘａ＋Ｙａ＋Ｚａ）％４が
“１”の時はＲＡＭ６０２に、（Ｘａ＋Ｙａ＋Ｚａ）％
４が“２”の時はＲＡＭ６０３に、（Ｘａ＋Ｙａ＋Ｚ
ａ）％４が“３”の時はＲＡＭ６０４にのみデータの書
き込みが行われる。

【０１５５】以上の動作により、４つのＲＡＭの全領域
に変換テーブルデータを格納することが可能となる。

【０１５６】＜第１０の実施例＞図２１は、本発明の第
１０の実施例に関する構成を示すブロック図である。

【０１５７】本実施例は、上記第９の実施例と同一の機
能を別の構成で実現したものである。具体的には、４つ
のＲＡＭに与えるチップセレクト信号を、加算器３６３
から出力される２ビットの信号をデコードして生成する
ものである。

【０１５８】図２１において、６３１は上述のデコーダ
であり、入力の２ビット信号が“００”，“０１”，
“１０”，“１１”であるのに対して、それぞれＳ１，
Ｓ２，Ｓ３，Ｓ４のみの出力が“１”になる。これらＳ
１，Ｓ２，Ｓ３，Ｓ４出力はそれぞれＲＡＭ６０１〜６
０４に送られる。これにより、ＲＡＭ６０１〜６０４に
入力されるチップセレクト信号は上記第９の実施例と全
く同様となるため、本実施例は前記第９の実施例と同一
の機能を有することとなる。

【０１５９】＜第１１の実施例＞図２２は、本発明の第
１１の実施例に関する構成を示すブロック図である。

【０１６０】本実施例は、前述した第１〜第４の実施例
のように４種類の変換テーブルを持つ場合にそれらの変
換テーブルデータをロードする構成を示すものである。
図２２において、６１１〜６１４はテーブルデータをロ
ードする４個のＲＡＭであり、上記第９，第１０の実施
例に対して各ＲＡＭのメモリ容量は４倍になっている。
また、アドレス入力は１０ビットから１２ビットに増し
ているが、他の制御信号入力は同様である。

【０１６１】本実施例は、ロードすべき変換テーブルデ
ータが上記第９，第１０の実施例の４倍あるため、端子
６１０に入力するアドレス信号は１４ビットとなる。こ
の１４ビットの信号の内上位２ビットがテーブルデータ
ロード時の変換テーブル切り換え信号として機能するた
め、補間処理時の変換テーブル切り換え制御信号ＥＸと
切り換えるためのセレクタ６２４が設けられる。一方、
上記１４ビット信号の内、下位側１２ビットは上記実施
例と同様、４ビットずつに分割されセレクタ６２１〜６
２３に送られる。その他の要素や信号等は、これまでに
述べた実施例におけるものと同様であるので、それらの
説明は省略する。

【０１６２】４つのＲＡＭ６１１〜６１４にわたって、
４種類の変換テーブルデータがロードされるが、ＣＰＵ
側からは１つのリニアなアドレス空間上に、４つの変換
テーブルを順番にロードする動作にすぎない。このよう
なＣＰＵ側からのロード動作に応じて、データ変換装置
側では、アドレス並び換えブロック５９１やデコーダ６
３１等の動作により、各ＲＡＭの所定のアドレスに所定
のテーブルデータが格納される。これらのデータを書き
込むタイミングは、前述の第９の実施例と同様である。

【０１６３】＜第１２の実施例＞本実施例では、上記各
実施例で示したアドレス信号の並び換えと同等の処理方
法について説明する。

【０１６４】アドレス信号の並び換えは、アドレス信号
を直接並び換える方法以外にアドレス信号の生成方法を
制御することによっても可能となる。本実施例では、セ
レクタで選択してアドレス信号を生成する時のこのセレ
クタ制御信号を並び換えることにより、等価的にアドレ
ス信号の並び換えを行うものである。本実施例の構成を
示す前に、Ｘ＿ＭＭＤ＝Ｘ＿ＭＡＸ＋Ｘ＿ＭＥＤ，Ｙ＿
ＭＭＤ＝Ｙ＿ＭＡＸ＋Ｙ＿ＭＥＤ，Ｚ＿ＭＭＤ＝Ｚ＿Ｍ
ＡＸ＋Ｚ＿ＭＥＤとおき、これらの信号を用いて、図３
に示すものと異なる構成のアドレスの生成方法を図２３
に示し、その内容を説明する。

【０１６５】同図において、７０１〜７０６は追加した
セレクタであり、各々のセレクタは元々あるセレクタ１
２１〜１２６と同一の動作をする。すなわち、制御信号
が“０”のとき、Ｌ側のアドレス信号を選択し、“１”
のとき、Ｈ側のアドレス信号を選択する。

【０１６６】図３に示す構成では、ＬＵＴ１４１に与え
られるアドレス信号はＸｈ，Ｙｈ，Ｚｈ（各４ビット）
をそのまま連結した信号であったが、本構成ではＸｈ，
Ｙｈ，Ｚｈをそれぞれセレクタ７０１，７０２，７０３
で選択した後連結し、結果的には図３と同一のアドレス
信号をＬＵＴ１４１に入力する。ＬＵＴ１４４に入力さ
れるアドレス信号についても同様のことが言える。以下
では、セレクタ１２１〜１２６および７０１〜７０６を
アドレス選択部７００という１つの機能ブロックとして
扱う。

【０１６７】図２４は、本発明の第１２の実施例に関す
る構成を示すブロック図であり、本実施例では上記アド
レス選択部７００を用いる。

【０１６８】同図において、７１０は、各々３ビットの
４組のセレクタ制御信号を（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ）
％４の値に基づいて並び換える制御信号並び換え部であ
り、これまでに説明した実施例のアドレス信号並び換え
手段と、全く同一の並び換え動作を行う。従って、その
内部構成は第１〜第４の実施例で示した構成のいずれか
を用いることができる。その他の要素等は、上記各実施
例と同様である。

【０１６９】第１〜第８の実施例で示したように、アド
レスの並び換えを行って、ＬＵＴから読み出した格子点
データは補間演算処理が良好に行われるように、アドレ
スとは逆の並び換えを行う必要がある。本実施例でもこ
のことは打倒するが、ＬＵＴ以降の補間演算処理の記述
は省略する。アドレス信号を直接並び換えることと、こ
のアドレスを選択する制御信号を同じように並び換え
て、結果としてアドレスの並び換えを行うことは、完全
に等価なので、本実施例は前記第１〜第４の実施例と同
じ機能を有することになる。

【０１７０】＜第１３の実施例＞図２５は本発明の第１
３の実施例に関する構成を示すブロック図である。

【０１７１】本実施例では、上記第１２の実施例におけ
るアドレス選択ブロックを使用せずに、４ビット信号と
１ビット信号の加算器を１２個用いてアドレスを生成す
るものである。同図において、７１１〜７２２はその加
算器である。第１２の実施例において、アドレス選択ブ
ロック内の各セレクタは、制御信号が“０”のとき、Ｘ
ｈ（またはＹｈ，Ｚｈ）を選択し、“１”のとき、Ｘｈ
＋１（またはＹｈ＋１，Ｚｈ＋１）を選択するものであ
った。これは、Ｘｈにセレクタ制御信号を加算して出力
するのと等価である。従って、本実施例により、第１２
の実施例と同一の機能を実現できるがわかる。

【０１７２】＜第１４の実施例＞図２６は、本発明の第
１４の実施例に関する構成を示すブロック図である。

【０１７３】同図において、上記第１３実施例等と異な
る要素は乗算係数並び換え部７４１である。このブロッ
クは、加算器４７２から出力される（Ｘｈ＋Ｙｈ＋Ｚｈ
＋ＥＸ）％４の値に基づき、減算器１７１〜１７３の出
力信号および端子１６４から入力されるＭＩＮ信号を並
び換え、乗算器１５１〜１５４に送るものである。並び
換えの方法（順番）は、アドレス並び換えブロック５９
１におけるアドレスの並び換えと同様である。

【０１７４】アドレスの並び換えを行ってＬＵＴから読
み出した格子点データは、補間演算処理が良好に行われ
るように、アドレスとは逆の並び換えを行う必要がある
が、これら格子点データの並び換えをせずに、乗算係数
の並び換えをしても同一の演算結果を得ることができ
る。

【０１７５】これは、各々の格子点データに対応する乗
算係数がある場合に、格子点データあるいは乗算係数の
いずれか一方を並び換えて、上記対応をとることで、目
的の演算処理が可能となるからである。従って、本実施
例によっても、前述の第１〜第４，第１２，第１３と同
様のデータ変換機能を実現できる。

【０１７６】＜第１５の実施例＞図２７は、本発明の第
１５の実施例に関する構成を示すブロック図である。

【０１７７】これまで説明した実施例は、前述の（２）
式に基づく３次元空間上の４点補間演算を行うものであ
ったが、本実施例では２次元空間の３点補間に本発明を
適用したものである。

【０１７８】以下に、その補間式を示す。

【０１７９】

【数４】 H3(Xi,Yi)=2^-m{(2^m-MAX)・D(Xh,Yh)+(MAX-MIN)・D(Xh+X_MAX,Yh+Y_MAX) +MIN・D((Xh+1,Yh+1)} …(3) 上式において、Ｘｉ，Ｙｉは変換前の２次元の入力デー
タ（Ｘｉ＝Ｘｈ・２^m＋Ｘｆ，Ｙｉ＝Ｙｈ・２^m ＋Ｙ
ｆ）、ＭＡＸとＭＩＮはそれぞれＸｆとＹｆの大きい方
と小さい方の値、Ｘ＿ＭＡＸはＸｆ≧Ｙｆのとき
“１”、Ｙ＿ＭＡＸはＹｆ≧Ｘｆの時“１”になり、そ
の外の時は“０”になる信号、Ｄ（Ｘｈ，Ｙｈ）は格子
点アドレスＸｈ，Ｙｈにおける格子点データである。

【０１８０】本実施例は入力データはそれぞれ８ビッ
ト、ｍ＝４の場合について示すものである。図２７にお
いて、８０１〜８０３は、それぞれの分割された領域に
３種類の変換テーブルデータを格納した各々８ビットア
ドレスのＬＵＴ、８１１〜８１３はそれぞれ２つのアド
レスを互いに交換するアドレス交換器、８２１〜８２４
はそれぞれ２つの格子点データを互いに交換するデータ
交換器、８３１は（Ｘｈ＋Ｙｈ＋ＥＸ３）％３を計算す
る剰余計算器である。

【０１８１】この剰余計算器８３１から出力される値は
００₂ 〜１０₂ の範囲であり、２ビットの出力の内、上
位ビットが信号８３２として、下位ビットが信号８３３
として出力される。信号８３２はアドレス交換器８１１
とデータ交換器８２１の制御信号として、信号８３３は
アドレス交換器８１３とデータ交換器８２３の制御信号
として用いられる。アドレス交換器８１２およびデータ
交換器８２２には、２入力ＯＲ素子８３４にて求められ
た両信号のＯＲ出力が制御信号として送られる。

【０１８２】その他、８３５は、ＭＡＸ−ＭＩＮを演算
する減算器、８３６は３つの乗算器１５１，１５２，１
５４から出力される乗算結果を加算する加算器、８３７
は上記（３）式における２^-m係数に相当する処理を行う
シフタ、８３８は、上記（３）式に示した補間演算結果
を出力する端子である。

【０１８３】ＬＵＴ８０１，８０２，８０３には、それ
ぞれ（Ｘｈ＋Ｙｈ＋Ｚｈ＋ＥＸ３）％３の値が、０，
１，２となるアドレスに対応して格子点データが格納し
てある。ＥＸ３＝０の時は、各ＬＵＴの第１の種類の変
換テーブルがアクセスされ、この変換テーブルから読み
出された格子点データに基づき補間処理演算が行われ
る。ＥＸ３＝１の時は各ＬＵＴの第２の種類の変換テー
ブル、ＥＸ３＝２の時は第３の種類の変換テーブルがア
クセスされる。

【０１８４】該剰余計算器８３１は、２つの４ビット入
力および１つの２ビット入力を有する。４ビット信号に
おける各ビットの重みは上位から２³ ，２² ，２¹ ，２
⁰ であり、各々の重みに対して３で割った余りが２¹ ，
２⁰ ，２¹ ，２⁰ となる。

【０１８５】従って、全１０ビットの入力信号を２^2Pの
重みのビットと２^2P+1の重みのビット（ここでＰ＝０，
１，２，…）の２種類に分けてそれぞれに加算し、２
^2P+1の重みのビットの加算結果には２¹ という重みを付
けた後、もう一方の加算結果（２^2Pの重みのビットの
和）に加える。それぞれの加算あるいは全体の加算過程
で、２² 以上の重みを有するビット信号が発生したら、
そのビットを２⁰ または２¹ の重みの信号に置き換え、
加算を継続する。

【０１８６】以上の処理により、最終的に２ビット（０
〜３）の値になるが、一番最後に３（１１₂ ）を検出し
て００₂ に置き換える処理を行うと、３で割った余りと
なる。

【０１８７】本実施例では、アドレス交換器、データ交
換器をそれぞれ３個使用したが、これら交換器の替わり
に３入力１出力（複数ビット幅）タイプのセレクタを用
いて構成することも可能である。また、本実施例に対し
て前述の第１２〜第１４の実施例を適用することも可能
である。

【０１８８】さらに、各々のＬＵＴのアドレス信号を減
らして７ビットとし、各ＬＵＴに格納する変換テーブル
の種類を１種類に減らす構成も可能である。このとき、
変換テーブル切り換え用の制御信号は無く、アドレスお
よびデータの並び換えは（Ｘｈ＋Ｙｈ）％３の値に基づ
いて行われる。

【０１８９】各々のＬＵＴに入力されるアドレス信号の
（Ｘｈ＋Ｙｈ）％３の値は固定になるので、８ビットの
アドレス信号では冗長性があり、１ビット削減すること
ができる。削減した１ビットの信号は、各々のＬＵＴご
とに定まっている（Ｘｈ＋Ｙｈ）％３の値と７ビットの
アドレス信号から予測することが可能である。この予測
により、７ビットアドレスから８ビットアドレスを仮想
的に決定し、この８ビットアドレスで読み出されるはず
の格子点データを上記７ビットアドレスでアクセスされ
る番地に格納する。これにより、１種類の変換テーブル
を７ビットアドレスで良好に読み出すことができる。

【０１９０】＜第１６の実施例＞図２８は、本発明の第
１６の実施例に関する構成を示すブロック図である。

【０１９１】本実施例は、４次元空間上の５点補間に本
発明を適用したものである。

【０１９２】以下に、その補間式を示す。

【０１９３】

【数５】 H4(Xi,Yi,Zi,Qi)=2^-m{(2^m-MM1)・D(Xh,YH,Zh,Qh) +(MM1-MM2)・D(Xh+X_M1,Yh+Y_M1,Zh+Z_M1,Qh+Q_M1) +(MM2-MM3)・D(Xh+X_M2,Yh+Y_M2,Zh+Z_M2,Qh+Q_M2) +(MM3-MM4)・D(Xh+X_M3,Yh+Y_M3,Zh+Z_M3,Qh+Q_M3) +MM4・D(Xh+1,Yh+1,Zh+1,Qh+1)} …(4) 上式において、Ｘｉ，Ｙｉ，Ｚｉ，Ｑｉはデータ変換前
の４次元入力データでであり、それぞれＸｉ＝Ｘｈ・２
^m ＋Ｘｆ，Ｙｉ＝Ｙｈ・２^m ＋Ｙｆ，Ｚｉ＝Ｚｈ・２^m
＋Ｚｆ，Ｑｉ＝Ｑｈ・２^m ＋Ｑｆと表わされる。ＭＭ
１，ＭＭ２，ＭＭ３，ＭＭ４は、下位ビット信号Ｘｆ，
Ｙｆ，Ｚｆ，Ｑｆを大きい順に並び換えた信号を示し、
Ｄ（Ｘｈ，Ｙｈ，Ｚｈ，Ｑｈ）は格子点アドレスＸｈ，
Ｙｈ，Ｚｈ，Ｑｈにおける格子点データを示す。また、
Ｘ＿Ｍ１，Ｘ＿Ｍ２，Ｘ＿Ｍ３はそれぞれＸｆ≧ＭＭ
１，Ｘｆ≧ＭＭ２，Ｘｆ≧ＭＭ３の関係が成り立つとき
に“１”、そうでない時には“０”となる１ビットの信
号である。Ｙ＿Ｍ１〜Ｙ＿Ｍ３，Ｚ＿Ｍ１〜Ｚ＿３，Ｑ
＿Ｍ１〜Ｑ＿Ｍ３も同様の信号である。

【０１９４】本実施例は、入力データが各８ビット、ｍ
＝４（ビット）の場合について示すものである。図２８
において、８４１〜８４５は５種類の変換テーブルデー
タを格納した各々１６ビットアドレスのＬＵＴ、１０４
は４次元に拡張した際に増した入力データＱｉの上位４
ビット信号Ｑｈを入力する端子、１１４はこの４ビット
信号に“１”を加算する＋１回路、８５１〜８５６は、
ＬＵＴに入力するアドレス信号を生成するためのセレク
タ、８６１〜８７５はアドレス信号を並び換えるための
セレクタ、８７７は５種類の変換テーブルを切り換える
ための制御信号ＥＸ５を入力する端子、８７９は前記セ
レクタ８６１〜８７５の切り換え制御信号８８１〜８８
３を生成するために、（Ｘｈ＋Ｙｈ＋Ｚｈ＋Ｑｈ＋ＥＸ
５）％５を計算する剰余計算器である。この剰余計算器
８７９から出力される値は０００₂ 〜１００₂ の範囲で
あり、３ビットの信号となる。その内、最上位ビット
（重み：２² ）はセレクタ８６１〜８６５に送られ、重
みが２¹ の信号８２２はセレクタ８６６〜８７０、最下
位ビット（重み：２⁰ ）はセレクタ８７１〜８７５にそ
れぞれ送られる。また、この３ビットの信号はＬＵＴか
ら読み出された格子点データを並び換えるブロック８８
５にも送られ、アドレス信号の並び換えとは逆の並び換
えを行う。このデータ交換ブロックの構成は、アドレス
信号を並び換えるセレクタ群８６１〜８７５と対称の配
置構成である。８８６〜８８９は、それぞれＭＭ１，Ｍ
Ｍ２，ＭＭ３，ＭＭ４を入力する端子である。下位ビッ
ト信号Ｘｆ，Ｙｆ，Ｚｆ，Ｑｆを大きい順に並び換え
て、ＭＭ１，ＭＭ２，ＭＭ３，ＭＭ４を生成する手段と
してはソーティング回路を用いることができる。

【０１９５】さらに、１５５および１７４は３次元を４
次元へ拡張するに伴なって新たに必要となった乗算器お
よび減算器、８９１は５つの乗算器から出力される乗算
結果を加算する加算器、８９２はシフタ、８９３は補間
演算処理により変換したデータを出力する端子である。

【０１９６】Ｘｈ＋Ｙｈ＋Ｚｈ＋ＱｈをＡｄｒｓとお
き、ＥＸ５の各値における各々のＬＵＴに入力されるア
ドレスのＡｄｒｓ％５の値を図２９に示す。これから明
らかなように、５種類の変換テーブルデータは５つのＬ
ＵＴに適切に格納され、かつ読み出すことが可能であ
る。

【０１９７】本実施例においても、前述の第１２〜第１
４の実施例を適用することが可能であり、また、各々の
ＬＵＴのアドレス信号を２ビット減らして１４ビットと
し、１種類の変換テーブルのみを格納し読み出すことが
できる。その原理は上記第１５の実施例で説明した内容
と同様である。

【０１９８】＜第１７の実施例＞図３０は、本発明の第
１７の実施例に関する構成を示すブロック図である。

【０１９９】本実施例は、前述の（２）式に基づく３次
元４点補間によるデータ変換に関するものである。本実
施例では、４点補間に必要な４つの格子点データを２個
のＬＵＴから２回にわけて読み出す。すなわち、１つの
データ変換出力を得るのに２サイクルの処理時間を要す
る。

【０２００】図３０において、９０１，９０２は２種類
の変換テーブルデータを格納したＬＵＴ、９１１は２つ
のアドレス信号を交換するアドレス交換器、９１２はＬ
ＵＴから読み出した２つの格子点データを交換するデー
タ交換器、９１５，９１６はデータ遅延用のレジスタ、
９２１は２つのサイクルを識別するためのＣＹＣ信号を
入力する端子（ＣＹＣ＝０の時第１サイクル、ＣＹＣ＝
１の時第２サイクルとなる）、９２２は第１のサイクル
でＭＡＸを、第２のサイクルでＭＩＮを、それぞれ選択
するセレクタ、９２３は第１のサイクルで２⁴ を、第２
のサイクルでＭＥＤを、それぞれ選択するセレクタ、９
２４，９２５は上記セレクタの出力を１サイクル遅延さ
せるレジスタ、９３１は加算器、９３２はアキュムレー
タ、９３３はシフタ、９３４は補間演算した変換データ
を出力する端子、９４１〜９４３は２入力ＡＮＤ素子、
９４４〜９４６は２入力ＯＲ素子である。その他の要素
等は、図３および図１４に示す同一符号の要素と同様の
機能を有するものである。

【０２０１】ＬＵＴ９０１には、第１の種類の変換テー
ブルのＡｄｒ％２＝０の格子点データと、第２の種類の
変換テーブルのＡｄｒ％２＝１の格子点データが格納し
てあり、ＬＵＴ９０２には、第１の種類の変換テーブル
のＡｄｒ％２＝１の格子点データと、第２の種類の変換
テーブルのＡｄｒ％２＝０の格子点データが格納してあ
る。

【０２０２】従って、端子５１１より入力されるテーブ
ル切り換え制御信号ＥＸ１が“０”のときは、第１の変
換テーブルをアクセスするため、Ａｄｒ％２＝０のアド
レスはＬＵＴ９０１に、Ａｄｒ％２＝１のアドレスはＬ
ＵＴ９０２にそれぞれ与えられる。この制御は、上位ビ
ット信号Ｘｈ，Ｙｈ，ＺｈそれぞれのＬＳＢとＥＸ１と
の間の排他的論理和演算結果（ＥＸＯＲ素子５１４の出
力）によって行われる。

【０２０３】すなわち、（Ｘｈ＋Ｙｈ＋Ｚｈ）％２＝０
の時、ＥＸＯＲ５１４の出力も“０”となり、アドレス
交換器９１１はスルーとなる。第１サイクルではＣＹＣ
＝０なので、２入力ＡＮＤ素子９４１〜９４３の出力は
全て“０”、２入力ＯＲ素子９４４〜９４６の出力はそ
れぞれＸ＿ＭＡＸ，Ｙ＿ＭＡＸ，Ｚ＿ＭＡＸとなる。２
入力ＡＮＤ素子９４１〜９４３の出力はそれぞれセレク
タ１２１〜１２３の制御信号であり、これによって各セ
レクタはＬ側を選択して信号Ｘｈ，Ｙｈ，Ｚｈを選択し
た後、この信号を連結してアドレス交換器９１１に送
る。

【０２０４】一方、このアドレス交換器９１１はスルー
状態にあるので、上記信号Ｘｈ，Ｙｈ，Ｚｈを連結した
アドレスはＬＵＴ９０１に送られる。このアドレスのＡ
ｄｒ％２の値は“０”である。一方、２入力ＯＲ素子９
４４〜９４６の出力はそれぞれセレクタ１２４〜１２６
の制御信号であり、例えばＸ＿ＭＡＸのみが“１”、そ
の他は“０”とするとき、セレクタ１２４はＸｈ＋１を
選択し、セレクタ１２５，１２６はそれぞれＹｈ，Ｚｈ
を選択する。選択された信号は連結されアドレス交換器
９１１を通ってＬＵＴ９０２に送られる。このアドレス
のＡｄｒ％２の値は“１”である。

【０２０５】第２サイクルでは、ＣＹＣ信号の値が
“１”になるため、２入力ＡＮＤ素子９４１〜９４３の
出力はそれぞれＸ＿ＭＭＤ，Ｙ＿ＭＭＤ，Ｚ＿ＭＭＤと
なり、２入力ＯＲ素子９４４〜９４６の出力はすべて
“１”になる。Ｘ＿ＭＭＤは、Ｘ＿ＭＡＸとＸ＿ＭＥＤ
を論理和演算した信号（Ｙ＿ＭＭＤ，Ｚ＿ＭＭＤも同
様）であり、Ｘ＿ＭＡＸが“１”ならＸ＿ＭＭＤも
“１”になり、さらにＹ＿ＭＭＤ，Ｚ＿ＭＭＤのいずれ
かが“１”になる。ここでは、Ｙ＿ＭＭＤが“１”、Ｚ
＿ＭＭＤは“０”とする。これらの信号により、セレク
タ１２１〜１２３で、Ｘｈ＋１，Ｙｈ＋１，Ｚｈが選択
される。選択された信号は結合されて、アドレス交換器
９１１（このアドレス交換器の状態は第１サイクルと同
じスルー状態である）を通ってＬＵＴ９０１に与えられ
る。このアドレスのＡｄｒ％２の値は“０”である。

【０２０６】また、２入力ＯＲ素子９４４〜９４６全て
から出力される“１”の制御信号により、セレクタ１２
４〜１２６では、それぞれＸｈ＋１，Ｙｈ＋１，Ｚｈ＋
１が選択される。選択された信号は結合されて、アドレ
ス交換器９１１を通り、ＬＵＴ９０２に与えられる。こ
のアドレスのＡｄｒ％２の値は“１”である。

【０２０７】（Ｘｈ＋Ｙｈ＋Ｚｈ）％２＝１の場合は、
ＥＸＯＲ５１４の出力が“１”になり、アドレス交換器
９１１でアドレスが交換されて、同様にＬＵＴ９０１に
入力されるアドレスのＡｄｒ％２の値は０、ＬＵＴ９０
２に入力されるアドレスのＡｄｒ％２の値は“１”にな
る。テーブル切り換え信号ＥＸ１を“０”から“１”に
切り換えて、はじめてＬＵＴ９０１に入力されるアドレ
スのＡｄｒ％２の値が“１”になる。

【０２０８】以上説明したように、第１の種類の変換テ
ーブルの４つの格子点データが、２つのＬＵＴから２回
に分けて読み出される。これらの格子点データは、デー
タ交換器９１２を通る時に、アドレス交換器９１１の動
作に対応してデータの交換が行われる。これにより、乗
算係数との対応がとれるようになる。

【０２０９】このデータ交換器９１２から出力されたデ
ータは、レジスタ９１５，９１６で１サイクル遅延され
た後、乗算器１５１，１５２に送られる。

【０２１０】第１のサイクルで読み出され、乗算器１５
１に入力される格子点データには、２⁴ −ＭＡＸという
乗算係数が対応する。この乗算係数は、セレクタ９２
２，９２３において、第１サイクルで選択されたＭＡＸ
と２⁴ がそれぞれレジスタ９２４，９２５で１サイクル
遅延され、その後減算器１７１に入力されて生成され
る。

【０２１１】次に、第１のサイクルで読み出され乗算器
１５２に入力される格子点データには、ＭＡＸ−ＭＥＤ
という乗算係数が対応する。この乗算係数は、セレクタ
９２２において第１サイクルで選択されたＭＡＸがレジ
スタ９２４で１サイクル遅延されて減算器１７２に入力
され、また、セレクタ９２３において第２サイクルで選
択されたＭＥＤが該減算器に１７２入力されて生成され
る。

【０２１２】対応する格子点データと乗算係数間の乗算
が乗算器１５１，１５２でそれぞれ行われ、この乗算結
果は加算器９３１にて合算されアキュムレータ９３２に
セットされる。

【０２１３】次に、第２のサイクルで読み出され乗算器
１５１に入力される格子点データには、ＭＥＤ−ＭＩＮ
という乗算係数が対応する。この乗算係数は前述の２⁴
−ＭＡＸという乗算係数と同様の方法で生成される。た
だし、セレクタ９２２，９２３で選択する信号がＭＩＮ
とＭＥＤに切り換わる。

【０２１４】同様に、乗算器１５２に対応する乗算係数
は、ＭＩＮである。この乗算係数は、セレクタ９２２に
おいて第２サイクルで選択されるＭＩＮ信号をレジスタ
９２４で１サイクル遅延させ、このＭＩＮ信号から、次
の変換処理の第１サイクルでセレクタ９２３から出力さ
れる２⁴ という値の下位４ビットすなわち、００００₂
を減算器１７２において、減算することによって生成す
る。

【０２１５】第２サイクルで読み出された格子点データ
とそれに対応する乗算係数間の乗算が１５１，１５２で
行われ、その乗算結果は加算器９３１にて合算されアキ
ュムレータ９３２に送られ、前のサイクルで保持した値
に累積加算される。そして、その加算結果はシフタ９２
３を介して、端子９３４に変換データとして出力され
る。

【０２１６】本実施例は、２つのＬＵＴに変換テーブル
データを２種類格納するものであるが、前述の第１５，
第１６の実施例の説明で述べたように、アドレス信号を
１ビット減らして、変換テーブルの種類を１種類にする
ことが可能である。その際、変換テーブル切り換え制御
信号ＥＸ１は不要となる。

【０２１７】以上、第１〜第１７実施例で説明したよう
に、本発明の実施例によれば、ｎ個のＬＵＴを用いた補
間演算によってデータ変換を行う場合、最大ｎ種類の特
性のデータ変換を行うことができる。すなわち、各ＬＵ
Ｔにおいて専用にアクセスされるアドレス（領域）を切
換え、この領域毎に異なる特性の格子点データを格納し
ておくことにより、上記テーブル領域の切換え毎に異な
る種類のデータ変換を行うことができる。

【０２１８】以下に示す各実施例では、上記第９実施例
以降で説明したように、各ＬＵＴに予め格子点データの
全てを持つのではなく、データ変換毎に格子点データを
ＬＵＴにロードする実施例についてその切り換え制御お
よびこれに伴うプリント動作について説明する。

【０２１９】＜第１８の実施例＞本実施例は、プリン
タ，複写機等で用いられる電子写真方式のプリント動作
に本発明を適用した場合を示すものである。

【０２２０】図３１はこのプリント動作に関する制御手
順を示すフローチャート、図３２はこの制御の際の各種
信号のタイミングチャート、および図３３はこの制御の
ための構成を示すブロック図である。

【０２２１】以下、これら図を参照して本例に係るデー
タ変換の種類およびプリント動作におけるテーブル領域
切り換え制御について説明する。

【０２２２】本実施例が示す構成は、前述のいくつかの
実施例に示したような４個のＬＵＴを用いて８種類のデ
ータ変換を可能とするデータ（色）変換装置を用いたプ
リンタあるいは複写機のプリント動作に関するものであ
り、その初期状態においては、４個のＬＵＴそれぞれに
次のような８種類のデータが切り換え制御に応じてアク
セスされる領域毎に予め格納されている。すなわち、図
３１のステップＳ３１０１に示すように、被記録媒体と
して普通紙を用いる場合であって、Ｒ（赤），Ｇ
（緑），Ｂ（青）データをＭ（マゼンタ）に色変換する
場合の格子点データ、以下同様に、普通紙を用いる場合
のそれぞれＣ（シアン）に色変換する場合の格子点デー
タ、また、ＯＨＰ用紙を用いる場合であってＲ，Ｇ，Ｂ
データをそれぞれＭ，Ｃに色変換する場合の格子点デー
タが、各ＬＵＴの４分割された領域に格納されている。

【０２２３】制御用ＣＰＵ１１０１（図３３参照）は、
プリント出力を制御するエンジン制御部１１０２（図３
３参照）からプリント信号ＰＲＩＮＴ（図３２参照）を
受けとると、図３１に示すステップＳ３１０１でプリン
ト動作の制御を開始し、ステップＳ３１０２でプリント
に用いられる被記録媒体が何であるかを判別する。この
判別は、被記録媒体の種類を判別するためのセンサ１１
０６（図３３参照）からの出力に基づいて行われる。な
お、センサを用いて被記録媒体の種類を判別する代わり
にユーザーが被記録媒体の設定入力を検出してもよい。

【０２２４】ここで、普通紙であると判断すると、制御
手順は、ステップＳ３１０３以降に移る。ステップＳ３
１０３以降では、感光体ドラム（不図示）上へのレーザ
ビームあるいはアナログ光学系（ともに不図示）を用い
た潜像の形成、Ｍ，Ｃ，Ｙ，Ｂｋそれぞれのトナーを用
いた現像およびこれらの普通紙への転写による画像出力
を行うが、電子写真方式の場合、トナーＭ，Ｃ，Ｙ，Ｂ
ｋの各色について順次１ページ（普通紙の１枚）分づつ
画像出力が行われる（以下、面順次出力ともいう）。す
なわち、各色毎に順次潜像形成、現像およびトナー転写
が繰返される。このため、データ（色）変換も各色につ
いて面順次で行われる。

【０２２５】すなわち、制御用ＣＰＵ１１０１は上記の
ように普通紙であることを判別すると、エンジン制御部
１１０２からのページ先頭信号ＴＯＰ（図３２参照）の
立上りに同期して、切り換え制御信号をＥＸ２＝０，Ｅ
Ｘ１＝０（図３２参照）に設定し、それ以降のデータ変
換において、各ＬＵＴの普通紙を用いる場合でＭ（マゼ
ンタ）に変換するための領域がアクセスされるようにす
る。これとともに、メモリ読出し制御部１１０５（図３
３参照）は、ページ先頭信号ＴＯＰに同期してバッファ
メモリ１１０４（図３３参照）へ順次１ページ分のメモ
リアドレスを与え、各８ビットのＲ，Ｇ，Ｂデータを読
出す。

【０２２６】データ変換装置１０００（図３３参照）
は、上記各実施例にて前述したように、この読出された
Ｒ，Ｇ，Ｂデータに基づき色変換を行い、Ｍ（マゼン
タ）にかかる変換データＭ（図３２参照）を出力する。
エンジン部１１０３（図３３参照）は、この変換データ
Ｍに基づいてプリント動作を行い、１ページ分のＭ（マ
ゼンタ）に係る画像出力（トナーＭの普通紙への転写ま
で）を行う（以上、ステップＳ３１０３，Ｓ３１０
４）。

【０２２７】次に、ステップＳ３１０５では、上記第９
の実施例以降で説明したデータロードのための構成によ
ってデータ変換休止の間に、ＥＸ１＝０でアクセスされ
る領域に普通紙のＹに関する格子点データを格納する
（図３２参照）。このテーブルデータの格納を終了する
と、ステップＳ３１０６では、上述と同様に、次のペー
ジ先頭信号ＴＯＰの立上りに同期して、切り換え制御信
号がそれぞれＥＸ１＝１に設定され（ＥＸ２＝０はその
まま、図３２参照）、それ以降でアクセスされる各ＬＵ
Ｔの領域が切り換えられる。これにより、上記と同様に
して、データ変換装置１０００では、Ｒ，Ｇ，Ｂ信号が
Ｃ（シアン）に関する変換データＣに変換され、これに
基づき上述のＭ（マゼンタ）が転写された普通紙上にＣ
（シアン）の画像が形成される。

【０２２８】さらに、ステップＳ３１０７では、データ
休止期間中にＥＸ＝１でアクセスされるテーブル領域に
普通紙のＢｋに関する格子点データを格納する（図３２
参照）。その後、ステップＳ３１０８で、切り換え制御
信号がＥＸ１＝０に設定され（ＥＸ２＝０はそのまま、
図３２参照）、各ＬＵＴにおいてそれ以降でアクセスさ
れる領域が普通紙を用いる場合のＹ（イエロー）の格子
点データを格納する領域とされる。そして、Ｒ，Ｇ，Ｂ
信号に基づいてこれらの領域をアクセスするデータ変換
が行われ、Ｙ（イエロー）の画像が重ねて形成される。

【０２２９】次に、ステップＳ３１０９で、データ変換
休止中にＥＸ１＝０でアクセスされるテーブル領域に普
通紙のＭに関する格子点データを格納し（図３２参
照）、ステップＳ３１１０で制御信号ＥＸ１を“１”に
設定して、１ページ分のＲＧＢデータに基づきデータ変
換が行われ、Ｂｋ（ブラック）の画像が重ねて形成され
る（図３２参照）。

【０２３０】最後のステップＳ３１１１では、次の画像
出力に備え、ＥＸ１＝０でアクセスされるテーブル領域
に普通紙のシアン（Ｃ）に関する格子点データが格納さ
れて本制御手順が終了する。

【０２３１】一方、ステップＳ３１０２の被記録媒体の
判別において、ＯＨＰ用紙であると判別された場合に
は、ステップＳ３１１２で切り換え制御信号がＥＸ２＝
１とされ、それ以降のステップＳ３１１３〜Ｓ３１２０
では、上述のステップＳ３１０４〜Ｓ３１１１と同様の
制御が行われる。

【０２３２】以上のように各ページ先頭信号ＴＯＰに同
期して、切り換え制御信号ＥＸ１，ＥＸ２が設定されこ
れに応じた画像形成（プリント）が面順次で行われるこ
とになる。

【０２３３】＜第１９の実施例＞図３４および図３５
は、上記第１８実施例とほぼ同様の構成に関するそれぞ
れフローチャートおよびタイミングチャートであり、こ
れらの制御構成は図３３に示すものと同様である。

【０２３４】第１８実施例と異なる点は、１度のデータ
ロードで２種類の格子点データを格納する点である。す
なわち、図３４に示すように、ステップＳ３４０４，Ｓ
３４０５で普通紙を用いてＭ（マゼンタ），Ｃ（シア
ン）の画像形成を行うと、ステップＳ３４０６で次のデ
ータ変換休止中に、ＥＸ１＝０でアクセスされるテーブ
ル領域に普通紙のＹに関する格子点データおよびＥＸ１
＝１でアクセスされるテーブル領域に普通紙のＢｋに関
する格子点データを格納（ロード）する（図３５参
照）。その後、テーブルデータに基づきＹ（イエロー）
およびＢｋ（ブラック）の画像形成を行った後（ステッ
プＳ３４０７，Ｓ３４０８）、同様にステップＳ３４０
９で普通紙のＭ（マゼンタ）およびＣ（シアン）に関す
る格子点データをロードする。

【０２３５】＜第２０の実施例＞図３６および図３７
は、上記第１８，第１９実施例と同様の構成に関するフ
ローチャート，タイミングチャートおよび制御構成ブロ
ック図である。

【０２３６】本実施例では、初期状態において普通紙の
Ｍ，Ｃ，Ｙ，Ｂｋがロードされており（図３６のステッ
プＳ３６０１参照）、センサ検出（ステップＳ３６０
２）でＯＨＰ用紙が検出されたときのみ、ＯＨＰのＭ，
Ｃ，Ｙ，Ｂｋに関する格子点データを１度にロードする
ものである（ステップＳ３６０３、図３７参照）。そし
て、画像形成が終了したときには常に、普通紙用の格子
点データが格納されるようにする（ステップＳ３６０
８）。

【０２３７】＜第２１の実施例＞図３８および図３９
は、第１８〜第２０実施例と同様のテーブルデータロー
ドのための構成を示すフローチャートおよびタイミング
チャートである。

【０２３８】本実施例では、最初にセンサ検出（図３８
のステップＳ３８０１）を行うと、この検出に応じて、
ＯＨＰまたは普通紙のそれぞれＭ（マゼンタ），Ｃ（シ
アン），Ｙ（イエロー），Ｂｋ（ブラック）の変換デー
タを得るための格子点データを格納する（ステップＳ３
８０２またはＳ３８０３、図３９参照）。そして、その
後、Ｍ，Ｃ，Ｙ，Ｂｋの順で面順次の画像出力を行う
（ステップＳ３８０４〜Ｓ３８０７）。

【０２３９】＜第２２の実施例＞図４０，図４１，図４
２および図４３は本発明の第２２実施例に係る構成を示
すものである。

【０２４０】本実施例では、図４３に示すように、１ペ
ージの画像に「テキスト」および「自然画像」が混在す
る場合に２種類の画像および２種類の用紙に対応した変
換テーブルを用いてデータ変換を行う。そのため、バッ
ファメモリ１１０４（図４２参照）から読出されるＲ，
Ｇ，Ｂデータの１画素毎に切り換え制御信号ＥＸ１の値
を示す２ビットの属性ビットが付加されており、これに
よって、そのＲ，Ｇ，Ｂデータが、上述した２種類の画
像のうちどの種類の画像であるかを判別することができ
る。

【０２４１】図４０において、ステップＳ４００１に示
す初期状態ではＥＸ１およびＥＸ２の値の組合せに応じ
てアクセスされる４種類のテーブルのそれぞれに上述し
た２種類の「テキスト」および「自然画像」と、ＯＨＰ
用紙および普通紙との組合せに対応してＭ（マゼンタ）
の変換データを得るための格子点データが格納されてい
る。プリント動作が開始されると、ステップＳ４００２
でＯＨＰ用紙が普通紙かを検出し、次にステップＳ４０
０５で１画素毎のＲ，Ｇ，Ｂデータに付加された属性ビ
ットＥＸ１の値に応じた種類のＬＵＴをアクセスして格
子点データを得る。そして、これに基づいて補間演算を
行い変換データを得、さらに順次画像出力を行って１ペ
ージ分のプリントを行う。

【０２４２】次のステップＳ４００３では、この間のデ
ータ変換が行われていない間に、上記４種類の組合せに
関するＣ（シアン）の変換データを得るための格子点デ
ータを格納する。

【０２４３】以降、上述と同様の動作をステップＳ４０
０７〜Ｓ４０１１で行い本処理を終了する。

【０２４４】なお、上記第１８〜第２２実施例では、格
子点データをＬＵＴに格納し、これに基づいて画像出力
を行う場合について説明したが、勿論、ＬＵＴに予め格
納された例えば４種類の固定格子点データに基づいて画
像形成を行うことも可能である。

【０２４５】また、上記説明では、いわゆる面順次の場
合について説明したが、例えば、インクジェット方式の
プリンタのように１画素単位でＭ，Ｃ，Ｙ，Ｂｋが記録
される場合の点順次の場合についても同様の本発明を適
用できることは明らかである。

【０２４６】

【発明の効果】以上説明したように、本発明によれば、
アドレスデータの和またはアドレスデータと切り換え制
御信号の値との和に応じて、各ルックアップテーブルで
アクセスされるアドレスは常に一定の領域のアドレスに
限られる。これにより、複数のルックアップテーブルの
それぞれにおいて異なる領域に格納した異なる種類の変
換データを格納できるとともに、上記アドレスにより１
つの変換特性を有するテーブル領域のみをアクセスする
ことが可能となる。

【０２４７】一方、上記切換え信号の内容を変更するこ
とにより、各ルックアップテーブルにおける上述の領域
を変更することができ、これにより、他の種類の変換特
性を有するテーブル領域をアクセスすることができ、結
果として複数種類の変換を行うことが可能となる。

【０２４８】この結果、従来複数のＬＵＴを有しデータ
変換を行う装置で問題になっていたＬＵＴの冗長性を無
くすことができ、このＬＵＴを１００％有効に利用でき
るようになった。

【０２４９】また本発明によれば上述したルックアップ
テーブルを組み込んだ画像形成装置を提供できる。

【図面の簡単な説明】

【図１】３つの入力データの上位ビットで規定される補
間空間を概念的に示す模式図である。

【図２】４点補間法の一般的な補間空間を概念的に示す
模式図である。

【図３】本発明の実施例で用いられる補間演算の構成を
示すブロック図である。

【図４】本発明の実施例で用いられる補間演算の構成を
示すブロック図である。

【図５】本発明の第１の実施例に係るデータ変換装置の
主要構成を示すブロック図である。

【図６】本発明の一実施例に係るデータ変換装置で用い
られるアドレスやデータ等の交換器の動作概念を示す模
式図である。

【図７】（ａ）〜（ｄ）は上記実施例におけるアドレス
交換を説明するための説明図である。

【図８】上記実施例における各ＬＵＴのアクセス領域と
切り換え制御信号との関係を示す説明図である。

【図９】本発明の第２の実施例に係るデータ変換装置の
主要構成を示すブロック図である。

【図１０】上記実施例におけるアドレス交換を説明する
ための説明図である。

【図１１】本発明の第３の実施例に係るデータ変換装置
の主要構成を示すブロック図である。

【図１２】上記実施例におけるアドレス交換を説明する
ための説明図である。

【図１３】本発明の第４の実施例に係るデータ変換装置
の主要構成を示すブロック図である。

【図１４】本発明の第５の実施例に係るデータ変換装置
の主要構成を示すブロック図である。

【図１５】上記実施例における各ＬＵＴのアクセス領域
と切り換え制御信号との関係を示す説明図である。

【図１６】本発明の第６の実施例に係るデータ変換装置
の主要構成を示すブロック図である。

【図１７】本発明の第７の実施例に係るデータ変換装置
の主要構成を示すブロック図である。

【図１８】上記実施例における各ＬＵＴのアクセス領域
と切り換え制御信号との関係を示す説明図である。

【図１９】本発明の第８の実施例に係るデータ変換装置
の主要構成を示すブロック図である。

【図２０】本発明の第９の実施例に係るデータ変換装置
の主要構成を示すブロック図である。

【図２１】本発明の第１０の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図２２】本発明の第１１の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図２３】本発明の第１２の実施例に係るアドレス生成
のための構成を示すブロック図である。

【図２４】本発明の第１２の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図２５】本発明の第１３の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図２６】本発明の第１４の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図２７】本発明の第１５の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図２８】本発明の第１６の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図２９】上記実施例におけるアクセス領域と切り換え
制御信号との関係を示す説明図である。

【図３０】本発明の第１７の実施例に係るデータ変換装
置の主要構成を示すブロック図である。

【図３１】本発明の第１８の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。

【図３２】上記制御における各種信号のタイミングチャ
ートである。

【図３３】上記制御手順を実行するための構成を示すブ
ロック図である。

【図３４】本発明の第１９の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。

【図３５】上記制御における各種信号のタイミングチャ
ートである。

【図３６】本発明の第２０の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。

【図３７】上記制御における各種信号のタイミングチャ
ートである。

【図３８】本発明の第２１の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。

【図３９】上記制御における各種信号のタイミングチャ
ートである。

【図４０】本発明の第２２の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。

【図４１】上記制御における各種信号のタイミングチャ
ートである。

【図４２】上記制御手順を実行するための構成を示すブ
ロック図である。

【図４３】上記実施例で出力される画像の一例を示す模
式図である。

【符号の説明】１１１〜１１４＋１加算器１２１〜１２６，４６１〜４６８，６２１〜６２４，７
０１〜７０６，９２２，９２３セレクタ１４１〜１４４，３２１〜３２４，５０１〜５０４，８
０１〜８０３，８４１〜８４５，９０１，９０２ＬＵ
Ｔ１５１〜１５５乗算器１７１〜１７４減算器１８１，３６２〜３６４，４７１，４７３，７１１〜７
２２，８３６，８９１加算器１８２シフタ２１１〜２１３比較器３１１〜３１６，４０１〜４０５，４４１〜４４５，５
２１，５２２アドレス交換器３４１〜３４６，４１１〜４１５，４５１〜４５５，５
２３，５２４データ交換器５１２〜５１４，５５１ｅｘｃｌｕｓｉｖｅ−ＯＲ素
子５８１アドレス生成ブロック５９１アドレス並び換えブロック６０１〜６０４，６１１〜６１４ＲＡＭ６３１デコーダ７００アドレス選択ブロック７４１乗算係数並び換えブロック８３１，８７９剰余計算器８８５データ並び換えブロック９１５，９１６，９２４，９２５レジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 1/46 Ｇ０６Ｆ 15/68 ３１０ＡＨ０４Ｎ 1/40 Ｄ 1/46 Ｚ

Claims

【特許請求の範囲】

【請求項１】複数のルックアップテーブルを用いてデ
ータ変換を行うデータ変換装置であって、変換されるべき入力データに基づいて、前記複数のルッ
クアップテーブル各々に対応すべきアドレスデータを生
成する生成手段と、該生成手段によって生成されるアドレスデータと、前記
複数のルックアップテーブルの数とに基づいて前記生成
手段が生成する複数のアドレスデータそれぞれに対応す
るルックアップテーブルを定める交換手段と、を具えたことを特徴とするデータ変換装置。
【請求項２】複数のルックアップテーブルを用いた補
間演算によりデータ変換を行うデータ変換装置におい
て、変換されるべき入力データの一部に基づいて、前記複数
のルックアップテーブル各々に対応すべきアドレスデー
タを生成するアドレス生成手段と、該アドレス生成手段によって生成されるアドレスデータ
と変換切り換え制御信号と、当該切り換え制御信号によ
って切り換えられるデータ変換の種類の数とに基づいて
前記アドレス生成手段が生成する複数のアドレスデータ
それぞれに対応するルックアップテーブルを定めるアド
レス交換手段と、該アドレス交換手段により定められた各々のアドレスに
基づいて前記複数のルックアップテーブルそれぞれから
出力するデータと補間演算係数との間で前記アドレス交
換手段におけるアドレス交換と対称な交換を行い、当該
データと補間演算係数との組合せに基づいて補間演算を
行う補間演算手段と、を具えたことを特徴とするデータ変換装置。
【請求項３】前記切り換え制御信号の値が一定である
とき、前記余りは前記複数のルックアップテーブルの各
々に対して一定であることを特徴とする請求項２に記載
のデータ変換装置。
【請求項４】前記補間演算手段における前記対称な交
換は前記余りに基づいて行われることを特徴とする請求
項２または３に記載のデータ変換装置。
【請求項５】前記複数のルックアップテーブルそれぞ
れから出力するデータは、当該複数のルックアップテー
ブルから１回で出力することを特徴とする請求項１ない
し４のいずれかに記載のデータ変換装置。
【請求項６】前記複数のルックアップテーブルそれぞ
れから出力するデータは、当該複数のルックアップテー
ブルから複数回に分けて出力することを特徴とする請求
項１ないし４のいずれかに記載のデータ変換装置。
【請求項７】前記アドレス生成手段によるアドレスの
生成および前記補間演算手段による補間演算によって、
前記複数のルックアップテーブル毎の補間演算は１つの
補間演算に統合されることを特徴とする請求項１ないし
６のいずれかに記載のデータ変換装置。
【請求項８】前記入力データは、Ｒ（赤），Ｇ（緑）
およびＢ（青）の色信号データであり、前記変換データ
はＭ（マゼンタ），Ｃ（シアン），Ｙ（イエロー）およ
びＢｋ（ブラック）の色信号データであることを特徴と
する請求項１ないし７のいずれかに記載のデータ変換装
置。
【請求項９】前記データ変換の種類は、普通紙もしく
はＯＨＰ用紙にそれぞれにＭ（マゼンタ），Ｃ（シア
ン），Ｙ（イエロー），Ｂｋ（ブラック）をプリントす
る場合、またはテキスト画像もしくは自然画像をプリン
トするときにＭ（マゼンタ），Ｃ（シアン），Ｙ（イエ
ロー），Ｂｋ（ブラック）を用いる場合のデータ変換の
種類であることを特徴とする請求項２ないし８のいずれ
かに記載のデータ変換装置。
【請求項１０】前記切換え制御信号は画像形成装置の
動作に従って出力されることを特徴とする請求項２ない
し９のいずれかに記載のデータ変換装置。
【請求項１１】前記複数のルックアップテーブルのデ
ータは、前記アドレス交換手段が定める前記アドレスデ
ータによりそれぞれ対応するルックアップテーブルに格
納されることにより更新されることを特徴とする請求項
１ないし１０のいずれかに記載のデータ変換装置。
【請求項１２】請求項２に記載のデータ変換装置を有
することを特徴とする画像形成装置。
【請求項１３】前記アドレス交換手段は前記画像形成
装置の動作に応じて前記ルックアップテーブルに対応す
るアドレスデータを定めることを特徴とする請求項１２
に記載の画像形成装置。
【請求項１４】前記画像形成装置の動作は画像を形成
すべき媒体の種類を検出する動作であることを特徴とす
る請求項１２に記載の画像形成装置。
【請求項１５】前記画像形成装置は面順次カラー画像
形成装置であって、該面順次のカラー画像形成動作に合
わせて前記アドレス交換手段におけるアドレス交換が行
われることを特徴とする請求項１２ないし１４のいずれ
かに記載の画像形成装置。
【請求項１６】複数のルックアップテーブルにデータ
を格納するためのデータ格納方法において、格納すべきデータの前記複数のルックアップテーブルに
おけるアドレスデータを生成し、該生成されたアドレスと、格納すべきデータの種類の数
とに基づいて前記生成されたアドレスデータが対応する
ルックアップテーブルを定め、該定められたルックアップテーブルに当該対応するテー
ブルデータを格納する、各工程を有したことを特徴とするテーブルデータ格納方
法。