JPH0723290U - Ｅｂ試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 本考案は、ＩＣテスタ側の信号を使用して、
ＰＡＳＳ波形とＦＡＩＬ波形を分離して、常に正しい波
形を測定できるようにする事を目的とする。 【構成】 ＩＣテスタ１１の繰り返し試験パターンを被
試験デバイスに印加する。そして、当該ＩＣテスタのト
リガ信号１２をタイミング制御部１３に入力してサンプ
リングの基準時間として与える。そして、２次電子検出
器１９の出力信号を当該サンプリング制御部に与えて、
サンプリング・データとして入力する。そして、当該Ｉ
ＣテスタのＦＡＩＬ信号１７とＰＡＳＳ信号１８をサン
プリング制御部２１に与えて、ＦＡＩＬ条件、ＰＡＳＳ
条件に応じて波形メモリ２２への書き込み制御をする。
そして、当該サンプリング制御部のサンプリング・デー
タ出力を波形メモリ２２に出力して格納する構成手段に
している。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、ＥＢ試験装置において、ＩＣテスタ側からのＰＡＳＳ／ＦＡＩＬ 信号を受けて、間欠的に発生するＦＡＩＬ波形を正しく測定するＥＢ試験装置に 関する。

【０００２】

【従来の技術】

まず、図５の、従来のＥＢ試験装置の構成ブロック図の一例と、図４の、ＰＡ ＳＳ／ＦＡＩＬ時の測定波形の一例、を示して従来の概要を説明する。

【０００３】 まず、ＤＵＴ（被試験デバイス）の波形測定の動作について説明する。ＥＢ試 験装置で波形を測定する方法は、サンプリング・オシロスコープと同様の方法で 行われていて、ＩＣテスタ１１側からの、繰り返し試験パターン１１ａをＤＵＴ １０に印加し、また、注目したいタイミング位置でトリガ信号１２を出す。

【０００４】 一方、ＥＢ試験装置側は、最初、電子ビームの位置を、ＤＵＴのチップ上の配 線パターン上の波形を観測しようとする位置に設定しておく。 そして、トリガ信号１２をタイミング制御部１３に入力して各種のタイミング 同期信号を発生する。第１に、タイミング信号１３ｂは、偏向制御部１４に与え て電子ビーム１６の発生タイミングを決めている。第２に、タイミング信号１３ ａは、サンプリング制御部２１に与えていて、２次電子検出器１９で検出した２ 次電子であるアナログ信号１９ａをＡＤ変換後、タイミング信号に同期してデジ タル・データを波形メモリ２２に転送出力する。ここで、このタイミング信号１ ３ａは、トリガ信号１２入力毎に、単位時間づつ遅延（例えば１００ｐｓ）増加 させながらサンプリングする。これにより時間軸上の波形データを測定実現して いる。 また、上記を複数回実施して、アベレージングしたデータを利用する場合もあ る。そして、測定された波形データは、データファイルとして、ハードディスク 等に保存後、必要により波形画面に表示利用する。

【０００５】 ところで、波形測定において、次のような問題点がある。 それは、ＤＵＴが繰り返し安定に正常動作（ＰＡＳＳ）、または、不良動作（ ＦＡＩＬ）している時は問題ないが、間欠的に発生する不良動作の場合では、正 しく測定出来ないという不都合が生じる。 一般に、ＥＢ試験装置は、ＩＣチップの性能評価や歩留まり評価測定に使うこ とが多いので、このような、ＤＵＴの性能限界点に設定してのデバイス評価を頻 繁に行うことが多々ある。

【０００６】 この様な条件設定での測定例を、図４の観測波形の一例、を示してこの問題点 を説明する。

【０００７】 ＤＵＴの回路が正常動作時の波形を、ＰＡＳＳ時の波形３１とし、また、回路 が不良動作時の波形を、ＦＡＩＬ時の波形３２とし、これが、間欠的に発生して いるとする。 これを、ＥＢ試験装置で測定した結果が、従来時の波形３３である。この波形 ３３ａ、３３ｂとなる理由は、ＥＢ試験装置がサンプリング方式である為で、繰 り返しの試験パターン４１により、観測点での波形が、試験パターンの繰り返し の都度３１ａになったり３２ａになったりして変わる不安定な状態の為、サンプ リング方式の原理からしても、当然この様な波形が得られる事となる。

【０００８】 この波形出力では、もはや本来の波形とは言えず、測定上、注意すべきネック となっている。また、測定精度等を向上する為に、複数回測定して平均値を測定 データとする、いわゆるアベレージング測定も良く行われている。この場合でも 、アベレージング後の波形が３４ａの波形となって、実際の測定波形と異なって しまい好ましくない。

【０００９】

【考案が解決しようとする課題】 上記説明のように、試験パターンの繰り返しで、一定しない不安定な状態にお いては、サンプリング方式の原理から、実際の測定波形と異なってしまい実用上 の不便があって、好ましくなかった。また、使用者が、この点に留意していなけ ればならないこととなっている。これは、場合によっては、誤った判断データ・ 測定結果を提供することにもなりかねない難点であった。

【００１０】 そこで、本考案が解決しようとする課題は、ＩＣテスタ側の信号を使用して、 ＰＡＳＳ波形とＦＡＩＬ波形を分離して、常に正しい波形を測定できるように改 善する事を目的とする。

【００１１】

【課題を解決する為の手段】

（図１の解決手段） 上記課題を解決するために、本考案の構成では、ＩＣテスタ１１の繰り返し試 験パターンを被試験デバイス（ＤＵＴ）に印加する。そして、当該ＩＣテスタの トリガ信号１２をタイミング制御部１３に入力してサンプリングの基準時間とし て与える。そして、２次電子検出器１９の出力信号を当該サンプリング制御部に 与えて、サンプリング・データとする。そして、当該ＩＣテスタのＦＡＩＬ信号 １７とＰＡＳＳ信号１８をサンプリング制御部２１に与えて、ＦＡＩＬ条件、Ｐ ＡＳＳ条件に応じて波形メモリ２２への書き込み制御をする。そして、当該サン プリング制御部のサンプリング・データ出力を波形メモリ２２に出力して格納す る構成手段にしている。

【００１２】 （図２の解決手段） また、上記構造に図２のように、当該波形メモリ２２の代わりに、ＦＡＩＬ時 に格納する波形メモリ２２ａとＰＡＳＳ時に格納する波形メモリ２２ｂとを設け て、同時に２つの状態の波形データを格納する構成手段としている。

【００１３】

【作用】

ＦＡＩＬ信号によって、波形メモリへの格納をＯＮ／ＯＦＦ制御、又は、別々 のメモリに格納することができ、正しい波形データを取得する働きをする。

【００１４】

【実施例】

（実施例１） 本考案の実施例について、図１の、ＥＢ試験装置の構成ブロック図の一例と、 図３の、トリガ信号とＰＡＳＳ／ＦＡＩＬのタイムチャート図と、図４の、観測 波形の一例、を参照して説明する。

【００１５】 本実施例の、実施概要を説明する。ＩＣテスタ側からのＤＵＴ出力を期待値パ ターン１１ｂと比較１１ｃしてＰＡＳＳ／ＦＡＩＬを判定する機能がある。この 判定結果であるＦＡＩＬ信号１７とＰＡＳＳ信号１８をＥＢテスタ側に供給する 。これを、本実施例では、ＦＡＩＬ時（またはＰＡＳＳ時）にのみサンプリング ・データを波形メモリ２２に格納するようにサンプリング制御部２１で制御する ことで、ＦＡＩＬ時（またはＰＡＳＳ時）が間欠発生したとしても、目的の波形 を忠実に波形メモリ２２取り込むことで実現している。

【００１６】 また、ＦＡＩＬ信号１７発生時に、何処から何処までの期間をＦＡＩＬデータ の期間として決めるかは、予めサンプリング制御部２１に初期設定しておく。例 えば、ＦＡＩＬ信号の±５０ｎｓ区間をＦＡＩＬ期間としたり、または、ＰＡＳ Ｓ／ＦＡＩＬ両信号の±１００ｎｓ区間をＦＡＩＬ期間としたり、または、トリ ガ信号１２を基準時間にした任意設定区間をＦＡＩＬ期間としたりして、各種条 件で当該サンプリング制御部にＦＡＩＬ検出期間を初期設定しておく。ここで実 際には、−１００ｎｓ等の初期設定時間は、回路や配線等の伝播遅延時間等も加 算した手前の時間でトリガ信号１２を発生するようにＩＣテスタ１１側を制御す る。

【００１７】 これについて、具体的に順次説明する。 図３において、Ｔａ、Ｔｂ時間後の波形データの取得について説明する。 まず第１にＰＡＳＳ側データの取得モードの場合では、正常時のＴａ点の４２ ａでは、ＦＡＩＬ信号４４ａはないので、この時のサンプリング・データ１９ａ は、データ格納部２３の、サンプリング制御部２１を経由して波形メモリ２２に 格納される。 次に、不良時のＴｂ点の４２ｂでは、ＦＡＩＬ信号４４ｂにより、この時のサ ンプリング・データ１９ａは、サンプリング制御部２１で、波形メモリ２２への 格納が禁止される。 このようにして、トリガ信号１２入力毎に、単位時間づつ遅延（例えば１００ ｐｓ）増加させながら繰り返しサンプリング測定された結果は、図４のＰＡＳＳ 波形３５となり、本来のＰＡＳＳ波形３１と同じ波形が得られることとなる。

【００１８】 第２にＦＡＩＬ側データの取得モードの場合では、正常時のＴａ点の４２ａで は、ＦＡＩＬ信号４４ａは出力されないので、この時のサンプリング・データ１ ９ａは、波形メモリ２２への格納が禁止される。 次に、不良時（ＦＡＩＬ時）のＴｂ点の４２ｂでは、ＦＡＩＬ信号４４ｂによ り、この時のサンプリング・データ１９ａは、波形メモリ２２へ格納される。 このようにして、トリガ信号１２入力毎に、単位時間づつ遅延（例えば１００ ｐｓ）増加させながら繰り返しサンプリング測定された結果は、図４のＦＡＩＬ 波形３６ａとなり、本来のＦＡＩＬ波形３２ａと同じ波形が得られることとなる 。

【００１９】 通常ＦＡＩＬ直前の波形がＦＡＩＬに関係するので、ＦＡＩＬ時の波形かを判 断する為、当該サンプリング制御部では、このＦＡＩＬ期間であるかを比較し、 ＦＡＩＬ信号の有無によって波形メモリへの格納出力を制御している。 ところで、ＤＵＴに印加される試験パターンの繰り返し速度は、試験するパタ ーン内容によっても変わるが、ＥＢ試験装置が対応できない周期速度の場合は、 トリガ信号１２出力を制御し、または、タイミング制御部１３にて、適宜間欠的 にサンプリング測定を行っている。サンプリング制御部２１では、この測定周期 に１回のサンプリング・データ１９ａを取得し、ＦＡＩＬ信号との時間関係から ＦＡＩＬ期間かを比較判断後、波形メモリ２２へ書き込み出力している。

【００２０】 また、アベレージング機能を使用するときは、波形メモリ２２からのデータを 読みだして、新たなサンプリング・データ入力１９ａとの間でアベレージング演 算した後、当該波形メモリに格納する。

【００２１】 （実施例２） 本実施例では、データ格納部２３において、波形メモリを、各々独立した波形 メモリ２２ａ、２２ｂを設け、ＰＡＳＳ時とＦＡＩＬ時のサンプリング・データ を分離してそれぞれの波形メモリに格納する。これは、不良解析において、より 一層有効利用できる構成としたものである。

【００２２】 本考案の実施例について、図２の、データ格納部に、ＰＡＳＳ／ＦＡＩＬの両 方の波形メモリを格納するブロック図の一例を参照して説明する。

【００２３】 図３において、Ｔａ、Ｔｂ時間後の波形データの取得について説明する。正常 時のＴａの４２ａ点では、ＦＡＩＬ信号４４ａは出力されないので、この時、サ ンプリング・データ１９ａは、波形メモリ２２ａ側に格納される。また、ＦＡＩ Ｌ期間以外は、全てこのメモリに格納する。 次に、不良時のＴｂの４２ｂ点では、ＦＡＩＬ信号４４ｂが出力されて、この 時、サンプリング・データ１９ａは、サンプリング制御部２１で、ＦＡＩＬ期間 のみの波形データが波形メモリ２２ｂ側に格納される。

【００２４】 このようにして、繰り返し測定された結果は、図４のＦＡＩＬ波形３６中のＦ ＡＩＬ期間３６ｃの波形データが取り出される。他方、ＰＡＳＳ時の波形は、波 形３５ａとなり、両方の波形が正常に取り出されることとなる。よって、本来の ＦＡＩＬ時、ＰＡＳＳ時の波形３１ａ、３２ａが正しく分離されて得られること となる。

【００２５】

【考案の効果】 本考案は、以上説明したように構成されているので、下記に記載されるような 効果を奏する。 従来は、波形の変化する場合では、サンプリング方式の原理から、実際の測定 波形と異なってしまう為、使用者が、この点に留意していなければならなかった 。このことは、従来、使用者は、誤った判断データ・測定結果で、判断すること にもなりかねなかったが、本考案により、正しい波形データを取得できることで 、この不具合を解消する効果が得られる。

【００２６】 ＦＡＩＬ信号によって波形メモリへの格納をＯＮ／ＯＦＦ制御、又は、別々の メモリに格納することができ、正しい波形データをメモリに格納できる効果が得 られる。また、ＩＣテスタ側のフェイル・マップ情報等とリンクすることにより 、より一層的確な、解析の判断資料として利用できる利点も得られる。

【００２７】 ２つの波形メモリ２２ａ、２２ｂを設けることより、ＦＡＩＬ信号によって、 ＰＡＳＳ時の正常波形と、ＦＡＩＬ時の不良波形が同時に分離格納できる効果が 得られる。また、この結果、両者の波形メモリデータを比較分析することにより 、チップの評価・解析手段として一層有効利用できる効果が得られる。

【００２８】 また、この両者の波形メモリデータを比較して変化が有るか否か検出できるこ ととなる。この結果、チップ上の測定した配線パターン等が、ＦＡＩＬ信号条件 との間で関連する回路にあるか否かの判断が明確に取得できることとなり、チッ プの評価解析に有効な手段となる利点が得られる。

【００２９】

【図面の簡単な説明】

【図１】本考案の、ＥＢ試験装置の構成ブロック図の一
例である。

【図２】本考案の、データ格納部に、ＰＡＳＳ／ＦＡＩ
Ｌの両方の波形メモリを格納するブロック図の一例であ
る。

【図３】トリガ信号とＰＡＳＳ／ＦＡＩＬのタイムチャ
ート図である。

【図４】観測波形の一例である。

【符号の説明】

１１ ＩＣテスタ １１ａ 試験パターン １１ｂ 期待値パターン １１ｃ 比較 １２ トリガ信号 １３ タイミング制御部 １４ 偏向制御部 １６ 電子ビーム １７ ＦＡＩＬ信号 １８ ＰＡＳＳ信号 １９ ２次電子検出器 ２１ サンプリング制御部 ２２、２２ａ、２２ｂ 波形メモリ ２３ データ格納部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年２月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本考案の、ＥＢ試験装置の構成ブロック図の一
例である。

【図２】本考案の、データ格納部に、ＰＡＳＳ／ＦＡＩ
Ｌの両方の波形メモリを格納するブロック図の一例であ
る。

【図３】トリガ信号とＰＡＳＳ／ＦＡＩＬのタイムチャ
ート図である。

【図４】観測波形の一例である。

【図５】従来のＥＢ試験装置の構成ブロック図例であ
る。

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 ＥＢ試験装置において、 ＩＣテスタ（１１）の試験パターンを被試験デバイス
   （ＤＵＴ）に印加し、 当該ＩＣテスタのトリガ信号（１２）をタイミング制御
   部（１３）に与え、 当該ＩＣテスタのＦＡＩＬ信号（１７）とＰＡＳＳ信号
   （１８）をサンプリング制御部（２１）に与え、 ２次電子検出器（１９）の出力信号を当該サンプリング
   制御部に与え、 当該サンプリング制御部の出力を波形メモリ（２２）に
   出力して格納し、 以上を具備していることを特徴としたＥＢ試験装置。
2. 【請求項２】 当該波形メモリ（２２）の代わりに、Ｆ
   ＡＩＬ時に格納する波形メモリ（２２ａ）とＰＡＳＳ時
   に格納する波形メモリ（２２ｂ）とを設け、 以上を有する請求項１記載のＥＢ試験装置。