JPH0723330A - ビデオ信号の時間スケーリング装置 - Google Patents

ビデオ信号の時間スケーリング装置

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JPH0723330A
JPH0723330A JP3299724A JP29972491A JPH0723330A JP H0723330 A JPH0723330 A JP H0723330A JP 3299724 A JP3299724 A JP 3299724A JP 29972491 A JP29972491 A JP 29972491A JP H0723330 A JPH0723330 A JP H0723330A
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Abstract

(57)【要約】 【構成】 線走査周波数と同期して可動化および不動化
され、線走査周波数の倍数以外の発振信号を発生するゲ
ーテッド発振器４１を有し、その出力信号の位相を基準
信号Ｐの位相と位相検波器４２で比較する。比較結果が
同相であれば発振周波数は正しい。同相でなければ、同
相になるまで発振周波数を積分増幅器４３、可変容量ダ
イオード４４、共振回路４５により上昇／下降させる。
この発振信号が、メモリ１０中に書込まれているビデオ
信号を、書込み速度と異る読出し速度で読出すＲＥＡＤ
クロックとして働く。 【効果】 構成があまり複雑でなく、価格も張らずに、
入力信号の時間スケーリングを行ない得る装置が提供さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、テレビジョン信号の
ビデオ成分のようなビデオ信号の時間スケーリング（た
とえば時間圧縮）をする装置に付属する発振器に関する
ものである。
【０００２】
【発明の背景】最近、より複雑な特徴および信号処理能
力を持ったテレビジョン受像機を提供することについて
関心が増加しつつある。たとえば、従来のものに比べて
更に特別な機能を持った受像機として、４×３の画像ア
スぺクト比を有する表示器に比べて５×３または１６×
９という画像アスぺクト比を持ったワイドスクリーン表
示器を具えたテレビジョン受像機が開発されつつある。
【０００３】この様な受像機は、たとえば時間圧縮およ
び時間伸張という様な特別な信号処理技法を屡々使用す
るが、そのためにテレビジョン受像機の価格および複雑
さが大幅に増加するものとなる。もち論、この様な価格
と複雑さを出来るだけ低くおさえることは、強く望まれ
ている。この様な目的に合致した、融通性があり、動作
が安定で、複雑でなくしかも高価でない時間スケーリン
グ回路が開発された。
【０００４】
【発明の概要】この発明の原理による装置は、時間スケ
ーリング（たとえば時間圧縮）されたビデオ信号を生成
するために、メモリ装置からビデオ情報を読出す速度
（レート）を決定するためのクロック信号をそのメモリ
装置に供給する発振器を具えている。時間スケーリング
期間の間、この発振器の出力信号から取出される信号の
位相を基準信号の位相と比して、差信号を発生させる。
この差信号は上記発振器の周波数を調節するのに使用さ
れる。
【０００５】この発明の一特徴によれば、発振器の周波
数は線走査周波数の倍数とは異なる周波数である。この
発明のまた別の特徴によれば、時間スケーリング期間の
後半期間中に基準信号が発生する。
【０００６】
【詳細な説明と実施例】以下説明する時間スケーリング
装置は、イスナルデイ（Ｍ．Ａ．Ｉｓｎａｒｄｉ）氏に
よる米国特許第４，７８２，３８３号に開示されている
様な、ワイドスクリーン・テレビジョン・システムにお
いて有効に使用されるものである。図１に示すこの時間
スケーリング装置の説明に先立って、図５に示すワイド
スクリーン・テレビジョン信号波形について説明する。
【０００７】アスぺクト比が５×３のワイドスクリーン
・ビデオ信号波形が図５に示されているが、この波形
は、１本の水平線（１Ｈ期間）の時点Ｔ１とＴ６の間に
存在している。期間Ｔ１−Ｔ２とＴ５−Ｔ６は、画像過
走査部とブランキング期間（水平同期パルスＨ．ＳＹＮ
Ｃを含む）とに存在し双方をカバーする。期間Ｔ２−Ｔ
３（ピクセル１−１４）とＴ４−Ｔ５（ピクセル７４０
−７５４）は、それぞれ、左側および右側パネル有効画
像表示領域を決定している。主、中央パネル領域は期間
Ｔ３−Ｔ４（ピクセル１５−７３９）に亘って存在す
る。
【０００８】図１には、時としてラスタマッピング装置
とも呼ばれる、テレビジョン信号の入力ビデオ成分を時
間圧縮および時間伸張するための装置が示されている。
この実施例では、アスぺクト比が５×３のワイドスクリ
ーン・ビデオ成分を標準のＮＴＳＣテレビジョン信号の
アスぺクト比が４×３である様式と両立するものとする
ようにコード化する場合について、時間圧縮と時間伸張
が行なわれるものとする。
【０００９】このコード化を行なうために、期間Ｔ２−
Ｔ３およびＴ４−Ｔ５中の左側および右側パネル低周波
数情報はそれぞれ約６：１の率で時間圧縮され、高周波
数の側部パネル情報は約４：１の率で時間伸張されて別
々に処理され、また期間Ｔ３−Ｔ４中の中央パネル情報
は約１．１９８の率で時間圧縮される。このコード化プ
ロセスの上記以外の詳細は、前掲のイスナルデイ氏の米
国特許中に開示されている。
【００１０】メモリユニット１０は、入力ビデオ信号を
受入れて、時間圧縮された或いは時間伸張された出力ビ
デオ信号を生成するもので、これらについては次に説明
する。読出しアドレスポインタ１６にはＲＥＡＤ（読出
し）クロック信号が供給され、書込みアドレスポインタ
１４にはＷＲＩＴＥ（書込み）クロック信号が供給され
る。ＲＥＡＤ ＲＥＳＥＴ信号とＷＲＩＴＥ ＲＥＳＥ
Ｔ信号は、それぞれ、読出しおよび書込みアドレスポイ
ンタを、水平線の開始点で初期値にリセットする。
【００１１】書込みアドレスポインタ１４と読出しアド
レスポインタ１６からの出力信号によってアドレスされ
るメモリ１２は、２０４８×８ビットのワイド・メモリ
セル・アレイである。このメモリの長さ２０４８ピクセ
ルは、４倍の副搬送波をもつＮＴＳＣテレビジョン・シ
ステムにおける水平線２本分よりも長い。
【００１２】入力ビデオ信号は、ＮＴＳＣ副搬送波の４
倍（１４．３１８１８ＭＨｚ）の連続したＷＲＩＴＥク
ロック信号に応じて、一定速度でメモリ中に書込まれ
る。このビデオ信号は、１水平線後に、上記よりも高い
速度で（時間圧縮のとき）またはより低い速度で（時間
伸張のとき）、メモリから読出される。この実施例で
は、ユニット１０は日立製のＨＭ６３０２１型メモリ装
置である。この装置は、独立したＷＲＩＴＥおよびＲＥ
ＡＤ機能を呈するもので、そのため相異なるＷＲＩＴＥ
およびＲＥＡＤクロック周波数を使って、時間圧縮と時
間伸張をすることができる。
【００１３】図２、３および４は、図１に示すメモリユ
ニット１０の動作の理解に役立つタイミング図である。
このメモリのＷＲＩＴＥクロックとしては、連続した１
４．３１８ＭＨｚクロックが使用されている。時点ＴＯ
において、ＷＲＩＴＥ ＲＥＳＥＴパルス（図３）は水
平同期パルス期間の終了点で書込みアドレスポインタ１
４を初期値にリセットと、第１の線メモリセグメントに
データが書込まれる。各書込みクロックパルスは、書込
みポインタを増分増加させて、メモリセルを適切にアド
レスする。１水平線後の時点Ｔ１で、ＲＥＡＤ ＲＥＳ
ＥＴパルスが読出しポインタ１６をリセットする。その
結果、第１の線メモリ位置にあったデータが読出され、
ユニット１０の出力に現われる。各ＲＥＡＤクロックパ
ルスはこの読出しアドレスポインタを増分増加させる。
【００１４】時点Ｔ１とＴ６間のワイドアスぺクト比の
水平線が、より詳細に図５に示されている。連続的な１
４．３１８ＭＨｚクロックが、期間Ｔ１−Ｔ２およびＴ
５−Ｔ６中ユニット１０のＷＲＩＴＥクロック入力およ
びＲＥＡＤクロック入力の双方に印加され、それにより
入力信号は圧縮も伸張もされない。低周波数側部パネル
情報の約６の率の時間伸張は、左側パネル期間Ｔ２−Ｔ
３の間および右側パネル期間Ｔ４−Ｔ５の間に行なわれ
るが、その時には２．３８ＭＨｚ（１４．３１８ＭＨｚ
÷６）のＲＥＡＤクロックが使用される。
【００１５】率１．１９８の時間圧縮は、１７．１５３
ＭＨｚ（１４．３１８ＭＨｚ×１．１９８）のＲＥＡＤ
クロックを使用することにより、中央パネル期間Ｔ３−
Ｔ４中に得られる。圧縮クロック周波数の１７．１ＭＨ
ｚから１７．２ＭＨｚの変動によって、約０．３％の圧
縮クロック誤差が生じる。この周波数誤差により非常に
小さな水平直線性誤差が生じることになるが、その誤差
は表示された画像上には見えない。Ｔ１からＴ６までの
各水平線に対して総計９１０クロックサイクルが必要と
なる。
【００１６】このビデオ信号の時間伸張と時間圧縮のプ
ロセスではマルチプレクサ２５を使用している。このマ
ルチプレクサ２５は、入力として、１４．３１８ＭＨｚ
の連続的なクロック信号ＣＬＫ、２．３８ＭＨｚのクロ
ック信号ＣＬＫ／６、および後述する圧縮制御回路４０
から供給される信号ＯＳＣを受入れる。マルチプレクサ
２５のスイッチング動作は、それぞれ図６と図７に例示
されている。信号ＥＸＰとＣＯＭＰによって制御され
る。
【００１７】制御信号ＥＸＰは、時間伸張を行なうべき
側部パネル期間Ｔ２−Ｔ３およびＴ４−Ｔ５の両期間中
メモリユニット１０のＲＥＡＤ ＣＬＯＣＫ入力にＣＬ
Ｋ／６信号を供給する動作を、マルチプレクサ２５に行
なわせる。制御信号ＣＯＭＰは、時間圧縮を行なうべき
中央パネル期間Ｔ３−Ｔ４の間、メモリユニット１０の
ＲＥＡＤ ＣＬＯＣＫ入力にＯＳＣ信号が印加されるよ
うにする。時間圧縮も時間伸張も行なわない上記以外の
時間には、マルチプレクサ２５は１４．３１８ＭＨｚの
クロック信号ＣＬＫをユニット１０のＲＥＡＤ ＣＬＯ
ＣＫ入力に供給する。
【００１８】ＣＬＫ、ＣＬＫ／６、ＣＯＭＰおよびＥＸ
Ｐの各信号は、基準パルスＰと共に、図示のように配列
された信号源５０、ピクセル（画素）カウンタ５２およ
びＰＲＯＭ５４を含む信号発生器から供給される。バー
ストに固定された発振器である信号源５０は、連続的な
１４，３１８ＭＨｚのクロック信号ＣＬＫを生成し、こ
れをピクセルカウンタ５２とＰＲＯＭ５４の両クロック
信号入力に供給する。
【００１９】ピクセルカウンタ５２は、各水平線上の９
１０個のピクセル位置に相当する１０ビットの出力信号
を、クロック信号ＣＬＫに応動して、ＰＲＯＭ５４に供
給する。ピクセルカウンタ５２は、水平リセット信号Ｈ
ＲＳＴによって、各水平線の開始点で起動される。ＰＲ
ＯＭ５４は、また信号ＣＬＫにも応動し、更にルックア
ップ・テーブルを含んでいる。このルックアップ・テー
ブルは、カウンタ５２からの出力信号でアドレスされ
て、各水平線期間中の所要時点で出力信号ＣＯＭＰ、Ｅ
ＸＰ、ＣＬＫ／６およびＰを発生する。
【００２０】圧縮制御回路４０は、時間圧縮を行なうた
めのＲＥＡＤクロック信号として使用する信号ＯＳＣを
発生するもので、ゲーテット発振器４１を含んでいる。
回路４０は、また、位相検知器として働くＤ型フリップ
フロップ４２、積分増幅器４３、および、インダクタン
ス−キャパシタンス回路４５と共同して発振器４１の発
振周波数を決定するための可変キャパシタンスダイオー
ド４４を持っている。
【００２１】発振器４１は、位相ロックループ（ＰＬ
Ｌ）形のもので、この実施例では、水平線走査周波数の
倍数周波数以外の周波数をもつ発振信号を生成する。こ
の発振信号の位相は、インバータ４７に印加される信号
ＣＯＭＰによって、水平線周波数に同期化される。この
場合、信号ＣＯＭＰは、更にゲーテッド発振器４１に対
するスタートストップ制御信号としても働く。
【００２２】発振器４１は、フリップフロップ４２のＤ
入力に結合される５１２分周出力を有するカウンタ４
６、インバータ４７と４８、および論理ＮＡＮＤゲート
４９を有し、これらは図示のように配列されている。こ
の実施例では、発振器４１は、たとえば、フイリップス
社の半導体部門およびナショナル・セミコンダクタ社の
双方から市販されている“発振器付１４段２進式リップ
ルカウンタ”集積回路型式７４ＨＣ４０６０である。
【００２３】発振器４１には圧縮制御信号ＣＯＭＰが印
加されて、上記の様に、発振器を可動化（スタート）お
よび不動化（ストップ）させる。圧縮クロックとして働
く発振器出力信号ＯＳＣはインバータ４８の出力に発生
する。この発振器出力信号の分周（÷５１２）信号が、
カウンタ４６から位相検知器４２に供給されるが、この
信号は図８に示されている。図９に示す基準パルスＰは
フリップフロップ４２のＣクロック入力に供給される。
【００２４】位相検知器４２のＤ（Ｄａ＋ａ）入力およ
びＣ（Ｃｌｏｃｋ）入力に印加される両信号の位相に応
じて、位相検知器４２の出力は高または低となり、それ
はユニット４３で積分されて可変キャパシタンスダイオ
ード４４に印加された後、この位相検知器４２の上記両
入力に供給されるパルス信号の前縁が、図８と９に示す
ように、一致するまで発振器の周波数を上昇または下降
させる。この一致状態は、発振器周波数が適正な場合に
生じる。
【００２５】位相検知器４２のＱ出力が低レベル（論理
Ｏ）であれば、発振器周波数は上昇し、検知器４２のＤ
入力は次のサイクルでクロック入力Ｃより進相する。位
相検知器４２のＱ出力に高レベル（論理１）が生じる
と、上記とは逆の結果が生じる。周波数の状態が適正
で、位相検知器４２の両入力に印加される両パルス信号
の前縁が一致している場合には、この検知器４２のＱ出
力は高または低となる。
【００２６】前述したように、出力として低が生じると
周波数が上昇して、位相検知器４２のＤ入力は次のサイ
クルで入力Ｃより進むことになる。その結果、位相検知
器４２のＱ出力は高となり、周波数は下降する。しか
し、所望の周波数を中心とするこの動作点は非常に安定
であって、位相検知器４２のＤ入力パルスの位相ジッタ
または変動は如何なるものでも僅か数ナノ秒またはその
何分の１かに過ぎない。それは、積分増幅器４３の低域
濾波作用によるものである。
【００２７】図８と図９には、発振器４１がロックされ
た状態にある場合の、カウンタ４６の５１２分周出力と
基準パルスＰのタイミング関係が示されている。このと
き、発振器４１は、ピクセル１５から７３９までを含む
Ｔ３−Ｔ４の中央パネル時間圧縮期間中に、１７．１５
３ＭＨｚ圧縮クロック周波数の７２４サイクルを、すな
わち、１．１９８（圧縮率）×１４．３１８ＭＨｚ（ク
ロック周波数）を発生する。５１２個のこの発振サイク
ルの後、カウンタ４６の５１２分周出力は論理レベル高
（すなわち論理１）となり、その位相が基準パルスＰの
位相と位相検知器４２によって比較される。５１２とい
う分周値は臨界的なものではないが、この例ではカウン
タ４６から取出し易いという理由で使用している。
【００２８】基準パルスＰの前縁は時点Ｔ３′に現わ
れ、これは圧縮期間が時点Ｔ３で開始してから、１４．
３１８ＭＨｚのクロックの４２７サイクル後である。従
って、基準パルスＰは、圧縮期間が開始してから２９．
８２２マイクロ秒（４２７÷１４．３１８ＭＨｚ）後に
発生する。この時点でもし発振器周波数が実質的に正し
いものであれば、発振器４１はその時までに５１２個の
パルスを発生しており、カウンタ４６の５１２分周出力
には１個のパルス（図８）が生成されることになる。
【００２９】発振器４１で生成される圧縮クロック信号
ＯＳＣの発振周波数は、５１２÷２９．８２２マイクロ
秒、または１７．１６８ＭＨｚであり、これは圧縮クロ
ック周波数の所要許容度の範囲内である。時点Ｔ３で圧
縮期間が開始してから１４．３１８ＭＨｚクロックの４
２８サイクル後に基準パルスＰが発生されたとすると、
信号ＯＳＣの周波数は１７．１２８ＭＨｚになる。この
メカニズムによって、圧縮クロックの周波数をほぼ４０
ＫＨｚでステップ変化させることができる。フリップフ
ロップ４２のＤ入力に適当な遅延たとえば零から７０ナ
ノ秒の遅延を導入することによって、周波数の微調整を
することができる。
【００３０】圧縮率を変化させるには、圧縮クロック信
号ＯＳＣの周波数を変化させることと、それに付帯して
時点Ｔ３′とＴ４を変化させることが必要である。ここ
に開示した発振器は、また、時間伸張のクロックとして
使用するに適した信号を発生させるのに使用できるが、
その様な目的のためには多くの場合は、単純に既存のク
ロック信号の分周信号を利用する方がより便利である。
【００３１】この実施例においては、時間圧縮が行なわ
れる中央パネル期間の終了点付近で基準パルスＰが発生
するようにされている。しかし、中央パネル期間内でよ
り早期に基準パルスＰが生じるようにすることもでき
る。中央パネル圧縮期間の終了点の近くで基準パルスＰ
が生じるようにすると、より精細な周波数分解能を容易
に得ることができる。たとえば、前述したように、圧縮
期間が開始してから１４．３１８ＭＨｚのクロックの４
２７サイクル後に基準パルスＰが生じるとすると、発振
周波数は１７．１６８ＭＨｚとなる。圧縮期間の開始
後、１４．３１８ＭＨｚのクロックの４２８サイクルを
経てパルスＰが現われると、上記より僅かに低い周波数
１７．１２８ＭＨｚが得られる。従って、発振器のこの
精細な周波数分解能は４０ＫＨｚ（１７．１６８ＭＨｚ
−１７．１２８ＭＨｚ）となる。基準パルスＰが、圧縮
期間内でより早期に、たとえば１４．３ＭＨｚのクロッ
クの１００サイクル後に生じたとすると、分解能はより
粗い１７１ＫＨｚ（すなわち４２７／１００×４０ＫＨ
ｚ）となる。
【００３２】上記したように、ゲーテッド発振器４１を
含む制御回路４０は、水平線走査周波数の倍数周波数以
外の周波数を含む種々の発振周波数を具合よく生成する
ことができる。発振器４１を含んでいるこの制御回路は
周波数が安定でしかも構成は複雑でない。位相検知器４
２として、ただ１個のフリップフロップを使用するだけ
で、内挿器は必要とせず、また、通常多くのＰＬＬ発振
器回路に見られるように特定周波数の分周信号を生成す
る特定のＮ分周器も必要としない。
【００３３】発振器４１を有する圧縮制御回路４０は、
信号コード化プロセス、またはテレビジョン受像機で見
られるような信号デコード・プロセスに関連して利用す
ることができる。この回路４０は構成が複雑でなく価格
も張らないから、大衆用のテレビジョン受像機で使用す
るのに特に適している。
【００３４】マルチプレクサ２５は型式７４ＨＣ１５１
の集積回路とし、フリップフロップ位相検知器４２は型
式７４ＨＣ７４の集積回路とすることができる。この集
積回路は双方ともフイリップス社半導体部門およびナシ
ョナル・セミコンダクタ社から市販されている。
【図面の簡単な説明】
【図１】この発明の原理を使用した時間スケーリング装
置の一実施例構成を示すブロック図である。
【図２】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【図３】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【図４】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【図５】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【図６】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【図７】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【図８】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【図９】図１に示す装置の動作を理解するのに有用な信
号波形図である。
【符号の説明】
１０ メモリ手段 １２ 線メモリ １４ 書込みアドレスポインタ １６ 読出しアドレスポインタ ２５ マルチプレクサ ４０ 制御回路 ４１ 発振器 Ｐ 基準信号 ４２ 位相検知手段（Ｄ型フリップフロップ） ４３、４４、４５ 差信号供給手段（積分増幅器、可変
キャパシタンス・ダイオード、インダクタンス−キャパ
シタンス回路） ５０、５２、５４ 基準信号発生手段（クロック信号
源、ピクセル・カウンタ・ＰＲＯＭ）

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ビデオ信号を受入れる入力と、時間スケ
    ーリングされたビデオ信号を供給する出力と、上記ビデ
    オ信号を書込むべき第１の速度を決定する第１のクロッ
    ク信号を受取る第１クロック入力と、書込まれている上
    記ビデオ信号を時間スケーリングされた形で読出すため
    の第２の速度を決定する第２のクロック信号を受取る第
    ２クロック入力とを有するメモリ手段と；周波数制御入
    力を有し、時間スケーリングの期間中に上記第２のクロ
    ック信号を生成する発振器と；上記時間スケーリングの
    期間内の所定時点で基準信号を発生する手段と；上記基
    準信号と上記発振器によって生成された上記第２のクロ
    ック信号から取出した信号との間の位相差を表わす差信
    号を発生する位相検知手段と；上記差信号を上記発振器
    の上記周波数制御入力に印加する手段と；を具備して成
    るビデオ信号の時間スケーリング装置。
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