JPH07234735A - 内部電源回路 - Google Patents
内部電源回路Info
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- JPH07234735A JPH07234735A JP6027005A JP2700594A JPH07234735A JP H07234735 A JPH07234735 A JP H07234735A JP 6027005 A JP6027005 A JP 6027005A JP 2700594 A JP2700594 A JP 2700594A JP H07234735 A JPH07234735 A JP H07234735A
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Abstract
(57)【要約】
【目的】異なる電圧の外部電源電圧で安定した内部電源
電圧を供給する。 【構成】内部電源回路の第１の出力トランジスタＴ01と
第２の出力トランジスタＴ02とが並列に接続され、外部
電源電圧Ｖccに基づいて内部電源電圧ＶIIを生成し内部
回路に出力する。電圧制御回路１は第１の出力トランジ
スタＴ01に接続され、リファレンス電位Ｖref と内部電
源電圧ＶIIとに基づいて第１の出力トランジスタＴ01を
制御する。外部電圧検出回路２は電圧制御回路１に接続
されている。外部電圧検出回路２は外部電源電圧Ｖccが
高電圧か低電圧かを検出し、検出電圧ＶCSL を電圧制御
回路１に出力する。そして、電圧制御回路１は検出電圧
ＶCS L に基づいて、外部電源電圧Ｖccが高電圧の場合に
は第２の出力トランジスタを制御せず、低電圧の場合に
は第２の出力トランジスタＴ02を制御する。
電圧を供給する。 【構成】内部電源回路の第１の出力トランジスタＴ01と
第２の出力トランジスタＴ02とが並列に接続され、外部
電源電圧Ｖccに基づいて内部電源電圧ＶIIを生成し内部
回路に出力する。電圧制御回路１は第１の出力トランジ
スタＴ01に接続され、リファレンス電位Ｖref と内部電
源電圧ＶIIとに基づいて第１の出力トランジスタＴ01を
制御する。外部電圧検出回路２は電圧制御回路１に接続
されている。外部電圧検出回路２は外部電源電圧Ｖccが
高電圧か低電圧かを検出し、検出電圧ＶCSL を電圧制御
回路１に出力する。そして、電圧制御回路１は検出電圧
ＶCS L に基づいて、外部電源電圧Ｖccが高電圧の場合に
は第２の出力トランジスタを制御せず、低電圧の場合に
は第２の出力トランジスタＴ02を制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に設
けられた内部電源回路に係り、詳しくは半導体集積回路
装置に供給される外部電源電圧を所定の内部電源電圧に
レベル変換して各内部回路に供給する内部電源回路に関
するものである。
けられた内部電源回路に係り、詳しくは半導体集積回路
装置に供給される外部電源電圧を所定の内部電源電圧に
レベル変換して各内部回路に供給する内部電源回路に関
するものである。
【０００２】近年、半導体集積回路装置においては、消
費電流の低減及び各素子の信頼性の向上のために駆動電
源の低電圧化が進んでいる。一方、いまだに駆動電源の
低電圧化ができない半導体集積回路装置も存在する。従
って、駆動電源の電圧が異なる半導体集積回路装置が混
在する電子機器や、外部電源電圧が高電圧の電子機器に
も低電圧駆動の半導体集積回路装置が使用できる必要が
ある。
費電流の低減及び各素子の信頼性の向上のために駆動電
源の低電圧化が進んでいる。一方、いまだに駆動電源の
低電圧化ができない半導体集積回路装置も存在する。従
って、駆動電源の電圧が異なる半導体集積回路装置が混
在する電子機器や、外部電源電圧が高電圧の電子機器に
も低電圧駆動の半導体集積回路装置が使用できる必要が
ある。
【０００３】
【従来の技術】図４は、従来の半導体集積回路装置の一
部回路図であって、内部電源電圧ＶIIを生成する内部電
源回路図である。内部電源回路は出力回路５１と電圧制
御回路５２とから構成されている。
部回路図であって、内部電源電圧ＶIIを生成する内部電
源回路図である。内部電源回路は出力回路５１と電圧制
御回路５２とから構成されている。
【０００４】出力回路５１はエンハンスメント型Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
という）Ｔ01と抵抗Ｒ１，Ｒ２とが設けられている。Ｐ
ＭＯＳトランジスタＴ01のソースは外部電源電圧Ｖccに
接続され、ドレインは直列に接続された抵抗Ｒ１，Ｒ２
を介して低電位側電源Ｖssに接続されている。ＰＭＯＳ
トランジスタＴ01のドレインと抵抗Ｒ１との間には内部
回路が接続されている。ＰＭＯＳトランジスタＴ01のゲ
ートには電圧制御回路５２が接続され、その電圧制御回
路５２から所定の電圧を入力する。すると、ＰＭＯＳト
ランジスタＴ01にはソース・ゲート間の電圧Ｖgsに基づ
いた電流Ｉ01が流れ、その電流Ｉ01に基づいたドレイン
電位となる。そして、このＰＭＯＳトランジスタＴ01の
ドレイン電位が内部電源電圧ＶIIとして内部回路に供給
される。
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
という）Ｔ01と抵抗Ｒ１，Ｒ２とが設けられている。Ｐ
ＭＯＳトランジスタＴ01のソースは外部電源電圧Ｖccに
接続され、ドレインは直列に接続された抵抗Ｒ１，Ｒ２
を介して低電位側電源Ｖssに接続されている。ＰＭＯＳ
トランジスタＴ01のドレインと抵抗Ｒ１との間には内部
回路が接続されている。ＰＭＯＳトランジスタＴ01のゲ
ートには電圧制御回路５２が接続され、その電圧制御回
路５２から所定の電圧を入力する。すると、ＰＭＯＳト
ランジスタＴ01にはソース・ゲート間の電圧Ｖgsに基づ
いた電流Ｉ01が流れ、その電流Ｉ01に基づいたドレイン
電位となる。そして、このＰＭＯＳトランジスタＴ01の
ドレイン電位が内部電源電圧ＶIIとして内部回路に供給
される。
【０００５】電圧制御回路５２はカレント・ミラー回路
であって、一対のＰＭＯＳトランジスタＴr1，Ｔr2のゲ
ートが互いに接続され、一方のＰＭＯＳトランジスタＴ
r2のドレインがそのゲートに接続されている。両ＰＭＯ
ＳトランジスタＴr1，Ｔr2のソースは外部電源電圧Ｖcc
に接続されている。両トランジスタＴr1，Ｔr2にはＰＭ
ＯＳトランジスタＴr3，Ｔr4がそれぞれ並列に接続され
ている。
であって、一対のＰＭＯＳトランジスタＴr1，Ｔr2のゲ
ートが互いに接続され、一方のＰＭＯＳトランジスタＴ
r2のドレインがそのゲートに接続されている。両ＰＭＯ
ＳトランジスタＴr1，Ｔr2のソースは外部電源電圧Ｖcc
に接続されている。両トランジスタＴr1，Ｔr2にはＰＭ
ＯＳトランジスタＴr3，Ｔr4がそれぞれ並列に接続され
ている。
【０００６】また、ＰＭＯＳトランジスタＴr1のドレイ
ンはエンハンスメント型ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタという）Ｔr5のドレイン
に接続され、そのドレインは出力端子としてインバータ
回路２１，２２を介して前記ＰＭＯＳトランジスタＴ01
のゲートに接続されている。一方、ＰＭＯＳトランジス
タＴr2のドレインはＮＭＯＳトランジスタＴr6のドレイ
ンに接続されている。この両ＮＭＯＳトランジスタＴr
5，Ｔr6のソースは互いに接続されている。そして、Ｎ
ＭＯＳトランジスタＴr5のゲートにはリファレンス電位
Ｖref が入力される。また、ＮＭＯＳトランジスタＴr6
のゲートは前記抵抗Ｒ１，Ｒ２間に接続され、内部電源
電圧ＶIIを抵抗Ｒ１，Ｒ２により分圧した分圧電圧Ｖ1
が入力される。
ンはエンハンスメント型ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタという）Ｔr5のドレイン
に接続され、そのドレインは出力端子としてインバータ
回路２１，２２を介して前記ＰＭＯＳトランジスタＴ01
のゲートに接続されている。一方、ＰＭＯＳトランジス
タＴr2のドレインはＮＭＯＳトランジスタＴr6のドレイ
ンに接続されている。この両ＮＭＯＳトランジスタＴr
5，Ｔr6のソースは互いに接続されている。そして、Ｎ
ＭＯＳトランジスタＴr5のゲートにはリファレンス電位
Ｖref が入力される。また、ＮＭＯＳトランジスタＴr6
のゲートは前記抵抗Ｒ１，Ｒ２間に接続され、内部電源
電圧ＶIIを抵抗Ｒ１，Ｒ２により分圧した分圧電圧Ｖ1
が入力される。
【０００７】また、両ＭＯＳトランジスタＴr5，Ｔr6の
ソースは制御用のＮＭＯＳトランジスタＴr7のドレイン
に接続されていて、そのＭＯＳトランジスタＴr7のソー
スは低電位側電源Ｖssに接続されている。
ソースは制御用のＮＭＯＳトランジスタＴr7のドレイン
に接続されていて、そのＭＯＳトランジスタＴr7のソー
スは低電位側電源Ｖssに接続されている。
【０００８】前記したＰＭＯＳトランジスタＴr3，Ｔr4
と制御用のＮＭＯＳトランジスタＴr7のゲートには制御
信号ＣＳが入力される。制御信号ＣＳは半導体集積回路
装置を能動状態（アクティブ）にする場合はＨレベルで
あり、半導体集積回路装置を待機状態（スタンバイ）に
する場合はＬレベルである。従って、制御信号ＣＳがＨ
レベルのとき、ＮＭＯＳトランジスタＴr7がオンとな
る。一方、制御信号ＣＳがＬレベルのとき、ＰＭＯＳト
ランジスタＴr3，Ｔr4がオンとなる。
と制御用のＮＭＯＳトランジスタＴr7のゲートには制御
信号ＣＳが入力される。制御信号ＣＳは半導体集積回路
装置を能動状態（アクティブ）にする場合はＨレベルで
あり、半導体集積回路装置を待機状態（スタンバイ）に
する場合はＬレベルである。従って、制御信号ＣＳがＨ
レベルのとき、ＮＭＯＳトランジスタＴr7がオンとな
る。一方、制御信号ＣＳがＬレベルのとき、ＰＭＯＳト
ランジスタＴr3，Ｔr4がオンとなる。
【０００９】そして、電圧制御回路５２はＮＭＯＳトラ
ンジスタＴr5，Ｔr6のゲートに入力するリファレンス電
位Ｖref と分圧電圧Ｖ1 とが等しい電位となるように電
圧Ｖ2 を出力して内部電源電圧ＶIIを制御するようにな
っている。
ンジスタＴr5，Ｔr6のゲートに入力するリファレンス電
位Ｖref と分圧電圧Ｖ1 とが等しい電位となるように電
圧Ｖ2 を出力して内部電源電圧ＶIIを制御するようにな
っている。
【００１０】即ち、内部電源電圧ＶIIが所定の電圧より
高く、分圧電圧Ｖ1 がリファレンス電位Ｖref より高い
電位の場合、ノードＮ2 の電圧Ｖ2 が低下する。この電
圧Ｖ2 がインバータ回路２１，２２を介してＰＭＯＳト
ランジスタＴ01のゲートに入力される。すると、ＰＭＯ
ＳトランジスタＴ01の電流Ｉ01が少なくなる。その結
果、内部電源電圧ＶIIが低下し、所定の電圧となる。
高く、分圧電圧Ｖ1 がリファレンス電位Ｖref より高い
電位の場合、ノードＮ2 の電圧Ｖ2 が低下する。この電
圧Ｖ2 がインバータ回路２１，２２を介してＰＭＯＳト
ランジスタＴ01のゲートに入力される。すると、ＰＭＯ
ＳトランジスタＴ01の電流Ｉ01が少なくなる。その結
果、内部電源電圧ＶIIが低下し、所定の電圧となる。
【００１１】一方、内部電源電圧ＶIIが所定の電圧より
低い、即ち分圧電圧Ｖ1 がリファレンス電位Ｖref より
低い場合、ノードＮ2 の電圧Ｖ2 が上昇する。この電圧
Ｖ2がインバータ回路２１，２２を介してＰＭＯＳトラ
ンジスタＴ01のゲートに入力される。すると、ＰＭＯＳ
トランジスタＴ01の電流Ｉ01が多くなる。その結果、内
部電源電圧ＶIIが上昇し、所定の電圧となる。
低い、即ち分圧電圧Ｖ1 がリファレンス電位Ｖref より
低い場合、ノードＮ2 の電圧Ｖ2 が上昇する。この電圧
Ｖ2がインバータ回路２１，２２を介してＰＭＯＳトラ
ンジスタＴ01のゲートに入力される。すると、ＰＭＯＳ
トランジスタＴ01の電流Ｉ01が多くなる。その結果、内
部電源電圧ＶIIが上昇し、所定の電圧となる。
【００１２】
【発明が解決しようとする課題】ところで、ＰＭＯＳト
ランジスタＴ01のチャネル幅は供給される外部電源電圧
Ｖccに対応して設定されている。例えば外部電源電圧Ｖ
ccが高電圧（例えば５ボルト）で内部電源電圧ＶII（例
えば３ボルト）を生成するようにＰＭＯＳトランジスタ
Ｔ01のチャネル幅が設定されている半導体集積回路装置
がある。この半導体集積回路装置を既に駆動電源が低電
圧化（例えば３．３ボルト）された他の半導体集積回路
装置と混在して使用する場合がある。この場合、外部電
源電圧Ｖccは他の半導体集積回路装置に合わせて３．３
ボルトで供給される。このとき、図５（ａ）に示すよう
に内部回路がアクティブになると、その内部回路により
消費される消費電流が急激に増加する。ＰＭＯＳトラン
ジスタＴ01のチャネル幅は外部電源電圧Ｖccが５ボルト
に合わせて設計されているのでその駆動能力は小さくな
っている。そのため、内部回路の消費電流の変動に対応
して内部電源電圧ＶIIが大きく変動して低下した場合、
その後、所定の電圧（３ボルト）に回復するまでに長い
時間がかかる問題があった。
ランジスタＴ01のチャネル幅は供給される外部電源電圧
Ｖccに対応して設定されている。例えば外部電源電圧Ｖ
ccが高電圧（例えば５ボルト）で内部電源電圧ＶII（例
えば３ボルト）を生成するようにＰＭＯＳトランジスタ
Ｔ01のチャネル幅が設定されている半導体集積回路装置
がある。この半導体集積回路装置を既に駆動電源が低電
圧化（例えば３．３ボルト）された他の半導体集積回路
装置と混在して使用する場合がある。この場合、外部電
源電圧Ｖccは他の半導体集積回路装置に合わせて３．３
ボルトで供給される。このとき、図５（ａ）に示すよう
に内部回路がアクティブになると、その内部回路により
消費される消費電流が急激に増加する。ＰＭＯＳトラン
ジスタＴ01のチャネル幅は外部電源電圧Ｖccが５ボルト
に合わせて設計されているのでその駆動能力は小さくな
っている。そのため、内部回路の消費電流の変動に対応
して内部電源電圧ＶIIが大きく変動して低下した場合、
その後、所定の電圧（３ボルト）に回復するまでに長い
時間がかかる問題があった。
【００１３】一方、外部電源電圧Ｖccが低電圧（例えば
３．３ボルト）で内部電源電圧ＶII（３ボルト）を生成
するようにＰＭＯＳトランジスタＴ01のチャネル幅が設
定されている半導体集積回路装置がある。この半導体集
積回路装置を未だ駆動電源が低電圧化されていない他の
半導体集積回路装置と混在して使用する場合、外部電源
電圧Ｖccは他の半導体集積回路装置に合わせて５ボルト
で供給される。このとき、図５（ｂ）に示すように内部
回路の消費電流が急激に増加した場合、ＰＭＯＳトラン
ジスタＴ01のチャネル幅は３．３ボルトの外部電源電圧
Ｖccに合わせて設計されているのでその駆動能力が大き
くなっている。そのため、内部電源電圧ＶIIが大きく低
下することはないが、駆動能力が大きすぎて内部電源電
圧ＶIIの少しの変動に対して素早く応答してしまい、所
謂オーバーシュートが起き、安定した内部電源電圧ＶII
を供給することができないという問題があった。
３．３ボルト）で内部電源電圧ＶII（３ボルト）を生成
するようにＰＭＯＳトランジスタＴ01のチャネル幅が設
定されている半導体集積回路装置がある。この半導体集
積回路装置を未だ駆動電源が低電圧化されていない他の
半導体集積回路装置と混在して使用する場合、外部電源
電圧Ｖccは他の半導体集積回路装置に合わせて５ボルト
で供給される。このとき、図５（ｂ）に示すように内部
回路の消費電流が急激に増加した場合、ＰＭＯＳトラン
ジスタＴ01のチャネル幅は３．３ボルトの外部電源電圧
Ｖccに合わせて設計されているのでその駆動能力が大き
くなっている。そのため、内部電源電圧ＶIIが大きく低
下することはないが、駆動能力が大きすぎて内部電源電
圧ＶIIの少しの変動に対して素早く応答してしまい、所
謂オーバーシュートが起き、安定した内部電源電圧ＶII
を供給することができないという問題があった。
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は異なる電圧の外部電源電
圧で安定した内部電源電圧を供給することのできる内部
電源回路を提供することにある。
れたものであって、その目的は異なる電圧の外部電源電
圧で安定した内部電源電圧を供給することのできる内部
電源回路を提供することにある。
【００１５】
【課題を解決するための手段】図１は本発明の原理説明
図である。内部電源回路は第１の出力トランジスタＴ0
1、第２の出力トランジスタＴ02、電圧制御回路１及び
外部電圧検出回路２を備えている。第１の出力トランジ
スタＴ01と第２の出力トランジスタＴ02とが並列に接続
され、外部電源電圧Ｖccに基づいて内部電源電圧ＶIIを
生成し内部回路に出力する。電圧制御回路１は第１の出
力トランジスタＴ01に接続され、リファレンス電位Ｖre
f と内部電源電圧ＶIIとに基づいて第１の出力トランジ
スタＴ01を制御する。外部電圧検出回路２は電圧制御回
路１に接続されている。外部電圧検出回路２は外部電源
電圧Ｖccが高電圧か低電圧かを検出し、検出電圧ＶCSL
を電圧制御回路１に出力する。そして、電圧制御回路１
は検出電圧ＶCSL に基づいて、外部電源電圧Ｖccが高電
圧の場合には第２の出力トランジスタを制御せず、低電
圧の場合には第２の出力トランジスタＴ02を制御する。
図である。内部電源回路は第１の出力トランジスタＴ0
1、第２の出力トランジスタＴ02、電圧制御回路１及び
外部電圧検出回路２を備えている。第１の出力トランジ
スタＴ01と第２の出力トランジスタＴ02とが並列に接続
され、外部電源電圧Ｖccに基づいて内部電源電圧ＶIIを
生成し内部回路に出力する。電圧制御回路１は第１の出
力トランジスタＴ01に接続され、リファレンス電位Ｖre
f と内部電源電圧ＶIIとに基づいて第１の出力トランジ
スタＴ01を制御する。外部電圧検出回路２は電圧制御回
路１に接続されている。外部電圧検出回路２は外部電源
電圧Ｖccが高電圧か低電圧かを検出し、検出電圧ＶCSL
を電圧制御回路１に出力する。そして、電圧制御回路１
は検出電圧ＶCSL に基づいて、外部電源電圧Ｖccが高電
圧の場合には第２の出力トランジスタを制御せず、低電
圧の場合には第２の出力トランジスタＴ02を制御する。
【００１６】
【作用】従って、本発明によれば、外部電源電圧Ｖccは
外部電圧検出回路２により高電圧か低電圧かが検出され
る。外部電源電圧Ｖccが高電圧の場合、第１の出力トラ
ンジスタＴ01のみが電圧制御回路１により制御され、内
部電源電圧ＶIIを生成する。一方、外部電源電圧Ｖccが
低電圧の場合、第１及び第２の出力トランジスタＴ01，
Ｔ02が電圧制御回路２により制御され、内部電源電圧Ｖ
IIが生成される。
外部電圧検出回路２により高電圧か低電圧かが検出され
る。外部電源電圧Ｖccが高電圧の場合、第１の出力トラ
ンジスタＴ01のみが電圧制御回路１により制御され、内
部電源電圧ＶIIを生成する。一方、外部電源電圧Ｖccが
低電圧の場合、第１及び第２の出力トランジスタＴ01，
Ｔ02が電圧制御回路２により制御され、内部電源電圧Ｖ
IIが生成される。
【００１７】
【実施例】以下、本発明を具体化した一実施例を図２及
び図３に従って説明する。尚、説明の便宜上、図４と同
様の構成については同一の符号を付してその説明を一部
省略する。
び図３に従って説明する。尚、説明の便宜上、図４と同
様の構成については同一の符号を付してその説明を一部
省略する。
【００１８】図２は本発明の内部電源回路１０の回路図
である。内部電源回路１０は出力回路１１と電圧制御回
路１２と外部電圧検出回路１３とから構成されている。
出力回路１１の第１の出力トランジスタとしての第１の
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトラン
ジスタという）Ｔ01には第２の出力トランジスタとして
の第２のＰチャネルＭＯＳトランジスタ（以下、第２の
ＰＭＯＳトランジスタという）Ｔ02が並列に接続されて
いる。第２のＰＭＯＳトランジスタＴ02のソースは外部
電源電圧Ｖccに接続され、ドレインはＰＭＯＳトランジ
スタＴ01のドレインに接続されている。
である。内部電源回路１０は出力回路１１と電圧制御回
路１２と外部電圧検出回路１３とから構成されている。
出力回路１１の第１の出力トランジスタとしての第１の
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトラン
ジスタという）Ｔ01には第２の出力トランジスタとして
の第２のＰチャネルＭＯＳトランジスタ（以下、第２の
ＰＭＯＳトランジスタという）Ｔ02が並列に接続されて
いる。第２のＰＭＯＳトランジスタＴ02のソースは外部
電源電圧Ｖccに接続され、ドレインはＰＭＯＳトランジ
スタＴ01のドレインに接続されている。
【００１９】尚、本実施例において第１のＰＭＯＳトラ
ンジスタＴ01と第２のＰＭＯＳトランジスタＴ02とはそ
の大きさが同じに形成されている。従って、両ＰＭＯＳ
トランジスタＴ01，Ｔ02はその駆動能力が同じである。
ンジスタＴ01と第２のＰＭＯＳトランジスタＴ02とはそ
の大きさが同じに形成されている。従って、両ＰＭＯＳ
トランジスタＴ01，Ｔ02はその駆動能力が同じである。
【００２０】ＰＭＯＳトランジスタＴ01のゲートには従
来と同様の構成の電圧制御回路１２が接続され、リファ
レンス電位Ｖref と抵抗Ｒ１，Ｒ２間の電圧Ｖ1 とに基
づいて制御される。また、ＰＭＯＳトランジスタＴ01の
ドレインには内部回路３０が接続されている。内部回路
３０には内部制御信号ＣＳ１が入力され、その内部制御
信号ＣＳ１に基づいて能動状態（アクティブ）と待機状
態（スタンバイ）とに制御される。
来と同様の構成の電圧制御回路１２が接続され、リファ
レンス電位Ｖref と抵抗Ｒ１，Ｒ２間の電圧Ｖ1 とに基
づいて制御される。また、ＰＭＯＳトランジスタＴ01の
ドレインには内部回路３０が接続されている。内部回路
３０には内部制御信号ＣＳ１が入力され、その内部制御
信号ＣＳ１に基づいて能動状態（アクティブ）と待機状
態（スタンバイ）とに制御される。
【００２１】一方、第２のＰＭＯＳトランジスタＴ02の
ゲートはナンド回路３１の出力端子に接続されている。
ナンド回路３１は２入力素子であって、一方の入力はイ
ンバータ回路２１，２２間に接続され、インバータ回路
２１を介して電圧制御回路１２のノードＮ2 の電圧Ｖ2
を入力する。ナンド回路３１の他方の入力には検出信号
ＶCSL が入力される。従って、検出信号ＶCSL がＬレベ
ルの場合、第２のＰＭＯＳトランジスタＴ02はノードＮ
2 の電圧Ｖ2 にかかわらずオフに制御される。一方、検
出信号ＶCSL がＨレベルの場合、第２のＰＭＯＳトラン
ジスタＴ02はＰＭＯＳトランジスタＴ01と同様にノード
Ｎ2 の電圧Ｖ2 に基づいて電流Ｉ02が流れる。そして、
内部回路３０には両ＭＯＳトランジスタＴ01，Ｔ02によ
りその内部電源電圧ＶII（本実施例では３ボルト）が供
給されることになる。この第２のＰＭＯＳトランジスタ
Ｔ02のゲートに入力される検出信号ＶCSL は外部電圧検
出回路１３により制御される。
ゲートはナンド回路３１の出力端子に接続されている。
ナンド回路３１は２入力素子であって、一方の入力はイ
ンバータ回路２１，２２間に接続され、インバータ回路
２１を介して電圧制御回路１２のノードＮ2 の電圧Ｖ2
を入力する。ナンド回路３１の他方の入力には検出信号
ＶCSL が入力される。従って、検出信号ＶCSL がＬレベ
ルの場合、第２のＰＭＯＳトランジスタＴ02はノードＮ
2 の電圧Ｖ2 にかかわらずオフに制御される。一方、検
出信号ＶCSL がＨレベルの場合、第２のＰＭＯＳトラン
ジスタＴ02はＰＭＯＳトランジスタＴ01と同様にノード
Ｎ2 の電圧Ｖ2 に基づいて電流Ｉ02が流れる。そして、
内部回路３０には両ＭＯＳトランジスタＴ01，Ｔ02によ
りその内部電源電圧ＶII（本実施例では３ボルト）が供
給されることになる。この第２のＰＭＯＳトランジスタ
Ｔ02のゲートに入力される検出信号ＶCSL は外部電圧検
出回路１３により制御される。
【００２２】外部電圧検出回路１３はＰＭＯＳトランジ
スタＴr8，抵抗Ｒ３及びインバータ回路３２〜３４によ
り構成されている。ＰＭＯＳトランジスタＴr8のソース
は外部電源電圧Ｖccに接続され、ドレインは抵抗Ｒ３を
介して低電位側電源Ｖssに接続されている。また、ＰＭ
ＯＳトランジスタＴr8のドレインと抵抗Ｒ３との間のノ
ードＮ3 はインバータ回路３２〜３４を介してナンド回
路３１に接続されている。ＰＭＯＳトランジスタＴr8の
ゲートには内部電源電圧ＶIIが入力されている。
スタＴr8，抵抗Ｒ３及びインバータ回路３２〜３４によ
り構成されている。ＰＭＯＳトランジスタＴr8のソース
は外部電源電圧Ｖccに接続され、ドレインは抵抗Ｒ３を
介して低電位側電源Ｖssに接続されている。また、ＰＭ
ＯＳトランジスタＴr8のドレインと抵抗Ｒ３との間のノ
ードＮ3 はインバータ回路３２〜３４を介してナンド回
路３１に接続されている。ＰＭＯＳトランジスタＴr8の
ゲートには内部電源電圧ＶIIが入力されている。
【００２３】外部電圧検出回路１３は外部電源電圧Ｖcc
と内部電源電圧ＶIIとに基づいて外部電源電圧Ｖccが高
電圧か低電圧かを検出する。そして、外部電圧検出回路
１３はその検出結果である検出信号ＶCSL を出力するよ
うになっている。
と内部電源電圧ＶIIとに基づいて外部電源電圧Ｖccが高
電圧か低電圧かを検出する。そして、外部電圧検出回路
１３はその検出結果である検出信号ＶCSL を出力するよ
うになっている。
【００２４】即ち、外部電源電圧Ｖccが高電圧（本実施
例では５ボルト）の場合、ＰＭＯＳトランジスタＴr8は
そのゲートに３ボルトの内部電源電圧ＶIIを入力してい
る。従って、ＰＭＯＳトランジスタＴr8のソース・ゲー
ト間の電圧は高くなる。その結果、ＰＭＯＳトランジス
タＴr8はオンとなり、ノードＮ3 の電位はＨレベルとな
る。
例では５ボルト）の場合、ＰＭＯＳトランジスタＴr8は
そのゲートに３ボルトの内部電源電圧ＶIIを入力してい
る。従って、ＰＭＯＳトランジスタＴr8のソース・ゲー
ト間の電圧は高くなる。その結果、ＰＭＯＳトランジス
タＴr8はオンとなり、ノードＮ3 の電位はＨレベルとな
る。
【００２５】一方、外部電源電圧Ｖccが低電圧（本実施
例では３．３ボルト）の場合、ＰＭＯＳトランジスタＴ
r8のソース・ゲート間の電圧は低くなる。その結果、Ｐ
ＭＯＳトランジスタＴr8はオフとなり、ノードＮ3 の電
位はＬレベルとなる。
例では３．３ボルト）の場合、ＰＭＯＳトランジスタＴ
r8のソース・ゲート間の電圧は低くなる。その結果、Ｐ
ＭＯＳトランジスタＴr8はオフとなり、ノードＮ3 の電
位はＬレベルとなる。
【００２６】このノードＮ3 の電位はインバータ回路３
２〜３４を介して検出信号ＶCSL としてナンド回路３１
に入力される。そして、この検出信号ＶCSL と電圧制御
回路１２のノードＮ2 の電圧Ｖ2 とに基づいて第２のＰ
ＭＯＳトランジスタＴ02がオン・オフ制御される。
２〜３４を介して検出信号ＶCSL としてナンド回路３１
に入力される。そして、この検出信号ＶCSL と電圧制御
回路１２のノードＮ2 の電圧Ｖ2 とに基づいて第２のＰ
ＭＯＳトランジスタＴ02がオン・オフ制御される。
【００２７】従って、検出信号ＶCSL がＬレベル、即ち
外部電源電圧Ｖccが高電圧の場合、第２のＰＭＯＳトラ
ンジスタＴ02はオフに制御され、ＰＭＯＳトランジスタ
Ｔ01により内部電源電圧ＶIIが内部回路３０に供給さ
れ、その駆動能力は小さくなる。一方、検出信号ＶCSL
がＨレベル、即ち外部電源電圧Ｖccが低電圧の場合、両
ＭＯＳトランジスタＴ01，Ｔ02により内部電源電圧ＶII
が内部回路３０に供給され、第１のＰＭＯＳトランジス
タＴ01のみの場合に比べてその駆動能力は大きくなる。
外部電源電圧Ｖccが高電圧の場合、第２のＰＭＯＳトラ
ンジスタＴ02はオフに制御され、ＰＭＯＳトランジスタ
Ｔ01により内部電源電圧ＶIIが内部回路３０に供給さ
れ、その駆動能力は小さくなる。一方、検出信号ＶCSL
がＨレベル、即ち外部電源電圧Ｖccが低電圧の場合、両
ＭＯＳトランジスタＴ01，Ｔ02により内部電源電圧ＶII
が内部回路３０に供給され、第１のＰＭＯＳトランジス
タＴ01のみの場合に比べてその駆動能力は大きくなる。
【００２８】次に、上記のように構成された内部電源回
路の作用を図３に従って説明する。半導体集積回路装置
に５ボルトの外部電源電圧Ｖccが供給されると、図３に
示すようにその外部電源電圧Ｖccの上昇にともなってリ
ファレンス電位Ｖref も上昇する。更に、Ｈレベルの制
御信号ＣＳが入力されると、電圧制御回路１２によりノ
ードＮ2 の電圧Ｖ2 と出力回路１１のノードＮ1 の分圧
電圧Ｖ1 とが同じ電圧となるように制御される。その結
果、内部電源電圧ＶIIが３ボルトとなり、内部回路３０
に供給される。
路の作用を図３に従って説明する。半導体集積回路装置
に５ボルトの外部電源電圧Ｖccが供給されると、図３に
示すようにその外部電源電圧Ｖccの上昇にともなってリ
ファレンス電位Ｖref も上昇する。更に、Ｈレベルの制
御信号ＣＳが入力されると、電圧制御回路１２によりノ
ードＮ2 の電圧Ｖ2 と出力回路１１のノードＮ1 の分圧
電圧Ｖ1 とが同じ電圧となるように制御される。その結
果、内部電源電圧ＶIIが３ボルトとなり、内部回路３０
に供給される。
【００２９】このとき、外部電源電圧Ｖccが５ボルトで
あるので外部電圧検出回路１３のＰＭＯＳトランジスタ
Ｔr8はオンとなり、ノードＮ3 はＨレベルとなる。この
ノードＮ3 の電位はインバータ回路３２〜３４を介して
Ｌレベルの検出電圧ＶCSL としてナンド回路３１に入力
される。その結果、第２のＰＭＯＳトランジスタＴ02は
オフとなり、第１のＰＭＯＳトランジスタＴ01のみによ
り内部電源電圧ＶIIが内部回路３０に供給される。従っ
て、内部回路３０が内部制御信号ＣＳ１に基づいてその
消費電流が多くなっても、第１のＰＭＯＳトランジスタ
Ｔ01のみであるのでその駆動能力は小さくオーバーシュ
ートを起こすことはない。
あるので外部電圧検出回路１３のＰＭＯＳトランジスタ
Ｔr8はオンとなり、ノードＮ3 はＨレベルとなる。この
ノードＮ3 の電位はインバータ回路３２〜３４を介して
Ｌレベルの検出電圧ＶCSL としてナンド回路３１に入力
される。その結果、第２のＰＭＯＳトランジスタＴ02は
オフとなり、第１のＰＭＯＳトランジスタＴ01のみによ
り内部電源電圧ＶIIが内部回路３０に供給される。従っ
て、内部回路３０が内部制御信号ＣＳ１に基づいてその
消費電流が多くなっても、第１のＰＭＯＳトランジスタ
Ｔ01のみであるのでその駆動能力は小さくオーバーシュ
ートを起こすことはない。
【００３０】一方、半導体集積回路装置に３．３ボルト
の外部電源電圧Ｖccが供給されると、外部電圧検出回路
１３のＰＭＯＳトランジスタＴr8はそのソース・ゲート
間電圧によりオフとなる。その結果、ノードＮ3 はＬレ
ベルとなり、このノードＮ3の電位はインバータ回路３
２〜３４を介してＨレベルの検出電圧ＶCSL としてナン
ド回路３１に入力される。その結果、第２のＰＭＯＳト
ランジスタＴ02はオンとなり、両ＰＭＯＳトランジスタ
Ｔ01，Ｔ02により内部電源電圧ＶIIが内部回路３０に供
給される。従って、外部電源電圧Ｖccが３．３ボルトで
あって、内部回路３０が内部制御信号ＣＳ１に基づいて
その消費電流が多くなっても、第１及び第２のＰＭＯＳ
トランジスタＴ01，Ｔ02によりその駆動能力が大きくな
り内部電源電圧ＶIIが所定の電圧に短時間で回復する。
の外部電源電圧Ｖccが供給されると、外部電圧検出回路
１３のＰＭＯＳトランジスタＴr8はそのソース・ゲート
間電圧によりオフとなる。その結果、ノードＮ3 はＬレ
ベルとなり、このノードＮ3の電位はインバータ回路３
２〜３４を介してＨレベルの検出電圧ＶCSL としてナン
ド回路３１に入力される。その結果、第２のＰＭＯＳト
ランジスタＴ02はオンとなり、両ＰＭＯＳトランジスタ
Ｔ01，Ｔ02により内部電源電圧ＶIIが内部回路３０に供
給される。従って、外部電源電圧Ｖccが３．３ボルトで
あって、内部回路３０が内部制御信号ＣＳ１に基づいて
その消費電流が多くなっても、第１及び第２のＰＭＯＳ
トランジスタＴ01，Ｔ02によりその駆動能力が大きくな
り内部電源電圧ＶIIが所定の電圧に短時間で回復する。
【００３１】このように、本実施例では、内部電源電圧
ＶIIを生成する出力トランジスタを第１のＰＭＯＳトラ
ンジスタＴ01と第２のＰＭＯＳトランジスタＴ02とで構
成する。そして、外部電源電圧Ｖccが高電圧のときには
第１のＰＭＯＳトランジスタＴ01のみにより内部電源電
圧ＶIIを生成し内部回路３０に供給する。一方、外部電
源電圧Ｖccが低電圧のときには第１及び第２のＰＭＯＳ
トランジスタＴ01，Ｔ02により内部電源電圧ＶIIを生成
し内部回路３０に供給するようにした。
ＶIIを生成する出力トランジスタを第１のＰＭＯＳトラ
ンジスタＴ01と第２のＰＭＯＳトランジスタＴ02とで構
成する。そして、外部電源電圧Ｖccが高電圧のときには
第１のＰＭＯＳトランジスタＴ01のみにより内部電源電
圧ＶIIを生成し内部回路３０に供給する。一方、外部電
源電圧Ｖccが低電圧のときには第１及び第２のＰＭＯＳ
トランジスタＴ01，Ｔ02により内部電源電圧ＶIIを生成
し内部回路３０に供給するようにした。
【００３２】その結果、第１のＰＭＯＳトランジスタＴ
01のみの場合にはその駆動能力が小さいので、オーバー
シュートを抑えることができる。また、第１及び第２の
ＰＭＯＳトランジスタＴ01，Ｔ02の場合にはその駆動能
力が大きいので、従来の内部電源回路に比べて内部電源
電圧ＶIIが回復するまでの時間を短縮することができ
る。
01のみの場合にはその駆動能力が小さいので、オーバー
シュートを抑えることができる。また、第１及び第２の
ＰＭＯＳトランジスタＴ01，Ｔ02の場合にはその駆動能
力が大きいので、従来の内部電源回路に比べて内部電源
電圧ＶIIが回復するまでの時間を短縮することができ
る。
【００３３】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 （１）出力トランジスタＴ01，Ｔ02をＰＭＯＳトランジ
スタに代えてＮＭＯＳトランジスタ又はデプレッション
型ＭＯＳトランジスタを使用して実施する。これによ
り、上記実施例と同様の効果が得られる。
で実施するようにしてもよい。 （１）出力トランジスタＴ01，Ｔ02をＰＭＯＳトランジ
スタに代えてＮＭＯＳトランジスタ又はデプレッション
型ＭＯＳトランジスタを使用して実施する。これによ
り、上記実施例と同様の効果が得られる。
【００３４】（２）本実施例において、第２のＰＭＯＳ
トランジスタＴ02のチャネル幅を外部電源電圧Ｖccが低
電圧のときにその駆動能力が最適となるように形成して
もよい。これにより、低電圧のときにより安定した内部
電源電圧ＶIIを供給することができる。
トランジスタＴ02のチャネル幅を外部電源電圧Ｖccが低
電圧のときにその駆動能力が最適となるように形成して
もよい。これにより、低電圧のときにより安定した内部
電源電圧ＶIIを供給することができる。
【００３５】（３）本実施例では外部電源電圧Ｖccを高
電圧として５ボルト、低電圧として３．３ボルトにて供
給したが、それぞれ任意の電圧で供給して実施する。任
意の外部電源電圧Ｖccにおいて同様の効果が得られる。
電圧として５ボルト、低電圧として３．３ボルトにて供
給したが、それぞれ任意の電圧で供給して実施する。任
意の外部電源電圧Ｖccにおいて同様の効果が得られる。
【００３６】また、内部回路３０を駆動する内部電源電
圧ＶIIを３ボルトに設計したが、任意の電圧で駆動する
ように設計する。
圧ＶIIを３ボルトに設計したが、任意の電圧で駆動する
ように設計する。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
異なる電圧の外部電源電圧で安定した内部電源電圧を供
給することのできる優れた効果がある。
異なる電圧の外部電源電圧で安定した内部電源電圧を供
給することのできる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例の内部電源回路を説明する回路図であ
る。
る。
【図３】一実施例の内部電源回路の動作を説明する波形
図である。
図である。
【図４】従来の内部電源回路を説明する回路図である。
【図５】（ａ），（ｂ）は従来の内部電源回路の動作を
説明する波形図である。
説明する波形図である。
１ 電圧制御回路 ２ 外部電圧検出回路 Ｔ01 第１の出力トランジスタ Ｔ02 第２の出力トランジスタ Ｖcc 外部電源電圧 ＶII 内部電源電圧 Ｖref リファレンス電位
Claims (3)
- 【請求項１】 内部回路に接続され、高電圧又は低電圧
の外部電源電圧（Ｖcc）に基づいて内部電源電圧
（ＶII）を生成する第１の出力トランジスタ（Ｔ01）
と、リファレンス電位（Ｖref ）と内部電源電圧
（ＶII）とに基づいて内部電源電圧（ＶII）が所定の電
圧となるように第１の出力トランジスタ（Ｔ01）を制御
する電圧制御回路（１）とを備えた内部電源回路におい
て、 前記第１の出力トランジスタ（Ｔ01）に並列に接続さ
れ、前記外部電源電圧（Ｖcc）に基づいて内部電源電圧
（ＶII）を生成する第２の出力トランジスタ（Ｔ02）
と、 前記外部電源電圧（Ｖcc）が高電圧か低電圧かを検出
し、検出信号（ＶCSL ）を出力する外部電圧検出回路
（２）とを備え、 外部電源電圧Ｖccが高電圧の場合には前記第２の出力ト
ランジスタ（Ｔ02）を制御せず、低電圧の場合には前記
電圧制御回路（１）により第２の出力トランジスタ（Ｔ
02）を制御するようにしたことを特徴とする内部電源回
路。 - 【請求項２】 請求項１に記載の内部電源回路におい
て、 前記第１及び第２の出力トランジスタはそれぞれエンハ
ンスメント型ＰチャネルＭＯＳトランジスタであること
を特徴とする内部電源回路。 - 【請求項３】 請求項１又は２に記載の内部電源回路に
おいて、 前記外部電圧検出回路（２）は、エンハンスメント型Ｐ
チャネルＭＯＳトランジスタ（Ｔr8）を備え、そのソー
スは外部電源電圧（Ｖcc）に接続され、ゲートには内部
電源電圧（ＶII）を入力するようにしたことを特徴とす
る内部電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027005A JPH07234735A (ja) | 1994-02-24 | 1994-02-24 | 内部電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027005A JPH07234735A (ja) | 1994-02-24 | 1994-02-24 | 内部電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07234735A true JPH07234735A (ja) | 1995-09-05 |
Family
ID=12209012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027005A Pending JPH07234735A (ja) | 1994-02-24 | 1994-02-24 | 内部電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07234735A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456597B1 (ko) * | 2002-07-16 | 2004-11-09 | 삼성전자주식회사 | 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 |
| KR100460458B1 (ko) * | 2002-07-26 | 2004-12-08 | 삼성전자주식회사 | 외부 전압 글리치에 안정적인 내부 전압 발생 회로 |
| CN100385361C (zh) * | 2002-12-13 | 2008-04-30 | 上海贝岭股份有限公司 | 应用于低功耗场合的一组以上电源电压的电源供电结构 |
| WO2020170394A1 (ja) * | 2019-02-21 | 2020-08-27 | 三菱電機株式会社 | 電源回路 |
-
1994
- 1994-02-24 JP JP6027005A patent/JPH07234735A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456597B1 (ko) * | 2002-07-16 | 2004-11-09 | 삼성전자주식회사 | 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 |
| KR100460458B1 (ko) * | 2002-07-26 | 2004-12-08 | 삼성전자주식회사 | 외부 전압 글리치에 안정적인 내부 전압 발생 회로 |
| US6936998B2 (en) | 2002-07-26 | 2005-08-30 | Samsung Electronics Co., Ltd. | Power glitch free internal voltage generation circuit |
| CN100385361C (zh) * | 2002-12-13 | 2008-04-30 | 上海贝岭股份有限公司 | 应用于低功耗场合的一组以上电源电压的电源供电结构 |
| WO2020170394A1 (ja) * | 2019-02-21 | 2020-08-27 | 三菱電機株式会社 | 電源回路 |
| CN113424128A (zh) * | 2019-02-21 | 2021-09-21 | 三菱电机株式会社 | 电源电路 |
| JPWO2020170394A1 (ja) * | 2019-02-21 | 2021-12-23 | 三菱電機株式会社 | 電源回路 |
| CN113424128B (zh) * | 2019-02-21 | 2022-05-24 | 三菱电机株式会社 | 电源电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |