JPH07234857A - パルスコード変調値発生回路 - Google Patents
パルスコード変調値発生回路Info
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- JPH07234857A JPH07234857A JP4256611A JP25661192A JPH07234857A JP H07234857 A JPH07234857 A JP H07234857A JP 4256611 A JP4256611 A JP 4256611A JP 25661192 A JP25661192 A JP 25661192A JP H07234857 A JPH07234857 A JP H07234857A
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- 230000005055 memory storage Effects 0.000 claims description 2
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- 230000009467 reduction Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/253—Telephone sets using digital voice transmission
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- Microcomputers (AREA)
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Abstract
(57)【要約】
【目的】 発生すべきパルスコード変調値用のメモリを
具えると共に所要構成素子数及び接続数を最少にした高
いコストパフォーマンスを有するパルスコード変調値発
生回路を提供することにある。 【構成】 電話機内のパルスコード変調値発生回路であ
って、ワーキングストア（作業用記憶領域）を含むマイ
クロプロセッサを具え、該マイクロプロセッサとワーキ
ングストアはデータバス及びアドレスバスを経て接続さ
れ、更にパルスコード変調値を出力する出力回路と、該
出力回路に接続された、出力すべきパルスコード変調値
を記憶する出力メモリとを具えるパルスコード変調値発
生回路において、前記ワーキングストアと前記出力メモ
リを単一のメモリ回路内に含める。この回路は、マイク
ロプロセッサによる出力メモリのランダム位置のアドレ
ス指定に応答して読出すべき出力メモリの記憶位置のア
ドレスを発生するアドレス指定回路を含むように構成す
るのが好ましい。
具えると共に所要構成素子数及び接続数を最少にした高
いコストパフォーマンスを有するパルスコード変調値発
生回路を提供することにある。 【構成】 電話機内のパルスコード変調値発生回路であ
って、ワーキングストア（作業用記憶領域）を含むマイ
クロプロセッサを具え、該マイクロプロセッサとワーキ
ングストアはデータバス及びアドレスバスを経て接続さ
れ、更にパルスコード変調値を出力する出力回路と、該
出力回路に接続された、出力すべきパルスコード変調値
を記憶する出力メモリとを具えるパルスコード変調値発
生回路において、前記ワーキングストアと前記出力メモ
リを単一のメモリ回路内に含める。この回路は、マイク
ロプロセッサによる出力メモリのランダム位置のアドレ
ス指定に応答して読出すべき出力メモリの記憶位置のア
ドレスを発生するアドレス指定回路を含むように構成す
るのが好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、電話機内のパルスコー
ド変調値発生回路であって、ワーキングストア（作業用
記憶領域）を含むマイクロプロセッサを具え、該マイク
ロプロセッサとワーキングストアはデータバス及びアド
レスバスを経て接続され、更にパルスコード変調値を出
力する出力回路と、該出力回路に接続された、出力すべ
きパルスコード変調値を記憶する出力メモリとを具える
パルスコード変調値発生回路に関するものである。この
種の回路は実際に知られている。
ド変調値発生回路であって、ワーキングストア（作業用
記憶領域）を含むマイクロプロセッサを具え、該マイク
ロプロセッサとワーキングストアはデータバス及びアド
レスバスを経て接続され、更にパルスコード変調値を出
力する出力回路と、該出力回路に接続された、出力すべ
きパルスコード変調値を記憶する出力メモリとを具える
パルスコード変調値発生回路に関するものである。この
種の回路は実際に知られている。
【０００２】
【従来の技術】実際に知られているパルスコード変調値
（PCM 値）発生回路は一般に集積回路内に組込まれたア
プリケーション回路を具える。この場合、発生すべきパ
ルスコード変調値を記憶するのに必要なメモリも集積回
路に組込まれる。しかし、メモリを含むこのような集積
回路は比較的高価になる。このPCM 値発生回路は自分専
用の別個のメモリ回路を具えるようにすることもでき
る。しかし、この場合には構成素子の数が多くなると共
に行わなければならない接続数が多くなるためにこのタ
イプの回路もかなり高価になる。
（PCM 値）発生回路は一般に集積回路内に組込まれたア
プリケーション回路を具える。この場合、発生すべきパ
ルスコード変調値を記憶するのに必要なメモリも集積回
路に組込まれる。しかし、メモリを含むこのような集積
回路は比較的高価になる。このPCM 値発生回路は自分専
用の別個のメモリ回路を具えるようにすることもでき
る。しかし、この場合には構成素子の数が多くなると共
に行わなければならない接続数が多くなるためにこのタ
イプの回路もかなり高価になる。
【０００３】
【発明が解決しようとする課題】本発明の目的は、発生
すべきパルスコード変調値用のメモリを具えると共に構
成素子数及び接続数を最少にした、費用有効性の高いパ
ルスコード変調値発生回路と提供することにある。
すべきパルスコード変調値用のメモリを具えると共に構
成素子数及び接続数を最少にした、費用有効性の高いパ
ルスコード変調値発生回路と提供することにある。
【０００４】
【課題を解決するための手段】本発明は、現代のディジ
タル電話機はワーキングストアを有するマイクロプロセ
ッサを通常具えていることを利用する。本発明は従っ
て、パルスコード変調値回路を、ワーキングストアと出
力メモリが単一のメモリ回路に含まれるように構成すれ
ば、追加のメモリによる拡張及び内部メモリを具えるア
プリケーション回路の使用を回避することができる。換
言すれば、出力メモリをマイクロプロセッサのワーキン
グストアと同一のメモリ回路内に含める。従って、出力
回路のための別個のメモリ回路を省略することができ、
出力回路自体がメモリを具える必要がなくなる。
タル電話機はワーキングストアを有するマイクロプロセ
ッサを通常具えていることを利用する。本発明は従っ
て、パルスコード変調値回路を、ワーキングストアと出
力メモリが単一のメモリ回路に含まれるように構成すれ
ば、追加のメモリによる拡張及び内部メモリを具えるア
プリケーション回路の使用を回避することができる。換
言すれば、出力メモリをマイクロプロセッサのワーキン
グストアと同一のメモリ回路内に含める。従って、出力
回路のための別個のメモリ回路を省略することができ、
出力回路自体がメモリを具える必要がなくなる。
【０００５】パルスコード変調値を発生させるには、こ
れらの値を出力メモリから、標準８KHz PCM サンプルレ
ートで125 μs ごとにパルスコード変調値を出力する出
力回路へ転送する必要がある。出力回路へのこの転送の
ためには、出力すべきPCM 値を含む記憶位置のアドレス
を出力メモリに供給する必要がある。マイクロプロセッ
サが出力メモリ内の次に読出すべきアドレスを、この目
的のために予定されたレジスタの内容又はワーキングス
トア記憶位置を絶えずインクリメントすることにより絶
えず発生するようにした回路を提供することができる。
しかし、電話機内のマイクロプロセッサは多数の仕事の
ために既に極限に近い仕事量を有している。また、アド
レス値の更新のような追加の仕事を実行させるとこのよ
うなアプリケーションに対しタイミング問題が発生し得
る。マイクロプロセッサの仕事量を軽減し、タイミング
問題を避けるために、本発明回路の好適例では、前記マ
イクロプロセッサによる前記出力メモリのランダム位置
のアドレス指定に応答して読出すべき出力メモリ記憶位
置のアドレスを発生するアドレス指定手段を具えるもの
とする。このようにするとマイクロプロセッサの仕事量
の著しい軽減が得られる。これは、マイクロプロセッサ
が読出すべきパルスコード変調値の位置を絶えず決定す
る必要がなくなるからである。
れらの値を出力メモリから、標準８KHz PCM サンプルレ
ートで125 μs ごとにパルスコード変調値を出力する出
力回路へ転送する必要がある。出力回路へのこの転送の
ためには、出力すべきPCM 値を含む記憶位置のアドレス
を出力メモリに供給する必要がある。マイクロプロセッ
サが出力メモリ内の次に読出すべきアドレスを、この目
的のために予定されたレジスタの内容又はワーキングス
トア記憶位置を絶えずインクリメントすることにより絶
えず発生するようにした回路を提供することができる。
しかし、電話機内のマイクロプロセッサは多数の仕事の
ために既に極限に近い仕事量を有している。また、アド
レス値の更新のような追加の仕事を実行させるとこのよ
うなアプリケーションに対しタイミング問題が発生し得
る。マイクロプロセッサの仕事量を軽減し、タイミング
問題を避けるために、本発明回路の好適例では、前記マ
イクロプロセッサによる前記出力メモリのランダム位置
のアドレス指定に応答して読出すべき出力メモリ記憶位
置のアドレスを発生するアドレス指定手段を具えるもの
とする。このようにするとマイクロプロセッサの仕事量
の著しい軽減が得られる。これは、マイクロプロセッサ
が読出すべきパルスコード変調値の位置を絶えず決定す
る必要がなくなるからである。
【０００６】本発明回路は、前記アドレス指定手段が、
アドレスレジスタと、アドレスデコーダ回路と、アドレ
スバス内に挿入したマルチプレクサとを具え、該マルチ
プレクサが、前記アドレスデコーダ回路により発生され
る制御信号に応答してアドレスバスからのビット又はア
ドレスレジスタからのビットの何れか一方を送出するよ
う構成するのが好ましい。アドレスレジスタは常に、読
出すべき次のパルスコード変調値のアドレス又はその一
部分を保持する。この場合には本発明回路は、アドレス
指定手段がアドレスレジスタの読出しごとにアドレスレ
ジスタをインクリメントするよう構成するのが好まし
い。このようにすると、マイクロプロセッサの介在の必
要なしに出力メモリの複数位置を読出することが可能に
なる。アドレス指定手段はアドレスレジスタをデクリメ
ントするよう構成することもでき、この場合には出力メ
モリの記憶位置が逆の順序で読出されること当然であ
る。
アドレスレジスタと、アドレスデコーダ回路と、アドレ
スバス内に挿入したマルチプレクサとを具え、該マルチ
プレクサが、前記アドレスデコーダ回路により発生され
る制御信号に応答してアドレスバスからのビット又はア
ドレスレジスタからのビットの何れか一方を送出するよ
う構成するのが好ましい。アドレスレジスタは常に、読
出すべき次のパルスコード変調値のアドレス又はその一
部分を保持する。この場合には本発明回路は、アドレス
指定手段がアドレスレジスタの読出しごとにアドレスレ
ジスタをインクリメントするよう構成するのが好まし
い。このようにすると、マイクロプロセッサの介在の必
要なしに出力メモリの複数位置を読出することが可能に
なる。アドレス指定手段はアドレスレジスタをデクリメ
ントするよう構成することもでき、この場合には出力メ
モリの記憶位置が逆の順序で読出されること当然であ
る。
【０００７】アドレスレジスタが例えば８ビットレジス
タを具える場合には、このレジスタは255 から256 にイ
ンクリメントされる時に０になる。このように、常に25
6 個の記憶位置、即ちレジスタのビット数により決まる
最大記憶位置数が循環的にアドレスされる。少数の記憶
位置を（循環）アドレッシングするには、本発明回路
を、アドレス指定手段が最終値レジスタと、この最終値
レジスタ及び前記アドレスレジスタの双方に接続された
比較器を具えるように構成するのが有利である。最終値
レジスタ内に予め決められた最終値をアドレスレジスタ
は越えられない。この目的のために、比較器がアドレス
レジスタの値と最終値レジスタの値を絶えず比較し、両
値が等しいときリセット信号をアドレスレジスタに供給
してこのアドレスレジスタを初期値（例えば０）にリセ
ットする。
タを具える場合には、このレジスタは255 から256 にイ
ンクリメントされる時に０になる。このように、常に25
6 個の記憶位置、即ちレジスタのビット数により決まる
最大記憶位置数が循環的にアドレスされる。少数の記憶
位置を（循環）アドレッシングするには、本発明回路
を、アドレス指定手段が最終値レジスタと、この最終値
レジスタ及び前記アドレスレジスタの双方に接続された
比較器を具えるように構成するのが有利である。最終値
レジスタ内に予め決められた最終値をアドレスレジスタ
は越えられない。この目的のために、比較器がアドレス
レジスタの値と最終値レジスタの値を絶えず比較し、両
値が等しいときリセット信号をアドレスレジスタに供給
してこのアドレスレジスタを初期値（例えば０）にリセ
ットする。
【０００８】上述したアドレス指定手段はマイクロプロ
セッサの仕事量の著しい軽減をもたらす。この仕事量の
軽減は、本発明回路を、前記出力回路が出力すべきパル
スコード変調値の一時記憶用FIFOレジスタを具えるよう
に構成することにより更に大きくすることができる。出
力メモリから読出されたパルスコード変調値は出力回路
により出力される前にFIFO（ファーストインファースト
アウトレジスタ）に一時的に記憶することができる。FI
FOメモリの使用は、パルスコード変調値を必ずしも125
μs ごとに出力回路に供給しなくてもよく、125 μs の
平均インターバルで供給すればよくなり、また平均イン
ターバルからの許容偏差がFIFOレジスタのサイズに依存
して大きくなる。
セッサの仕事量の著しい軽減をもたらす。この仕事量の
軽減は、本発明回路を、前記出力回路が出力すべきパル
スコード変調値の一時記憶用FIFOレジスタを具えるよう
に構成することにより更に大きくすることができる。出
力メモリから読出されたパルスコード変調値は出力回路
により出力される前にFIFO（ファーストインファースト
アウトレジスタ）に一時的に記憶することができる。FI
FOメモリの使用は、パルスコード変調値を必ずしも125
μs ごとに出力回路に供給しなくてもよく、125 μs の
平均インターバルで供給すればよくなり、また平均イン
ターバルからの許容偏差がFIFOレジスタのサイズに依存
して大きくなる。
【０００９】ワーキングストアと出力メモリを単一メモ
リ回路に組合わせると接続すべき接続ピン数の著しい節
約が達成される。この接続数の更なる節約は、マイクロ
プロセッサがアドレス及びデータ共用出力端子を具える
ようにすることにより達成することができる。この場合
にはアドレス指定手段が読出すべきアドレスの一部分の
一時記憶用アドレスラッチを具えるものとするのが有利
である。
リ回路に組合わせると接続すべき接続ピン数の著しい節
約が達成される。この接続数の更なる節約は、マイクロ
プロセッサがアドレス及びデータ共用出力端子を具える
ようにすることにより達成することができる。この場合
にはアドレス指定手段が読出すべきアドレスの一部分の
一時記憶用アドレスラッチを具えるものとするのが有利
である。
【００１０】本発明回路では、アドレス指定手段と出力
回路をアプリケーション固有集積回路内に組み込むのが
有利である。この場合には構成素子数及び接続数が最少
になり、アプリケーション固有集積回路を内部メモリが
ないためにかなり低コストで製造することができる。
回路をアプリケーション固有集積回路内に組み込むのが
有利である。この場合には構成素子数及び接続数が最少
になり、アプリケーション固有集積回路を内部メモリが
ないためにかなり低コストで製造することができる。
【００１１】
【実施例】図面につき本発明の実施例を説明する。図1a
は本発明パルスコード変調値発生回路の第１実施例のブ
ロック回路図を示す。図1aに示す回路はマイクロプロセ
ッサ１と、メモリ２と、出力回路３と、アドレス回路４
とを具える。データバス５でメモリ２をマイクロプロセ
ッサ１と、出力回路３とに接続する。アドレスバス６で
マイクロプロセッサのアドレス出力端子をメモリ２のア
ドレス入力端子に接続する。アドレス指定回路４をアド
レスバス６内に挿入する。出力回路３は、例えば並列−
直列変換器及び／又はバッファを具えることができる。
は本発明パルスコード変調値発生回路の第１実施例のブ
ロック回路図を示す。図1aに示す回路はマイクロプロセ
ッサ１と、メモリ２と、出力回路３と、アドレス回路４
とを具える。データバス５でメモリ２をマイクロプロセ
ッサ１と、出力回路３とに接続する。アドレスバス６で
マイクロプロセッサのアドレス出力端子をメモリ２のア
ドレス入力端子に接続する。アドレス指定回路４をアド
レスバス６内に挿入する。出力回路３は、例えば並列−
直列変換器及び／又はバッファを具えることができる。
【００１２】メモリ２はマイクロプロセッサ１のワーキ
ングストアと出力回路３の出力メモリの両方を具える。
ワーキングストアは、例えばマイクロプロセッサ１のプ
ログラムを格納し、出力メモリは出力すべきパルスコー
ド変調値を格納する。本発明ではこの回路を、出力メモ
リがメモリ２の連続番号のアドレスをカバーするよう構
成するのが好ましい。このようにすると出力メモリの比
較的簡単なアドレス指定が可能になる。
ングストアと出力回路３の出力メモリの両方を具える。
ワーキングストアは、例えばマイクロプロセッサ１のプ
ログラムを格納し、出力メモリは出力すべきパルスコー
ド変調値を格納する。本発明ではこの回路を、出力メモ
リがメモリ２の連続番号のアドレスをカバーするよう構
成するのが好ましい。このようにすると出力メモリの比
較的簡単なアドレス指定が可能になる。
【００１３】出力メモリをアドレス指定するには、アド
レス指定回路４を、マイクロプロセッサ１が出力メモリ
に属するメモリ２内のランダム位置にアドレスする際
に、アバレス指定回路４が読出すべきアドレスを発生す
るように構成する必要がある。この目的のために、本発
明の第１の好適実施例ではアドレス指定回路４を図1bの
ブロック図に示すように構成する。
レス指定回路４を、マイクロプロセッサ１が出力メモリ
に属するメモリ２内のランダム位置にアドレスする際
に、アバレス指定回路４が読出すべきアドレスを発生す
るように構成する必要がある。この目的のために、本発
明の第１の好適実施例ではアドレス指定回路４を図1bの
ブロック図に示すように構成する。
【００１４】RAM （ランダムアクセスメモリ）型が好ま
しいメモリ２をROM （リードオンメモリ）型の別のメモ
リ（図示せず）に接続することができる。この別のメモ
リには複数系列のPCM 値を格納することができ、これら
のOCM 値を必要に応じメモリ２にロードし得るようにす
る。メモリ２はマイクロプロセッサ１の制御の下でロー
ドすることができる。
しいメモリ２をROM （リードオンメモリ）型の別のメモ
リ（図示せず）に接続することができる。この別のメモ
リには複数系列のPCM 値を格納することができ、これら
のOCM 値を必要に応じメモリ２にロードし得るようにす
る。メモリ２はマイクロプロセッサ１の制御の下でロー
ドすることができる。
【００１５】図1bはアドレス指定回路４を示す。このア
ドレス指定回路内にはアドレスバス６のアドレスライン
の第１群6aが直接接続されている。本例ではこの第１群
6aは８個のアドレスラインA8〜A15 を具える。アドレス
バスのアドレスラインの第２群A0〜A7はマルチプレクサ
41を経て接続される。マクチプレクサ41は、デコーダ回
路42により発生される制御信号に応答してアドレスバス
６の第２部分6b、即ちアドレスラインA0〜A7又はアドレ
スレジスタ43の何れかをアドレスバス６のメモリ２に至
る部分に接続する。アドレスバスの第１部分6aはデコー
ダ回路42に導かれる。マイクロプロセッサ１がワーキン
グストアに属するアドレスをアドレスバスに出力する場
合には、マルチプレクサ41は第２部分6bを接続するため
このアドレス全体がメモリ２に到達する。しかし、マイ
クロプロセッサ１が出力メモリの記憶位置に属するアド
レスをアドレスバス６に出力する場合には、マルチプレ
クサ41はアドレスレジスタ43をデータバス６に接続し、
アドレスバス６の第２部分6b内のアドレス部分はメモリ
２に到達しない。この目的のために、デコーダ回路42
は、出力メモリに属するランダム記憶位置がマイクロプ
ロセッサ１によりアドレスされる際にはマルチプレクサ
41がアドレスレジスタ43をアドレスバス６に接続する信
号を発生するように構成する。本質的には、アドレスバ
スの全アドレスラインをデコード回路42に接続すること
ができる。しかし、メモリ２は、出力メモリが限られた
数、例えば256 の連続位置をカバーするように構成する
ことが好ましい。この場合には全てのアドレスラインで
はなく、図1bに示すように、例えば８個のアドレスライ
ンだけをデコーダ回路に接続すればよい。
ドレス指定回路内にはアドレスバス６のアドレスライン
の第１群6aが直接接続されている。本例ではこの第１群
6aは８個のアドレスラインA8〜A15 を具える。アドレス
バスのアドレスラインの第２群A0〜A7はマルチプレクサ
41を経て接続される。マクチプレクサ41は、デコーダ回
路42により発生される制御信号に応答してアドレスバス
６の第２部分6b、即ちアドレスラインA0〜A7又はアドレ
スレジスタ43の何れかをアドレスバス６のメモリ２に至
る部分に接続する。アドレスバスの第１部分6aはデコー
ダ回路42に導かれる。マイクロプロセッサ１がワーキン
グストアに属するアドレスをアドレスバスに出力する場
合には、マルチプレクサ41は第２部分6bを接続するため
このアドレス全体がメモリ２に到達する。しかし、マイ
クロプロセッサ１が出力メモリの記憶位置に属するアド
レスをアドレスバス６に出力する場合には、マルチプレ
クサ41はアドレスレジスタ43をデータバス６に接続し、
アドレスバス６の第２部分6b内のアドレス部分はメモリ
２に到達しない。この目的のために、デコーダ回路42
は、出力メモリに属するランダム記憶位置がマイクロプ
ロセッサ１によりアドレスされる際にはマルチプレクサ
41がアドレスレジスタ43をアドレスバス６に接続する信
号を発生するように構成する。本質的には、アドレスバ
スの全アドレスラインをデコード回路42に接続すること
ができる。しかし、メモリ２は、出力メモリが限られた
数、例えば256 の連続位置をカバーするように構成する
ことが好ましい。この場合には全てのアドレスラインで
はなく、図1bに示すように、例えば８個のアドレスライ
ンだけをデコーダ回路に接続すればよい。
【００１６】アドレス指定回路４は、アドレスレジスタ
43がアドレスを発生するごとに、このレジスタがインク
リメントされるように構成するのが好ましい。このよう
にすると、出力メモリを簡単に連続的に読出することが
できる。アドレス回路がこの構成を有する場合には、マ
イクロプロセッサ１が読出すべき出力メモリの記憶位置
のアドレスを更新する必要はない。このことはマイクロ
プロセッサ１の仕事量の著しい軽減を意味し、マイクロ
プロセッサが他の仕事のために一層多くの時間を使用す
ることが可能になると共にタイミング問題（もしあって
も）をほぼ完全に避けることができる。
43がアドレスを発生するごとに、このレジスタがインク
リメントされるように構成するのが好ましい。このよう
にすると、出力メモリを簡単に連続的に読出することが
できる。アドレス回路がこの構成を有する場合には、マ
イクロプロセッサ１が読出すべき出力メモリの記憶位置
のアドレスを更新する必要はない。このことはマイクロ
プロセッサ１の仕事量の著しい軽減を意味し、マイクロ
プロセッサが他の仕事のために一層多くの時間を使用す
ることが可能になると共にタイミング問題（もしあって
も）をほぼ完全に避けることができる。
【００１７】アドレス指定回路４は比較器44及び最終値
レジスタ45を具えるものとするのが有利である。これに
よりアドレスレジスタ43のビット数により決まる最大数
より少数の記憶位置を循環的に読出すことができる。比
較器44はアドレスレジスタ43の内容を最終値レジスタ45
の内容と絶えず比較する。両者の値が等しいとき、比較
器44がリセット信号を発生してアドレスレジスタを初期
値（例えば０）にリセットする。
レジスタ45を具えるものとするのが有利である。これに
よりアドレスレジスタ43のビット数により決まる最大数
より少数の記憶位置を循環的に読出すことができる。比
較器44はアドレスレジスタ43の内容を最終値レジスタ45
の内容と絶えず比較する。両者の値が等しいとき、比較
器44がリセット信号を発生してアドレスレジスタを初期
値（例えば０）にリセットする。
【００１８】図2aに示す回路は同じくマイクロプロセッ
サ１と、メモリ２と、出力回路３と、アドレス指定回路
４とを具える。この回路は同じくデータバス５及びアド
レスバス６を具え、アドレスバス６内にアドレス指定回
路４が挿入されている。接続数の最大限の低減のため
に、少なくとも数個のデータ及びアドレス共用出力端子
を有するIntel 80C31 のようなマイクロプロセッサ１を
用いる。このタイプのマイクロプロセッサを用いると、
16ビットアドレスの下位の８ビットをデータバスを経て
供給することができるため、８個の接続ピンを節約する
ことができる。従って、マイクロプロセッサ１とアドレ
ス指定回路４との間に位置するアドレスバス６は本例で
は８個のアドレスラインを具えるだけである。これら８
個のアドレスラインは図1a及び1bに示すアドレスバスの
第１部分6aのアドレスラインに相当する。残りの８個の
アドレスラインは図示の実施例ではアドレス指定回路４
にも接続されている８ビットデータバス５により与えら
れる。アドレス指定回路４とメモリ２との間に位置する
アドレスバス６は図1aの実施例と同様に16個のアドレス
ラインを具える。図2aに示すマイクロプロセッサ１は、
メモリ２の記憶位置を読出すとき、そのアドレスの上位
８ビットをアドレスバス6aに、下位８ビットをデータバ
ス５に出力する。図示の回路ではデータバス５がアドレ
ス指定回路４にも接続されているため、アドレス指定回
路４が読出すべきアドレスの全16ビットを受信する。次
いで、この16アドレスビットがアドレスバス６に送出さ
れメモリ２に供給される。
サ１と、メモリ２と、出力回路３と、アドレス指定回路
４とを具える。この回路は同じくデータバス５及びアド
レスバス６を具え、アドレスバス６内にアドレス指定回
路４が挿入されている。接続数の最大限の低減のため
に、少なくとも数個のデータ及びアドレス共用出力端子
を有するIntel 80C31 のようなマイクロプロセッサ１を
用いる。このタイプのマイクロプロセッサを用いると、
16ビットアドレスの下位の８ビットをデータバスを経て
供給することができるため、８個の接続ピンを節約する
ことができる。従って、マイクロプロセッサ１とアドレ
ス指定回路４との間に位置するアドレスバス６は本例で
は８個のアドレスラインを具えるだけである。これら８
個のアドレスラインは図1a及び1bに示すアドレスバスの
第１部分6aのアドレスラインに相当する。残りの８個の
アドレスラインは図示の実施例ではアドレス指定回路４
にも接続されている８ビットデータバス５により与えら
れる。アドレス指定回路４とメモリ２との間に位置する
アドレスバス６は図1aの実施例と同様に16個のアドレス
ラインを具える。図2aに示すマイクロプロセッサ１は、
メモリ２の記憶位置を読出すとき、そのアドレスの上位
８ビットをアドレスバス6aに、下位８ビットをデータバ
ス５に出力する。図示の回路ではデータバス５がアドレ
ス指定回路４にも接続されているため、アドレス指定回
路４が読出すべきアドレスの全16ビットを受信する。次
いで、この16アドレスビットがアドレスバス６に送出さ
れメモリ２に供給される。
【００１９】図2bは図2aに示すアドレス指定回路４の詳
細を示す。図2bに示すアドレス指定回路は出力端子がア
ドレスバス６に接続されたマルチプレクサ41を具える。
このマルチプレクサの第１組の入力端子はアドレスレジ
スタ43に接続され、第２組の入力端子にラッチが接続さ
れる。マルチプレクサ41はデコーダ回路42により発生さ
れる制御信号に応答して第１組の入力端子又は第２組の
入力端子の何れか一方を出力端子に接続する。マイクロ
プロセッサ１のアドレス指定動作中にアドレスの上位８
ビットが供給されるデータバス6aはデコーダ回路42に接
続される。これら８個のアドレスビットに基づいて、デ
コーダ回路42は、マイクロプロセッサ１が出力メモリ内
の記憶位置をアドレスするのか否かを決定する。そうで
あれば、マルチプレクサ41がアドレスレジスタ43の内容
をアドレスバス６の（下位）部分6bに供給する。そうで
はなくてマイクロプロセッサ１がワーキングストア内の
記憶位置をアドレスする場合には、ラッチ46の内容をア
ドレスバス６の部分6bに供給する。データバス５を経て
送られてきたアドレス成分はマイクロプロセッサ１から
到来する制御信号に応答してこのラッチ46内に既に書き
込まれている。こうしてアドレス指定回路４は常に16ビ
ットアドレスをアドレスバス６に供給する。このアドレ
スはアドレスバス6a及びデータバス５を経て送られてき
たワーキングストア内のアドレス成分により、又はアド
レスバス6aにより送られてきた出力メモリ内の記憶位置
のアドレス成分とアドレスレジスタ43の内容とにより構
成される。アドレスレジスタ43の値は、例えば読出し処
理後のアドレスレジスタ43のインクリメントによりアド
レス回路４自身で更新されるため、出力メモリを周期的
に読出すためにマイクロプロセッサ１は読出すべき次の
位置のアドレスを知る必要なしにこの出力メモリからラ
ンダムアドレスを読出すだけでよい。実際上、このこと
はマイクロプロセッサの仕事量の著しい軽減をもたら
す。
細を示す。図2bに示すアドレス指定回路は出力端子がア
ドレスバス６に接続されたマルチプレクサ41を具える。
このマルチプレクサの第１組の入力端子はアドレスレジ
スタ43に接続され、第２組の入力端子にラッチが接続さ
れる。マルチプレクサ41はデコーダ回路42により発生さ
れる制御信号に応答して第１組の入力端子又は第２組の
入力端子の何れか一方を出力端子に接続する。マイクロ
プロセッサ１のアドレス指定動作中にアドレスの上位８
ビットが供給されるデータバス6aはデコーダ回路42に接
続される。これら８個のアドレスビットに基づいて、デ
コーダ回路42は、マイクロプロセッサ１が出力メモリ内
の記憶位置をアドレスするのか否かを決定する。そうで
あれば、マルチプレクサ41がアドレスレジスタ43の内容
をアドレスバス６の（下位）部分6bに供給する。そうで
はなくてマイクロプロセッサ１がワーキングストア内の
記憶位置をアドレスする場合には、ラッチ46の内容をア
ドレスバス６の部分6bに供給する。データバス５を経て
送られてきたアドレス成分はマイクロプロセッサ１から
到来する制御信号に応答してこのラッチ46内に既に書き
込まれている。こうしてアドレス指定回路４は常に16ビ
ットアドレスをアドレスバス６に供給する。このアドレ
スはアドレスバス6a及びデータバス５を経て送られてき
たワーキングストア内のアドレス成分により、又はアド
レスバス6aにより送られてきた出力メモリ内の記憶位置
のアドレス成分とアドレスレジスタ43の内容とにより構
成される。アドレスレジスタ43の値は、例えば読出し処
理後のアドレスレジスタ43のインクリメントによりアド
レス回路４自身で更新されるため、出力メモリを周期的
に読出すためにマイクロプロセッサ１は読出すべき次の
位置のアドレスを知る必要なしにこの出力メモリからラ
ンダムアドレスを読出すだけでよい。実際上、このこと
はマイクロプロセッサの仕事量の著しい軽減をもたら
す。
【００２０】図1bに示すアドレス指定回路と同様に、図
2bに示すアドレス指定回路４も、図1bにつき述べた機能
を有する比較器44及び最終値レジスタ45を具える。この
アドレス指定回路はマイクロプロセッサ１により発生さ
れる信号に応答してアドレス指定回路４の各構成素子を
制御する制御装置40を具えることができる。
2bに示すアドレス指定回路４も、図1bにつき述べた機能
を有する比較器44及び最終値レジスタ45を具える。この
アドレス指定回路はマイクロプロセッサ１により発生さ
れる信号に応答してアドレス指定回路４の各構成素子を
制御する制御装置40を具えることができる。
【００２１】図３は出力回路３の好適実施例を示す。こ
の出力回路３はシフトレジスタ31とFIFOレジスタ32とを
具える。データバス５に接続されたFIFOレジスタ32はマ
イクロプロセッサ１から制御信号を受信し、データバス
５を経て受信されたパルスコード変調値を絶えず読出
す。シフトレジスタ31に125 μs 毎に供給される外部信
号に応答してこのシフトレジスタ31がそこに存在するパ
ルスコード変調値を直列バス７に送出する。このパルス
コード変調値の最終ビットをバスに送出し終わると同時
にシフトレジスタ31はレジスタ32から次の値を読込む。
の出力回路３はシフトレジスタ31とFIFOレジスタ32とを
具える。データバス５に接続されたFIFOレジスタ32はマ
イクロプロセッサ１から制御信号を受信し、データバス
５を経て受信されたパルスコード変調値を絶えず読出
す。シフトレジスタ31に125 μs 毎に供給される外部信
号に応答してこのシフトレジスタ31がそこに存在するパ
ルスコード変調値を直列バス７に送出する。このパルス
コード変調値の最終ビットをバスに送出し終わると同時
にシフトレジスタ31はレジスタ32から次の値を読込む。
【００２２】FIFOレジスタの代わりに通常のレジスタを
用いることもできる。しかし、FIFOレジスタの方がマイ
クロプロセッサの一層フレキシブルなタイミングが可能
になるので有利である。
用いることもできる。しかし、FIFOレジスタの方がマイ
クロプロセッサの一層フレキシブルなタイミングが可能
になるので有利である。
【図１】本発明パルスコード値発生回路の第１実施例の
ブロック図である。
ブロック図である。
【図２】本発明パルスコード値発生回路の第２実施例の
ブロック図である。
ブロック図である。
【図３】図１又は図２に示す回路に用いる出力回路の好
適実施例のブロック図である。
適実施例のブロック図である。
１ マイクロプロセッサ ２ メモリ ３ 出力回路 ４ アドレス回路 ５ データバス ６ アドレスバス ７ 直列バス 40 制御回路 41 マルチプレクサ 42 デコーダ回路 43 アドレスレジスタ 44 比較器 45 最終値レジスタ 46 ラッチ 31 シフトレジスタ 32 FIFOレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パウル ヘオルフェ スナパーン オランダ国 ヒルヘルサム アントニー フォッケルウェッヒ ７ (72)発明者 ヘルティアン レーベルヘン オランダ国 ヒルヘルサム アントニー フォッケルウェッヒ ７
Claims (10)
- 【請求項１】 電話機内のパルスコード変調値発生回路
であって、ワーキングストア（作業用記憶領域）を含む
マイクロプロセッサを具え、該マイクロプロセッサとワ
ーキングストアはデータバス及びアドレスバスを経て接
続され、更にパルスコード変調値を出力する出力回路
と、該出力回路に接続された、出力すべきパルスコード
変調値を記憶する出力メモリとを具えるパルスコード変
調値発生回路において、前記ワーキングストアと前記出
力メモリを単一のメモリ回路内に含めたことを特徴とす
るパルスコード変調値発生回路。 - 【請求項２】 前記マイクロプロセッサによる前記出力
メモリのランダム位置のアドレス指定に応答して読出す
べき出力メモリ記憶位置のアドレスを発生するアドレス
指定手段を具えることを特徴とする請求項１記載の回
路。 - 【請求項３】 前記アドレス指定手段が、アドレスレジ
スタと、アドレスデコーダ回路と、アドレスバス内に挿
入したマルチプレクサとを具え、該マルチプレクサが、
前記アドレスデコーダ回路により発生される制御信号に
応答してアドレスバスからのビット又はアドレスレジス
タからのビットの何れか一方を送出するよう構成したこ
とを特徴とする請求項１又は２記載の回路。 - 【請求項４】 前記アドレス指定手段が、前記アドレス
レジスタが読出されるたびに前記アドレスレジスタをイ
ンクリメントするよう構成したことを特徴とする請求項
３記載の回路。 - 【請求項５】 前記アドレス指定手段が最終値レジスタ
と、該最終値レジスタと前記アドレスレジスタとに接続
された比較器とを具えることを特徴とする請求項３又は
４記載の回路。 - 【請求項６】 前記出力回路が出力すべきパルスコード
変調値の一時記憶用FIFOレジスタを具えることを特徴と
する請求項１〜５の何れかに記載の回路。 - 【請求項７】 前記出力回路が並列−直列変換器を具え
ることを特徴とする請求項１〜６の何れかに記載の回
路。 - 【請求項８】 前記マイクロプロセッサが少なくとも数
個のアドレス及びデータ共用出力端子を具えることを特
徴とする請求項１〜７の何れかに記載の回路。 - 【請求項９】 前記アドレス指定手段が読出すべきアド
レスの一部分の一時記憶のためのアドレスラッチを具え
ることを特徴とする請求項８記載の回路。 - 【請求項１０】 前記アドレス指定手段及び前記出力回
路がアプリケーション固有集積回路内に組込まれている
ことを特徴とする請求項１〜９の何れかに記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91202531 | 1991-09-27 | ||
| NL91202531:9 | 1991-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07234857A true JPH07234857A (ja) | 1995-09-05 |
| JP3580833B2 JP3580833B2 (ja) | 2004-10-27 |
Family
ID=8207911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25661192A Expired - Fee Related JP3580833B2 (ja) | 1991-09-27 | 1992-09-25 | パルスコード変調値発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5467371A (ja) |
| JP (1) | JP3580833B2 (ja) |
| KR (1) | KR100272016B1 (ja) |
| DE (1) | DE69232256T2 (ja) |
| TW (1) | TW218044B (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3036379A1 (de) * | 1980-09-26 | 1982-05-19 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung von mehrfachfrequenzen fuer fernsprechanlagen, insbesondere fernsprechnebenstellenanlagen |
| DE3142495C2 (de) * | 1981-10-27 | 1987-04-02 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Digitaler Hörtongenerator |
| US4550425A (en) * | 1982-09-20 | 1985-10-29 | Sperry Corporation | Speech sampling and companding device |
| US4718057A (en) * | 1985-08-30 | 1988-01-05 | Advanced Micro Devices, Inc. | Streamlined digital signal processor |
| US5042069A (en) * | 1989-04-18 | 1991-08-20 | Pacific Communications Sciences, Inc. | Methods and apparatus for reconstructing non-quantized adaptively transformed voice signals |
-
1992
- 1992-09-21 DE DE69232256T patent/DE69232256T2/de not_active Expired - Fee Related
- 1992-09-24 US US07/951,493 patent/US5467371A/en not_active Expired - Fee Related
- 1992-09-24 KR KR1019920017390A patent/KR100272016B1/ko not_active Expired - Fee Related
- 1992-09-25 JP JP25661192A patent/JP3580833B2/ja not_active Expired - Fee Related
- 1992-09-30 TW TW081107735A patent/TW218044B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW218044B (ja) | 1993-12-21 |
| KR100272016B1 (ko) | 2000-11-15 |
| DE69232256D1 (de) | 2002-01-17 |
| US5467371A (en) | 1995-11-14 |
| JP3580833B2 (ja) | 2004-10-27 |
| DE69232256T2 (de) | 2002-08-14 |
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|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040622 |
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Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040721 |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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